lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42
  43 #define GET_REGINFO_MC_DESC
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 using namespace llvm;
  48
  49 cl::opt<bool>
  50 ForceStackAlign("force-align-stack",
  51                  cl::desc("Force align the stack to the minimum alignment"
  52                            " needed for the function."),
  53                  cl::init(false), cl::Hidden);
  54
  55 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  56                                  const TargetInstrInfo &tii)
  57   : X86GenRegisterInfo(tm.getSubtarget<X86Subtarget>().is64Bit() ?
  58                          X86::ADJCALLSTACKDOWN64 :
  59                          X86::ADJCALLSTACKDOWN32,
  60                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  61                          X86::ADJCALLSTACKUP64 :
  62                          X86::ADJCALLSTACKUP32),
  63     TM(tm), TII(tii) {
  64   // Cache some information.
  65   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  66   Is64Bit = Subtarget->is64Bit();
  67   IsWin64 = Subtarget->isTargetWin64();
  68
  69   if (Is64Bit) {
  70     SlotSize = 8;
  71     StackPtr = X86::RSP;
  72     FramePtr = X86::RBP;
  73   } else {
  74     SlotSize = 4;
  75     StackPtr = X86::ESP;
  76     FramePtr = X86::EBP;
  77   }
  78 }
  79
  80 static unsigned getFlavour(const X86Subtarget *Subtarget, bool isEH) {
  81   if (!Subtarget->is64Bit()) {
  82     if (Subtarget->isTargetDarwin()) {
  83       if (isEH)
  84         return DWARFFlavour::X86_32_DarwinEH;
  85       else
  86         return DWARFFlavour::X86_32_Generic;
  87     } else if (Subtarget->isTargetCygMing()) {
  88       // Unsupported by now, just quick fallback
  89       return DWARFFlavour::X86_32_Generic;
  90     } else {
  91       return DWARFFlavour::X86_32_Generic;
  92     }
  93   }
  94   return DWARFFlavour::X86_64;
  95 }
  96
  97 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  98 /// specific numbering, used in debug info and exception tables.
  99 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
 100   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 101   unsigned Flavour = getFlavour(Subtarget, isEH);
 102
 103   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
 104 }
 105
 106 /// getLLVMRegNum - This function maps DWARF register numbers to LLVM register.
 107 int X86RegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 108   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 109   unsigned Flavour = getFlavour(Subtarget, isEH);
 110
 111   return X86GenRegisterInfo::getLLVMRegNumFull(DwarfRegNo, Flavour);
 112 }
 113
 114 int
 115 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 116   int reg = getX86RegNum(i);
 117   switch (i) {
 118   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 119   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 120   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 121   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 122   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 123   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 124   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 125   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 126   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 127   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 128   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 129   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 130     reg += 8;
 131   }
 132   return reg;
 133 }
 134
 135 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 136 /// specific numbering, which is used in various places encoding instructions.
 137 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 138   switch(RegNo) {
 139   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 140   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 141   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 142   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 143   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 144     return N86::ESP;
 145   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 146     return N86::EBP;
 147   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 148     return N86::ESI;
 149   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 150     return N86::EDI;
 151
 152   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 153     return N86::EAX;
 154   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 155     return N86::ECX;
 156   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 157     return N86::EDX;
 158   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 159     return N86::EBX;
 160   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 161     return N86::ESP;
 162   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 163     return N86::EBP;
 164   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 165     return N86::ESI;
 166   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 167     return N86::EDI;
 168
 169   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 170   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 171     return RegNo-X86::ST0;
 172
 173   case X86::XMM0: case X86::XMM8:
 174   case X86::YMM0: case X86::YMM8: case X86::MM0:
 175     return 0;
 176   case X86::XMM1: case X86::XMM9:
 177   case X86::YMM1: case X86::YMM9: case X86::MM1:
 178     return 1;
 179   case X86::XMM2: case X86::XMM10:
 180   case X86::YMM2: case X86::YMM10: case X86::MM2:
 181     return 2;
 182   case X86::XMM3: case X86::XMM11:
 183   case X86::YMM3: case X86::YMM11: case X86::MM3:
 184     return 3;
 185   case X86::XMM4: case X86::XMM12:
 186   case X86::YMM4: case X86::YMM12: case X86::MM4:
 187     return 4;
 188   case X86::XMM5: case X86::XMM13:
 189   case X86::YMM5: case X86::YMM13: case X86::MM5:
 190     return 5;
 191   case X86::XMM6: case X86::XMM14:
 192   case X86::YMM6: case X86::YMM14: case X86::MM6:
 193     return 6;
 194   case X86::XMM7: case X86::XMM15:
 195   case X86::YMM7: case X86::YMM15: case X86::MM7:
 196     return 7;
 197
 198   case X86::ES: return 0;
 199   case X86::CS: return 1;
 200   case X86::SS: return 2;
 201   case X86::DS: return 3;
 202   case X86::FS: return 4;
 203   case X86::GS: return 5;
 204
 205   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 206   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 207   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 208   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 209   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 210   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 211   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 212   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 213
 214   // Pseudo index registers are equivalent to a "none"
 215   // scaled index (See Intel Manual 2A, table 2-3)
 216   case X86::EIZ:
 217   case X86::RIZ:
 218     return 4;
 219
 220   default:
 221     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 222     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 223     return 0;
 224   }
 225 }
 226
 227 const TargetRegisterClass *
 228 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 229                                           const TargetRegisterClass *B,
 230                                           unsigned SubIdx) const {
 231   switch (SubIdx) {
 232   default: return 0;
 233   case X86::sub_8bit:
 234     if (B == &X86::GR8RegClass) {
 235       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 236         return A;
 237     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 238       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 239           A == &X86::GR64_NOREXRegClass ||
 240           A == &X86::GR64_NOSPRegClass ||
 241           A == &X86::GR64_NOREX_NOSPRegClass)
 242         return &X86::GR64_ABCDRegClass;
 243       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 244                A == &X86::GR32_NOREXRegClass ||
 245                A == &X86::GR32_NOSPRegClass)
 246         return &X86::GR32_ABCDRegClass;
 247       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 248                A == &X86::GR16_NOREXRegClass)
 249         return &X86::GR16_ABCDRegClass;
 250     } else if (B == &X86::GR8_NOREXRegClass) {
 251       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 252           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 253         return &X86::GR64_NOREXRegClass;
 254       else if (A == &X86::GR64_ABCDRegClass)
 255         return &X86::GR64_ABCDRegClass;
 256       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 257                A == &X86::GR32_NOSPRegClass)
 258         return &X86::GR32_NOREXRegClass;
 259       else if (A == &X86::GR32_ABCDRegClass)
 260         return &X86::GR32_ABCDRegClass;
 261       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 262         return &X86::GR16_NOREXRegClass;
 263       else if (A == &X86::GR16_ABCDRegClass)
 264         return &X86::GR16_ABCDRegClass;
 265     }
 266     break;
 267   case X86::sub_8bit_hi:
 268     if (B->hasSubClassEq(&X86::GR8_ABCD_HRegClass))
 269       switch (A->getSize()) {
 270         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 271         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 272         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 273         default: return 0;
 274       }
 275     break;
 276   case X86::sub_16bit:
 277     if (B == &X86::GR16RegClass) {
 278       if (A->getSize() == 4 || A->getSize() == 8)
 279         return A;
 280     } else if (B == &X86::GR16_ABCDRegClass) {
 281       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 282           A == &X86::GR64_NOREXRegClass ||
 283           A == &X86::GR64_NOSPRegClass ||
 284           A == &X86::GR64_NOREX_NOSPRegClass)
 285         return &X86::GR64_ABCDRegClass;
 286       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 287                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 288         return &X86::GR32_ABCDRegClass;
 289     } else if (B == &X86::GR16_NOREXRegClass) {
 290       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 291           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 292         return &X86::GR64_NOREXRegClass;
 293       else if (A == &X86::GR64_ABCDRegClass)
 294         return &X86::GR64_ABCDRegClass;
 295       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 296                A == &X86::GR32_NOSPRegClass)
 297         return &X86::GR32_NOREXRegClass;
 298       else if (A == &X86::GR32_ABCDRegClass)
 299         return &X86::GR64_ABCDRegClass;
 300     }
 301     break;
 302   case X86::sub_32bit:
 303     if (B == &X86::GR32RegClass) {
 304       if (A->getSize() == 8)
 305         return A;
 306     } else if (B == &X86::GR32_NOSPRegClass) {
 307       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 308         return &X86::GR64_NOSPRegClass;
 309       if (A->getSize() == 8)
 310         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 311     } else if (B == &X86::GR32_ABCDRegClass) {
 312       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 313           A == &X86::GR64_NOREXRegClass ||
 314           A == &X86::GR64_NOSPRegClass ||
 315           A == &X86::GR64_NOREX_NOSPRegClass)
 316         return &X86::GR64_ABCDRegClass;
 317     } else if (B == &X86::GR32_NOREXRegClass) {
 318       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass)
 319         return &X86::GR64_NOREXRegClass;
 320       else if (A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 321         return &X86::GR64_NOREX_NOSPRegClass;
 322       else if (A == &X86::GR64_ABCDRegClass)
 323         return &X86::GR64_ABCDRegClass;
 324     } else if (B == &X86::GR32_NOREX_NOSPRegClass) {
 325       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 326           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 327         return &X86::GR64_NOREX_NOSPRegClass;
 328       else if (A == &X86::GR64_ABCDRegClass)
 329         return &X86::GR64_ABCDRegClass;
 330     }
 331     break;
 332   case X86::sub_ss:
 333     if (B == &X86::FR32RegClass)
 334       return A;
 335     break;
 336   case X86::sub_sd:
 337     if (B == &X86::FR64RegClass)
 338       return A;
 339     break;
 340   case X86::sub_xmm:
 341     if (B == &X86::VR128RegClass)
 342       return A;
 343     break;
 344   }
 345   return 0;
 346 }
 347
 348 const TargetRegisterClass*
 349 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 350   const TargetRegisterClass *Super = RC;
 351   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 352   do {
 353     switch (Super->getID()) {
 354     case X86::GR8RegClassID:
 355     case X86::GR16RegClassID:
 356     case X86::GR32RegClassID:
 357     case X86::GR64RegClassID:
 358     case X86::FR32RegClassID:
 359     case X86::FR64RegClassID:
 360     case X86::RFP32RegClassID:
 361     case X86::RFP64RegClassID:
 362     case X86::RFP80RegClassID:
 363     case X86::VR128RegClassID:
 364     case X86::VR256RegClassID:
 365       // Don't return a super-class that would shrink the spill size.
 366       // That can happen with the vector and float classes.
 367       if (Super->getSize() == RC->getSize())
 368         return Super;
 369     }
 370     Super = *I++;
 371   } while (Super);
 372   return RC;
 373 }
 374
 375 const TargetRegisterClass *
 376 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 377   switch (Kind) {
 378   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 379   case 0: // Normal GPRs.
 380     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 381       return &X86::GR64RegClass;
 382     return &X86::GR32RegClass;
 383   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 384     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 385       return &X86::GR64_NOSPRegClass;
 386     return &X86::GR32_NOSPRegClass;
 387   case 2: // Available for tailcall (not callee-saved GPRs).
 388     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 389       return &X86::GR64_TCW64RegClass;
 390     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 391       return &X86::GR64_TCRegClass;
 392     return &X86::GR32_TCRegClass;
 393   }
 394 }
 395
 396 const TargetRegisterClass *
 397 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 398   if (RC == &X86::CCRRegClass) {
 399     if (Is64Bit)
 400       return &X86::GR64RegClass;
 401     else
 402       return &X86::GR32RegClass;
 403   }
 404   return RC;
 405 }
 406
 407 unsigned
 408 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 409                                      MachineFunction &MF) const {
 410   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 411
 412   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 413   switch (RC->getID()) {
 414   default:
 415     return 0;
 416   case X86::GR32RegClassID:
 417     return 4 - FPDiff;
 418   case X86::GR64RegClassID:
 419     return 12 - FPDiff;
 420   case X86::VR128RegClassID:
 421     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 422   case X86::VR64RegClassID:
 423     return 4;
 424   }
 425 }
 426
 427 const unsigned *
 428 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 429   bool callsEHReturn = false;
 430   bool ghcCall = false;
 431
 432   if (MF) {
 433     callsEHReturn = MF->getMMI().callsEHReturn();
 434     const Function *F = MF->getFunction();
 435     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 436   }
 437
 438   static const unsigned GhcCalleeSavedRegs[] = {
 439     0
 440   };
 441
 442   static const unsigned CalleeSavedRegs32Bit[] = {
 443     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 444   };
 445
 446   static const unsigned CalleeSavedRegs32EHRet[] = {
 447     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 448   };
 449
 450   static const unsigned CalleeSavedRegs64Bit[] = {
 451     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 452   };
 453
 454   static const unsigned CalleeSavedRegs64EHRet[] = {
 455     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 456     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 457   };
 458
 459   static const unsigned CalleeSavedRegsWin64[] = {
 460     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 461     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 462     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 463     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 464     X86::XMM14, X86::XMM15, 0
 465   };
 466
 467   if (ghcCall) {
 468     return GhcCalleeSavedRegs;
 469   } else if (Is64Bit) {
 470     if (IsWin64)
 471       return CalleeSavedRegsWin64;
 472     else
 473       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 474   } else {
 475     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 476   }
 477 }
 478
 479 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 480   BitVector Reserved(getNumRegs());
 481   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 482
 483   // Set the stack-pointer register and its aliases as reserved.
 484   Reserved.set(X86::RSP);
 485   Reserved.set(X86::ESP);
 486   Reserved.set(X86::SP);
 487   Reserved.set(X86::SPL);
 488
 489   // Set the instruction pointer register and its aliases as reserved.
 490   Reserved.set(X86::RIP);
 491   Reserved.set(X86::EIP);
 492   Reserved.set(X86::IP);
 493
 494   // Set the frame-pointer register and its aliases as reserved if needed.
 495   if (TFI->hasFP(MF)) {
 496     Reserved.set(X86::RBP);
 497     Reserved.set(X86::EBP);
 498     Reserved.set(X86::BP);
 499     Reserved.set(X86::BPL);
 500   }
 501
 502   // Mark the segment registers as reserved.
 503   Reserved.set(X86::CS);
 504   Reserved.set(X86::SS);
 505   Reserved.set(X86::DS);
 506   Reserved.set(X86::ES);
 507   Reserved.set(X86::FS);
 508   Reserved.set(X86::GS);
 509
 510   // Reserve the registers that only exist in 64-bit mode.
 511   if (!Is64Bit) {
 512     // These 8-bit registers are part of the x86-64 extension even though their
 513     // super-registers are old 32-bits.
 514     Reserved.set(X86::SIL);
 515     Reserved.set(X86::DIL);
 516     Reserved.set(X86::BPL);
 517     Reserved.set(X86::SPL);
 518
 519     for (unsigned n = 0; n != 8; ++n) {
 520       // R8, R9, ...
 521       const unsigned GPR64[] = {
 522         X86::R8,  X86::R9,  X86::R10, X86::R11,
 523         X86::R12, X86::R13, X86::R14, X86::R15
 524       };
 525       for (const unsigned *AI = getOverlaps(GPR64[n]); unsigned Reg = *AI; ++AI)
 526         Reserved.set(Reg);
 527
 528       // XMM8, XMM9, ...
 529       assert(X86::XMM15 == X86::XMM8+7);
 530       for (const unsigned *AI = getOverlaps(X86::XMM8 + n); unsigned Reg = *AI;
 531            ++AI)
 532         Reserved.set(Reg);
 533     }
 534   }
 535
 536   return Reserved;
 537 }
 538
 539 //===----------------------------------------------------------------------===//
 540 // Stack Frame Processing methods
 541 //===----------------------------------------------------------------------===//
 542
 543 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 544   const MachineFrameInfo *MFI = MF.getFrameInfo();
 545   return (RealignStack &&
 546           !MFI->hasVarSizedObjects());
 547 }
 548
 549 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 550   const MachineFrameInfo *MFI = MF.getFrameInfo();
 551   const Function *F = MF.getFunction();
 552   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 553   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 554                                F->hasFnAttr(Attribute::StackAlignment));
 555
 556   // FIXME: Currently we don't support stack realignment for functions with
 557   //        variable-sized allocas.
 558   // FIXME: It's more complicated than this...
 559   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 560     report_fatal_error(
 561       "Stack realignment in presence of dynamic allocas is not supported");
 562
 563   // If we've requested that we force align the stack do so now.
 564   if (ForceStackAlign)
 565     return canRealignStack(MF);
 566
 567   return requiresRealignment && canRealignStack(MF);
 568 }
 569
 570 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 571                                            unsigned Reg, int &FrameIdx) const {
 572   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 573
 574   if (Reg == FramePtr && TFI->hasFP(MF)) {
 575     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 576     return true;
 577   }
 578   return false;
 579 }
 580
 581 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 582   if (is64Bit) {
 583     if (isInt<8>(Imm))
 584       return X86::SUB64ri8;
 585     return X86::SUB64ri32;
 586   } else {
 587     if (isInt<8>(Imm))
 588       return X86::SUB32ri8;
 589     return X86::SUB32ri;
 590   }
 591 }
 592
 593 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 594   if (is64Bit) {
 595     if (isInt<8>(Imm))
 596       return X86::ADD64ri8;
 597     return X86::ADD64ri32;
 598   } else {
 599     if (isInt<8>(Imm))
 600       return X86::ADD32ri8;
 601     return X86::ADD32ri;
 602   }
 603 }
 604
 605 void X86RegisterInfo::
 606 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 607                               MachineBasicBlock::iterator I) const {
 608   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 609   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 610   int Opcode = I->getOpcode();
 611   bool isDestroy = Opcode == getCallFrameDestroyOpcode();
 612   DebugLoc DL = I->getDebugLoc();
 613   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 614   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 615   I = MBB.erase(I);
 616
 617   if (!reseveCallFrame) {
 618     // If the stack pointer can be changed after prologue, turn the
 619     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 620     // adjcallstackdown instruction into 'add ESP, <amt>'
 621     // TODO: consider using push / pop instead of sub + store / add
 622     if (Amount == 0)
 623       return;
 624
 625     // We need to keep the stack aligned properly.  To do this, we round the
 626     // amount of space needed for the outgoing arguments up to the next
 627     // alignment boundary.
 628     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 629     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 630
 631     MachineInstr *New = 0;
 632     if (Opcode == getCallFrameSetupOpcode()) {
 633       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 634                     StackPtr)
 635         .addReg(StackPtr)
 636         .addImm(Amount);
 637     } else {
 638       assert(Opcode == getCallFrameDestroyOpcode());
 639
 640       // Factor out the amount the callee already popped.
 641       Amount -= CalleeAmt;
 642
 643       if (Amount) {
 644         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 645         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 646           .addReg(StackPtr).addImm(Amount);
 647       }
 648     }
 649
 650     if (New) {
 651       // The EFLAGS implicit def is dead.
 652       New->getOperand(3).setIsDead();
 653
 654       // Replace the pseudo instruction with a new instruction.
 655       MBB.insert(I, New);
 656     }
 657
 658     return;
 659   }
 660
 661   if (Opcode == getCallFrameDestroyOpcode() && CalleeAmt) {
 662     // If we are performing frame pointer elimination and if the callee pops
 663     // something off the stack pointer, add it back.  We do this until we have
 664     // more advanced stack pointer tracking ability.
 665     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 666     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 667       .addReg(StackPtr).addImm(CalleeAmt);
 668
 669     // The EFLAGS implicit def is dead.
 670     New->getOperand(3).setIsDead();
 671     MBB.insert(I, New);
 672   }
 673 }
 674
 675 void
 676 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 677                                      int SPAdj, RegScavenger *RS) const{
 678   assert(SPAdj == 0 && "Unexpected");
 679
 680   unsigned i = 0;
 681   MachineInstr &MI = *II;
 682   MachineFunction &MF = *MI.getParent()->getParent();
 683   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 684
 685   while (!MI.getOperand(i).isFI()) {
 686     ++i;
 687     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 688   }
 689
 690   int FrameIndex = MI.getOperand(i).getIndex();
 691   unsigned BasePtr;
 692
 693   unsigned Opc = MI.getOpcode();
 694   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 695   if (needsStackRealignment(MF))
 696     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 697   else if (AfterFPPop)
 698     BasePtr = StackPtr;
 699   else
 700     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 701
 702   // This must be part of a four operand memory reference.  Replace the
 703   // FrameIndex with base register with EBP.  Add an offset to the offset.
 704   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 705
 706   // Now add the frame object offset to the offset from EBP.
 707   int FIOffset;
 708   if (AfterFPPop) {
 709     // Tail call jmp happens after FP is popped.
 710     const MachineFrameInfo *MFI = MF.getFrameInfo();
 711     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 712   } else
 713     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 714
 715   if (MI.getOperand(i+3).isImm()) {
 716     // Offset is a 32-bit integer.
 717     int Offset = FIOffset + (int)(MI.getOperand(i + 3).getImm());
 718     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 719   } else {
 720     // Offset is symbolic. This is extremely rare.
 721     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 722     MI.getOperand(i+3).setOffset(Offset);
 723   }
 724 }
 725
 726 unsigned X86RegisterInfo::getRARegister() const {
 727   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 728                  : X86::EIP;    // Should have dwarf #8.
 729 }
 730
 731 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 732   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 733   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 734 }
 735
 736 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 737   llvm_unreachable("What is the exception register");
 738   return 0;
 739 }
 740
 741 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 742   llvm_unreachable("What is the exception handler register");
 743   return 0;
 744 }
 745
 746 namespace llvm {
 747 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 748   switch (VT.getSimpleVT().SimpleTy) {
 749   default: return Reg;
 750   case MVT::i8:
 751     if (High) {
 752       switch (Reg) {
 753       default: return 0;
 754       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 755         return X86::AH;
 756       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 757         return X86::DH;
 758       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 759         return X86::CH;
 760       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 761         return X86::BH;
 762       }
 763     } else {
 764       switch (Reg) {
 765       default: return 0;
 766       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 767         return X86::AL;
 768       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 769         return X86::DL;
 770       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 771         return X86::CL;
 772       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 773         return X86::BL;
 774       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 775         return X86::SIL;
 776       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 777         return X86::DIL;
 778       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 779         return X86::BPL;
 780       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 781         return X86::SPL;
 782       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 783         return X86::R8B;
 784       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 785         return X86::R9B;
 786       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 787         return X86::R10B;
 788       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 789         return X86::R11B;
 790       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 791         return X86::R12B;
 792       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 793         return X86::R13B;
 794       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 795         return X86::R14B;
 796       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 797         return X86::R15B;
 798       }
 799     }
 800   case MVT::i16:
 801     switch (Reg) {
 802     default: return Reg;
 803     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 804       return X86::AX;
 805     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 806       return X86::DX;
 807     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 808       return X86::CX;
 809     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 810       return X86::BX;
 811     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 812       return X86::SI;
 813     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 814       return X86::DI;
 815     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 816       return X86::BP;
 817     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 818       return X86::SP;
 819     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 820       return X86::R8W;
 821     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 822       return X86::R9W;
 823     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 824       return X86::R10W;
 825     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 826       return X86::R11W;
 827     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 828       return X86::R12W;
 829     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 830       return X86::R13W;
 831     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 832       return X86::R14W;
 833     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 834       return X86::R15W;
 835     }
 836   case MVT::i32:
 837     switch (Reg) {
 838     default: return Reg;
 839     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 840       return X86::EAX;
 841     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 842       return X86::EDX;
 843     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 844       return X86::ECX;
 845     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 846       return X86::EBX;
 847     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 848       return X86::ESI;
 849     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 850       return X86::EDI;
 851     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 852       return X86::EBP;
 853     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 854       return X86::ESP;
 855     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 856       return X86::R8D;
 857     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 858       return X86::R9D;
 859     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 860       return X86::R10D;
 861     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 862       return X86::R11D;
 863     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 864       return X86::R12D;
 865     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 866       return X86::R13D;
 867     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 868       return X86::R14D;
 869     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 870       return X86::R15D;
 871     }
 872   case MVT::i64:
 873     switch (Reg) {
 874     default: return Reg;
 875     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 876       return X86::RAX;
 877     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 878       return X86::RDX;
 879     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 880       return X86::RCX;
 881     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 882       return X86::RBX;
 883     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 884       return X86::RSI;
 885     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 886       return X86::RDI;
 887     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 888       return X86::RBP;
 889     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 890       return X86::RSP;
 891     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 892       return X86::R8;
 893     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 894       return X86::R9;
 895     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 896       return X86::R10;
 897     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 898       return X86::R11;
 899     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 900       return X86::R12;
 901     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 902       return X86::R13;
 903     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 904       return X86::R14;
 905     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 906       return X86::R15;
 907     }
 908   }
 909
 910   return Reg;
 911 }
 912 }
 913
 914 namespace {
 915   struct MSAH : public MachineFunctionPass {
 916     static char ID;
 917     MSAH() : MachineFunctionPass(ID) {}
 918
 919     virtual bool runOnMachineFunction(MachineFunction &MF) {
 920       const X86TargetMachine *TM =
 921         static_cast<const X86TargetMachine *>(&MF.getTarget());
 922       const TargetFrameLowering *TFI = TM->getFrameLowering();
 923       MachineRegisterInfo &RI = MF.getRegInfo();
 924       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 925       unsigned StackAlignment = TFI->getStackAlignment();
 926
 927       // Be over-conservative: scan over all vreg defs and find whether vector
 928       // registers are used. If yes, there is a possibility that vector register
 929       // will be spilled and thus require dynamic stack realignment.
 930       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 931         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 932         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 933           FuncInfo->setReserveFP(true);
 934           return true;
 935         }
 936       }
 937       // Nothing to do
 938       return false;
 939     }
 940
 941     virtual const char *getPassName() const {
 942       return "X86 Maximal Stack Alignment Check";
 943     }
 944
 945     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 946       AU.setPreservesCFG();
 947       MachineFunctionPass::getAnalysisUsage(AU);
 948     }
 949   };
 950
 951   char MSAH::ID = 0;
 952 }
 953
 954 FunctionPass*
 955 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }