lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/Target/TargetAsmInfo.h"
  30 #include "llvm/Target/TargetFrameInfo.h"
  31 #include "llvm/Target/TargetInstrInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/BitVector.h"
  36 #include "llvm/ADT/STLExtras.h"
  37 using namespace llvm;
  38
  39 namespace {
  40   cl::opt<bool>
  41   NoFusing("disable-spill-fusing",
  42            cl::desc("Disable fusing of spill code into instructions"));
  43   cl::opt<bool>
  44   PrintFailedFusing("print-failed-fuse-candidates",
  45                     cl::desc("Print instructions that the allocator wants to"
  46                              " fuse, but the X86 backend currently can't"),
  47                     cl::Hidden);
  48 }
  49
  50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  51                                  const TargetInstrInfo &tii)
  52   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  53     TM(tm), TII(tii) {
  54   // Cache some information.
  55   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  56   Is64Bit = Subtarget->is64Bit();
  57   if (Is64Bit) {
  58     SlotSize = 8;
  59     StackPtr = X86::RSP;
  60     FramePtr = X86::RBP;
  61   } else {
  62     SlotSize = 4;
  63     StackPtr = X86::ESP;
  64     FramePtr = X86::EBP;
  65   }
  66 }
  67
  68 // getX86RegNum - This function maps LLVM register identifiers to their X86
  69 // specific numbering, which is used in various places encoding instructions.
  70 //
  71 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
  72   switch(RegNo) {
  73   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
  74   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
  75   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
  76   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
  77   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
  78     return N86::ESP;
  79   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
  80     return N86::EBP;
  81   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
  82     return N86::ESI;
  83   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
  84     return N86::EDI;
  85
  86   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
  87     return N86::EAX;
  88   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
  89     return N86::ECX;
  90   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
  91     return N86::EDX;
  92   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
  93     return N86::EBX;
  94   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
  95     return N86::ESP;
  96   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
  97     return N86::EBP;
  98   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
  99     return N86::ESI;
 100   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 101     return N86::EDI;
 102
 103   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 104   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 105     return RegNo-X86::ST0;
 106
 107   case X86::XMM0:  case X86::XMM1:  case X86::XMM2:  case X86::XMM3:
 108   case X86::XMM4:  case X86::XMM5:  case X86::XMM6:  case X86::XMM7:
 109     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM0);
 110   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
 111   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 112     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM8);
 113
 114   default:
 115     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 116     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 117     return 0;
 118   }
 119 }
 120
 121 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 122                                                 MachineBasicBlock::iterator MI,
 123                                 const std::vector<CalleeSavedInfo> &CSI) const {
 124   if (CSI.empty())
 125     return false;
 126
 127   MachineFunction &MF = *MBB.getParent();
 128   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 129   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 130   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 131   for (unsigned i = CSI.size(); i != 0; --i) {
 132     unsigned Reg = CSI[i-1].getReg();
 133     // Add the callee-saved register as live-in. It's killed at the spill.
 134     MBB.addLiveIn(Reg);
 135     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 136   }
 137   return true;
 138 }
 139
 140 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 141                                                  MachineBasicBlock::iterator MI,
 142                                 const std::vector<CalleeSavedInfo> &CSI) const {
 143   if (CSI.empty())
 144     return false;
 145
 146   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 147   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 148     unsigned Reg = CSI[i].getReg();
 149     BuildMI(MBB, MI, TII.get(Opc), Reg);
 150   }
 151   return true;
 152 }
 153
 154 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 155                                           MachineBasicBlock::iterator MI,
 156                                           unsigned SrcReg, int FrameIdx,
 157                                           const TargetRegisterClass *RC) const {
 158   unsigned Opc;
 159   if (RC == &X86::GR64RegClass) {
 160     Opc = X86::MOV64mr;
 161   } else if (RC == &X86::GR32RegClass) {
 162     Opc = X86::MOV32mr;
 163   } else if (RC == &X86::GR16RegClass) {
 164     Opc = X86::MOV16mr;
 165   } else if (RC == &X86::GR8RegClass) {
 166     Opc = X86::MOV8mr;
 167   } else if (RC == &X86::GR32_RegClass) {
 168     Opc = X86::MOV32_mr;
 169   } else if (RC == &X86::GR16_RegClass) {
 170     Opc = X86::MOV16_mr;
 171   } else if (RC == &X86::RFP80RegClass) {
 172     Opc = X86::ST_FpP80m;   // pops
 173   } else if (RC == &X86::RFP64RegClass) {
 174     Opc = X86::ST_Fp64m;
 175   } else if (RC == &X86::RFP32RegClass) {
 176     Opc = X86::ST_Fp32m;
 177   } else if (RC == &X86::FR32RegClass) {
 178     Opc = X86::MOVSSmr;
 179   } else if (RC == &X86::FR64RegClass) {
 180     Opc = X86::MOVSDmr;
 181   } else if (RC == &X86::VR128RegClass) {
 182     Opc = X86::MOVAPSmr;
 183   } else if (RC == &X86::VR64RegClass) {
 184     Opc = X86::MMX_MOVQ64mr;
 185   } else {
 186     assert(0 && "Unknown regclass");
 187     abort();
 188   }
 189   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 190     .addReg(SrcReg, false, false, true);
 191 }
 192
 193 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 194                                            MachineBasicBlock::iterator MI,
 195                                            unsigned DestReg, int FrameIdx,
 196                                            const TargetRegisterClass *RC) const{
 197   unsigned Opc;
 198   if (RC == &X86::GR64RegClass) {
 199     Opc = X86::MOV64rm;
 200   } else if (RC == &X86::GR32RegClass) {
 201     Opc = X86::MOV32rm;
 202   } else if (RC == &X86::GR16RegClass) {
 203     Opc = X86::MOV16rm;
 204   } else if (RC == &X86::GR8RegClass) {
 205     Opc = X86::MOV8rm;
 206   } else if (RC == &X86::GR32_RegClass) {
 207     Opc = X86::MOV32_rm;
 208   } else if (RC == &X86::GR16_RegClass) {
 209     Opc = X86::MOV16_rm;
 210   } else if (RC == &X86::RFP80RegClass) {
 211     Opc = X86::LD_Fp80m;
 212   } else if (RC == &X86::RFP64RegClass) {
 213     Opc = X86::LD_Fp64m;
 214   } else if (RC == &X86::RFP32RegClass) {
 215     Opc = X86::LD_Fp32m;
 216   } else if (RC == &X86::FR32RegClass) {
 217     Opc = X86::MOVSSrm;
 218   } else if (RC == &X86::FR64RegClass) {
 219     Opc = X86::MOVSDrm;
 220   } else if (RC == &X86::VR128RegClass) {
 221     Opc = X86::MOVAPSrm;
 222   } else if (RC == &X86::VR64RegClass) {
 223     Opc = X86::MMX_MOVQ64rm;
 224   } else {
 225     assert(0 && "Unknown regclass");
 226     abort();
 227   }
 228   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 229 }
 230
 231 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 232                                    MachineBasicBlock::iterator MI,
 233                                    unsigned DestReg, unsigned SrcReg,
 234                                    const TargetRegisterClass *RC) const {
 235   unsigned Opc;
 236   if (RC == &X86::GR64RegClass) {
 237     Opc = X86::MOV64rr;
 238   } else if (RC == &X86::GR32RegClass) {
 239     Opc = X86::MOV32rr;
 240   } else if (RC == &X86::GR16RegClass) {
 241     Opc = X86::MOV16rr;
 242   } else if (RC == &X86::GR8RegClass) {
 243     Opc = X86::MOV8rr;
 244   } else if (RC == &X86::GR32_RegClass) {
 245     Opc = X86::MOV32_rr;
 246   } else if (RC == &X86::GR16_RegClass) {
 247     Opc = X86::MOV16_rr;
 248   } else if (RC == &X86::RFP32RegClass) {
 249     Opc = X86::MOV_Fp3232;
 250   } else if (RC == &X86::RFP64RegClass || RC == &X86::RSTRegClass) {
 251     Opc = X86::MOV_Fp6464;
 252   } else if (RC == &X86::RFP80RegClass) {
 253     Opc = X86::MOV_Fp8080;
 254   } else if (RC == &X86::FR32RegClass) {
 255     Opc = X86::FsMOVAPSrr;
 256   } else if (RC == &X86::FR64RegClass) {
 257     Opc = X86::FsMOVAPDrr;
 258   } else if (RC == &X86::VR128RegClass) {
 259     Opc = X86::MOVAPSrr;
 260   } else if (RC == &X86::VR64RegClass) {
 261     Opc = X86::MMX_MOVQ64rr;
 262   } else {
 263     assert(0 && "Unknown regclass");
 264     abort();
 265   }
 266   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
 267 }
 268
 269
 270 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 271                                     MachineBasicBlock::iterator I,
 272                                     unsigned DestReg,
 273                                     const MachineInstr *Orig) const {
 274   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 275   // Re-materialize them as movri instructions to avoid side effects.
 276   switch (Orig->getOpcode()) {
 277   case X86::MOV8r0:
 278     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
 279     break;
 280   case X86::MOV16r0:
 281     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
 282     break;
 283   case X86::MOV32r0:
 284     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
 285     break;
 286   case X86::MOV64r0:
 287     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
 288     break;
 289   default: {
 290     MachineInstr *MI = Orig->clone();
 291     MI->getOperand(0).setReg(DestReg);
 292     MBB.insert(I, MI);
 293     break;
 294   }
 295   }
 296 }
 297
 298 static const MachineInstrBuilder &FuseInstrAddOperand(MachineInstrBuilder &MIB,
 299                                                       MachineOperand &MO) {
 300   if (MO.isRegister())
 301     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 302   else if (MO.isImmediate())
 303     MIB = MIB.addImm(MO.getImm());
 304   else if (MO.isFrameIndex())
 305     MIB = MIB.addFrameIndex(MO.getFrameIndex());
 306   else if (MO.isGlobalAddress())
 307     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 308   else if (MO.isConstantPoolIndex())
 309     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
 310   else if (MO.isJumpTableIndex())
 311     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 312   else if (MO.isExternalSymbol())
 313     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 314   else
 315     assert(0 && "Unknown operand for FuseInst!");
 316
 317   return MIB;
 318 }
 319
 320 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
 321                                      SmallVector<MachineOperand,4> &MOs,
 322                                  MachineInstr *MI, const TargetInstrInfo &TII) {
 323   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 324
 325   // Create the base instruction with the memory operand as the first part.
 326   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 327   unsigned NumAddrOps = MOs.size();
 328   for (unsigned i = 0; i != NumAddrOps; ++i)
 329     MIB = FuseInstrAddOperand(MIB, MOs[i]);
 330   if (NumAddrOps < 4)  // FrameIndex only
 331     MIB.addImm(1).addReg(0).addImm(0);
 332
 333   // Loop over the rest of the ri operands, converting them over.
 334   for (unsigned i = 0; i != NumOps; ++i) {
 335     MachineOperand &MO = MI->getOperand(i+2);
 336     MIB = FuseInstrAddOperand(MIB, MO);
 337   }
 338   return MIB;
 339 }
 340
 341 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
 342                               SmallVector<MachineOperand,4> &MOs,
 343                               MachineInstr *MI, const TargetInstrInfo &TII) {
 344   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 345
 346   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 347     MachineOperand &MO = MI->getOperand(i);
 348     if (i == OpNo) {
 349       assert(MO.isRegister() && "Expected to fold into reg operand!");
 350       unsigned NumAddrOps = MOs.size();
 351       for (unsigned i = 0; i != NumAddrOps; ++i)
 352         MIB = FuseInstrAddOperand(MIB, MOs[i]);
 353       if (NumAddrOps < 4)  // FrameIndex only
 354         MIB.addImm(1).addReg(0).addImm(0);
 355     } else {
 356       MIB = FuseInstrAddOperand(MIB, MO);
 357     }
 358   }
 359   return MIB;
 360 }
 361
 362 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
 363                                 SmallVector<MachineOperand,4> &MOs,
 364                                 MachineInstr *MI) {
 365   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 366
 367   unsigned NumAddrOps = MOs.size();
 368   for (unsigned i = 0; i != NumAddrOps; ++i)
 369     MIB = FuseInstrAddOperand(MIB, MOs[i]);
 370   if (NumAddrOps < 4)  // FrameIndex only
 371     MIB.addImm(1).addReg(0).addImm(0);
 372   return MIB.addImm(0);
 373 }
 374
 375
 376 //===----------------------------------------------------------------------===//
 377 // Efficient Lookup Table Support
 378 //===----------------------------------------------------------------------===//
 379
 380 namespace {
 381   /// TableEntry - Maps the 'from' opcode to a fused form of the 'to' opcode.
 382   ///
 383   struct TableEntry {
 384     unsigned from;                      // Original opcode.
 385     unsigned to;                        // New opcode.
 386
 387     // less operators used by STL search.
 388     bool operator<(const TableEntry &TE) const { return from < TE.from; }
 389     friend bool operator<(const TableEntry &TE, unsigned V) {
 390       return TE.from < V;
 391     }
 392     friend bool operator<(unsigned V, const TableEntry &TE) {
 393       return V < TE.from;
 394     }
 395   };
 396 }
 397
 398 /// TableIsSorted - Return true if the table is in 'from' opcode order.
 399 ///
 400 static bool TableIsSorted(const TableEntry *Table, unsigned NumEntries) {
 401   for (unsigned i = 1; i != NumEntries; ++i)
 402     if (!(Table[i-1] < Table[i])) {
 403       cerr << "Entries out of order " << Table[i-1].from
 404            << " " << Table[i].from << "\n";
 405       return false;
 406     }
 407   return true;
 408 }
 409
 410 /// TableLookup - Return the table entry matching the specified opcode.
 411 /// Otherwise return NULL.
 412 static const TableEntry *TableLookup(const TableEntry *Table, unsigned N,
 413                                 unsigned Opcode) {
 414   const TableEntry *I = std::lower_bound(Table, Table+N, Opcode);
 415   if (I != Table+N && I->from == Opcode)
 416     return I;
 417   return NULL;
 418 }
 419
 420 #ifdef NDEBUG
 421 #define ASSERT_SORTED(TABLE)
 422 #else
 423 #define ASSERT_SORTED(TABLE)                                              \
 424   { static bool TABLE##Checked = false;                                   \
 425     if (!TABLE##Checked) {                                                \
 426        assert(TableIsSorted(TABLE, array_lengthof(TABLE)) &&              \
 427               "All lookup tables must be sorted for efficient access!");  \
 428        TABLE##Checked = true;                                             \
 429     }                                                                     \
 430   }
 431 #endif
 432
 433 MachineInstr*
 434 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
 435                                    SmallVector<MachineOperand,4> &MOs) const {
 436   // Table (and size) to search
 437   const TableEntry *OpcodeTablePtr = NULL;
 438   unsigned OpcodeTableSize = 0;
 439   bool isTwoAddrFold = false;
 440   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
 441   bool isTwoAddr = NumOps > 1 &&
 442     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
 443
 444   MachineInstr *NewMI = NULL;
 445   // Folding a memory location into the two-address part of a two-address
 446   // instruction is different than folding it other places.  It requires
 447   // replacing the *two* registers with the memory location.
 448   if (isTwoAddr && NumOps >= 2 && i < 2 &&
 449       MI->getOperand(0).isRegister() &&
 450       MI->getOperand(1).isRegister() &&
 451       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
 452     static const TableEntry OpcodeTable[] = {
 453       { X86::ADC32ri,     X86::ADC32mi },
 454       { X86::ADC32ri8,    X86::ADC32mi8 },
 455       { X86::ADC32rr,     X86::ADC32mr },
 456       { X86::ADC64ri32,   X86::ADC64mi32 },
 457       { X86::ADC64ri8,    X86::ADC64mi8 },
 458       { X86::ADC64rr,     X86::ADC64mr },
 459       { X86::ADD16ri,     X86::ADD16mi },
 460       { X86::ADD16ri8,    X86::ADD16mi8 },
 461       { X86::ADD16rr,     X86::ADD16mr },
 462       { X86::ADD32ri,     X86::ADD32mi },
 463       { X86::ADD32ri8,    X86::ADD32mi8 },
 464       { X86::ADD32rr,     X86::ADD32mr },
 465       { X86::ADD64ri32,   X86::ADD64mi32 },
 466       { X86::ADD64ri8,    X86::ADD64mi8 },
 467       { X86::ADD64rr,     X86::ADD64mr },
 468       { X86::ADD8ri,      X86::ADD8mi },
 469       { X86::ADD8rr,      X86::ADD8mr },
 470       { X86::AND16ri,     X86::AND16mi },
 471       { X86::AND16ri8,    X86::AND16mi8 },
 472       { X86::AND16rr,     X86::AND16mr },
 473       { X86::AND32ri,     X86::AND32mi },
 474       { X86::AND32ri8,    X86::AND32mi8 },
 475       { X86::AND32rr,     X86::AND32mr },
 476       { X86::AND64ri32,   X86::AND64mi32 },
 477       { X86::AND64ri8,    X86::AND64mi8 },
 478       { X86::AND64rr,     X86::AND64mr },
 479       { X86::AND8ri,      X86::AND8mi },
 480       { X86::AND8rr,      X86::AND8mr },
 481       { X86::DEC16r,      X86::DEC16m },
 482       { X86::DEC32r,      X86::DEC32m },
 483       { X86::DEC64_16r,   X86::DEC16m },
 484       { X86::DEC64_32r,   X86::DEC32m },
 485       { X86::DEC64r,      X86::DEC64m },
 486       { X86::DEC8r,       X86::DEC8m },
 487       { X86::INC16r,      X86::INC16m },
 488       { X86::INC32r,      X86::INC32m },
 489       { X86::INC64_16r,   X86::INC16m },
 490       { X86::INC64_32r,   X86::INC32m },
 491       { X86::INC64r,      X86::INC64m },
 492       { X86::INC8r,       X86::INC8m },
 493       { X86::NEG16r,      X86::NEG16m },
 494       { X86::NEG32r,      X86::NEG32m },
 495       { X86::NEG64r,      X86::NEG64m },
 496       { X86::NEG8r,       X86::NEG8m },
 497       { X86::NOT16r,      X86::NOT16m },
 498       { X86::NOT32r,      X86::NOT32m },
 499       { X86::NOT64r,      X86::NOT64m },
 500       { X86::NOT8r,       X86::NOT8m },
 501       { X86::OR16ri,      X86::OR16mi },
 502       { X86::OR16ri8,     X86::OR16mi8 },
 503       { X86::OR16rr,      X86::OR16mr },
 504       { X86::OR32ri,      X86::OR32mi },
 505       { X86::OR32ri8,     X86::OR32mi8 },
 506       { X86::OR32rr,      X86::OR32mr },
 507       { X86::OR64ri32,    X86::OR64mi32 },
 508       { X86::OR64ri8,     X86::OR64mi8 },
 509       { X86::OR64rr,      X86::OR64mr },
 510       { X86::OR8ri,       X86::OR8mi },
 511       { X86::OR8rr,       X86::OR8mr },
 512       { X86::ROL16r1,     X86::ROL16m1 },
 513       { X86::ROL16rCL,    X86::ROL16mCL },
 514       { X86::ROL16ri,     X86::ROL16mi },
 515       { X86::ROL32r1,     X86::ROL32m1 },
 516       { X86::ROL32rCL,    X86::ROL32mCL },
 517       { X86::ROL32ri,     X86::ROL32mi },
 518       { X86::ROL64r1,     X86::ROL64m1 },
 519       { X86::ROL64rCL,    X86::ROL64mCL },
 520       { X86::ROL64ri,     X86::ROL64mi },
 521       { X86::ROL8r1,      X86::ROL8m1 },
 522       { X86::ROL8rCL,     X86::ROL8mCL },
 523       { X86::ROL8ri,      X86::ROL8mi },
 524       { X86::ROR16r1,     X86::ROR16m1 },
 525       { X86::ROR16rCL,    X86::ROR16mCL },
 526       { X86::ROR16ri,     X86::ROR16mi },
 527       { X86::ROR32r1,     X86::ROR32m1 },
 528       { X86::ROR32rCL,    X86::ROR32mCL },
 529       { X86::ROR32ri,     X86::ROR32mi },
 530       { X86::ROR64r1,     X86::ROR64m1 },
 531       { X86::ROR64rCL,    X86::ROR64mCL },
 532       { X86::ROR64ri,     X86::ROR64mi },
 533       { X86::ROR8r1,      X86::ROR8m1 },
 534       { X86::ROR8rCL,     X86::ROR8mCL },
 535       { X86::ROR8ri,      X86::ROR8mi },
 536       { X86::SAR16r1,     X86::SAR16m1 },
 537       { X86::SAR16rCL,    X86::SAR16mCL },
 538       { X86::SAR16ri,     X86::SAR16mi },
 539       { X86::SAR32r1,     X86::SAR32m1 },
 540       { X86::SAR32rCL,    X86::SAR32mCL },
 541       { X86::SAR32ri,     X86::SAR32mi },
 542       { X86::SAR64r1,     X86::SAR64m1 },
 543       { X86::SAR64rCL,    X86::SAR64mCL },
 544       { X86::SAR64ri,     X86::SAR64mi },
 545       { X86::SAR8r1,      X86::SAR8m1 },
 546       { X86::SAR8rCL,     X86::SAR8mCL },
 547       { X86::SAR8ri,      X86::SAR8mi },
 548       { X86::SBB32ri,     X86::SBB32mi },
 549       { X86::SBB32ri8,    X86::SBB32mi8 },
 550       { X86::SBB32rr,     X86::SBB32mr },
 551       { X86::SBB64ri32,   X86::SBB64mi32 },
 552       { X86::SBB64ri8,    X86::SBB64mi8 },
 553       { X86::SBB64rr,     X86::SBB64mr },
 554       { X86::SHL16r1,     X86::SHL16m1 },
 555       { X86::SHL16rCL,    X86::SHL16mCL },
 556       { X86::SHL16ri,     X86::SHL16mi },
 557       { X86::SHL32r1,     X86::SHL32m1 },
 558       { X86::SHL32rCL,    X86::SHL32mCL },
 559       { X86::SHL32ri,     X86::SHL32mi },
 560       { X86::SHL64r1,     X86::SHL64m1 },
 561       { X86::SHL64rCL,    X86::SHL64mCL },
 562       { X86::SHL64ri,     X86::SHL64mi },
 563       { X86::SHL8r1,      X86::SHL8m1 },
 564       { X86::SHL8rCL,     X86::SHL8mCL },
 565       { X86::SHL8ri,      X86::SHL8mi },
 566       { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 567       { X86::SHLD16rri8,  X86::SHLD16mri8 },
 568       { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 569       { X86::SHLD32rri8,  X86::SHLD32mri8 },
 570       { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 571       { X86::SHLD64rri8,  X86::SHLD64mri8 },
 572       { X86::SHR16r1,     X86::SHR16m1 },
 573       { X86::SHR16rCL,    X86::SHR16mCL },
 574       { X86::SHR16ri,     X86::SHR16mi },
 575       { X86::SHR32r1,     X86::SHR32m1 },
 576       { X86::SHR32rCL,    X86::SHR32mCL },
 577       { X86::SHR32ri,     X86::SHR32mi },
 578       { X86::SHR64r1,     X86::SHR64m1 },
 579       { X86::SHR64rCL,    X86::SHR64mCL },
 580       { X86::SHR64ri,     X86::SHR64mi },
 581       { X86::SHR8r1,      X86::SHR8m1 },
 582       { X86::SHR8rCL,     X86::SHR8mCL },
 583       { X86::SHR8ri,      X86::SHR8mi },
 584       { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 585       { X86::SHRD16rri8,  X86::SHRD16mri8 },
 586       { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 587       { X86::SHRD32rri8,  X86::SHRD32mri8 },
 588       { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 589       { X86::SHRD64rri8,  X86::SHRD64mri8 },
 590       { X86::SUB16ri,     X86::SUB16mi },
 591       { X86::SUB16ri8,    X86::SUB16mi8 },
 592       { X86::SUB16rr,     X86::SUB16mr },
 593       { X86::SUB32ri,     X86::SUB32mi },
 594       { X86::SUB32ri8,    X86::SUB32mi8 },
 595       { X86::SUB32rr,     X86::SUB32mr },
 596       { X86::SUB64ri32,   X86::SUB64mi32 },
 597       { X86::SUB64ri8,    X86::SUB64mi8 },
 598       { X86::SUB64rr,     X86::SUB64mr },
 599       { X86::SUB8ri,      X86::SUB8mi },
 600       { X86::SUB8rr,      X86::SUB8mr },
 601       { X86::XOR16ri,     X86::XOR16mi },
 602       { X86::XOR16ri8,    X86::XOR16mi8 },
 603       { X86::XOR16rr,     X86::XOR16mr },
 604       { X86::XOR32ri,     X86::XOR32mi },
 605       { X86::XOR32ri8,    X86::XOR32mi8 },
 606       { X86::XOR32rr,     X86::XOR32mr },
 607       { X86::XOR64ri32,   X86::XOR64mi32 },
 608       { X86::XOR64ri8,    X86::XOR64mi8 },
 609       { X86::XOR64rr,     X86::XOR64mr },
 610       { X86::XOR8ri,      X86::XOR8mi },
 611       { X86::XOR8rr,      X86::XOR8mr }
 612     };
 613     ASSERT_SORTED(OpcodeTable);
 614     OpcodeTablePtr = OpcodeTable;
 615     OpcodeTableSize = array_lengthof(OpcodeTable);
 616     isTwoAddrFold = true;
 617   } else if (i == 0) { // If operand 0
 618     if (MI->getOpcode() == X86::MOV16r0)
 619       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
 620     else if (MI->getOpcode() == X86::MOV32r0)
 621       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
 622     else if (MI->getOpcode() == X86::MOV64r0)
 623       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
 624     else if (MI->getOpcode() == X86::MOV8r0)
 625       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
 626     if (NewMI) {
 627       NewMI->copyKillDeadInfo(MI);
 628       return NewMI;
 629     }
 630
 631     static const TableEntry OpcodeTable[] = {
 632       { X86::CALL32r,     X86::CALL32m },
 633       { X86::CALL64r,     X86::CALL64m },
 634       { X86::CMP16ri,     X86::CMP16mi },
 635       { X86::CMP16ri8,    X86::CMP16mi8 },
 636       { X86::CMP32ri,     X86::CMP32mi },
 637       { X86::CMP32ri8,    X86::CMP32mi8 },
 638       { X86::CMP64ri32,   X86::CMP64mi32 },
 639       { X86::CMP64ri8,    X86::CMP64mi8 },
 640       { X86::CMP8ri,      X86::CMP8mi },
 641       { X86::DIV16r,      X86::DIV16m },
 642       { X86::DIV32r,      X86::DIV32m },
 643       { X86::DIV64r,      X86::DIV64m },
 644       { X86::DIV8r,       X86::DIV8m },
 645       { X86::FsMOVAPDrr,  X86::MOVSDmr },
 646       { X86::FsMOVAPSrr,  X86::MOVSSmr },
 647       { X86::IDIV16r,     X86::IDIV16m },
 648       { X86::IDIV32r,     X86::IDIV32m },
 649       { X86::IDIV64r,     X86::IDIV64m },
 650       { X86::IDIV8r,      X86::IDIV8m },
 651       { X86::IMUL16r,     X86::IMUL16m },
 652       { X86::IMUL32r,     X86::IMUL32m },
 653       { X86::IMUL64r,     X86::IMUL64m },
 654       { X86::IMUL8r,      X86::IMUL8m },
 655       { X86::JMP32r,      X86::JMP32m },
 656       { X86::JMP64r,      X86::JMP64m },
 657       { X86::MOV16ri,     X86::MOV16mi },
 658       { X86::MOV16rr,     X86::MOV16mr },
 659       { X86::MOV32ri,     X86::MOV32mi },
 660       { X86::MOV32rr,     X86::MOV32mr },
 661       { X86::MOV64ri32,   X86::MOV64mi32 },
 662       { X86::MOV64rr,     X86::MOV64mr },
 663       { X86::MOV8ri,      X86::MOV8mi },
 664       { X86::MOV8rr,      X86::MOV8mr },
 665       { X86::MOVAPDrr,    X86::MOVAPDmr },
 666       { X86::MOVAPSrr,    X86::MOVAPSmr },
 667       { X86::MOVPDI2DIrr, X86::MOVPDI2DImr },
 668       { X86::MOVPQIto64rr,X86::MOVPQIto64mr },
 669       { X86::MOVPS2SSrr,  X86::MOVPS2SSmr },
 670       { X86::MOVSDrr,     X86::MOVSDmr },
 671       { X86::MOVSDto64rr, X86::MOVSDto64mr },
 672       { X86::MOVSS2DIrr,  X86::MOVSS2DImr },
 673       { X86::MOVSSrr,     X86::MOVSSmr },
 674       { X86::MOVUPDrr,    X86::MOVUPDmr },
 675       { X86::MOVUPSrr,    X86::MOVUPSmr },
 676       { X86::MUL16r,      X86::MUL16m },
 677       { X86::MUL32r,      X86::MUL32m },
 678       { X86::MUL64r,      X86::MUL64m },
 679       { X86::MUL8r,       X86::MUL8m },
 680
 681       // TEMPORARY
 682       { X86::NEW_CMP16ri, X86::NEW_CMP16mi },
 683       { X86::NEW_CMP16ri8,X86::NEW_CMP16mi8 },
 684       { X86::NEW_CMP32ri, X86::NEW_CMP32mi },
 685       { X86::NEW_CMP32ri8,X86::NEW_CMP32mi8 },
 686       { X86::NEW_CMP64ri32,X86::NEW_CMP64mi32 },
 687       { X86::NEW_CMP64ri8,X86::NEW_CMP64mi8 },
 688       { X86::NEW_CMP8ri,  X86::NEW_CMP8mi },
 689       { X86::NEW_SETAEr,  X86::NEW_SETAEm },
 690       { X86::NEW_SETAr,   X86::NEW_SETAm },
 691       { X86::NEW_SETBEr,  X86::NEW_SETBEm },
 692       { X86::NEW_SETBr,   X86::NEW_SETBm },
 693       { X86::NEW_SETEr,   X86::NEW_SETEm },
 694       { X86::NEW_SETGEr,  X86::NEW_SETGEm },
 695       { X86::NEW_SETGr,   X86::NEW_SETGm },
 696       { X86::NEW_SETLEr,  X86::NEW_SETLEm },
 697       { X86::NEW_SETLr,   X86::NEW_SETLm },
 698       { X86::NEW_SETNEr,  X86::NEW_SETNEm },
 699       { X86::NEW_SETNPr,  X86::NEW_SETNPm },
 700       { X86::NEW_SETNSr,  X86::NEW_SETNSm },
 701       { X86::NEW_SETPr,   X86::NEW_SETPm },
 702       { X86::NEW_SETSr,   X86::NEW_SETSm },
 703
 704       { X86::SETAEr,      X86::SETAEm },
 705       { X86::SETAr,       X86::SETAm },
 706       { X86::SETBEr,      X86::SETBEm },
 707       { X86::SETBr,       X86::SETBm },
 708       { X86::SETEr,       X86::SETEm },
 709       { X86::SETGEr,      X86::SETGEm },
 710       { X86::SETGr,       X86::SETGm },
 711       { X86::SETLEr,      X86::SETLEm },
 712       { X86::SETLr,       X86::SETLm },
 713       { X86::SETNEr,      X86::SETNEm },
 714       { X86::SETNPr,      X86::SETNPm },
 715       { X86::SETNSr,      X86::SETNSm },
 716       { X86::SETPr,       X86::SETPm },
 717       { X86::SETSr,       X86::SETSm },
 718       { X86::TAILJMPr,    X86::TAILJMPm },
 719       { X86::TEST16ri,    X86::TEST16mi },
 720       { X86::TEST32ri,    X86::TEST32mi },
 721       { X86::TEST64ri32,  X86::TEST64mi32 },
 722       { X86::TEST8ri,     X86::TEST8mi },
 723       { X86::XCHG16rr,    X86::XCHG16mr },
 724       { X86::XCHG32rr,    X86::XCHG32mr },
 725       { X86::XCHG64rr,    X86::XCHG64mr },
 726       { X86::XCHG8rr,     X86::XCHG8mr }
 727     };
 728
 729     ASSERT_SORTED(OpcodeTable);
 730     OpcodeTablePtr = OpcodeTable;
 731     OpcodeTableSize = array_lengthof(OpcodeTable);
 732   } else if (i == 1) {
 733     static const TableEntry OpcodeTable[] = {
 734       { X86::CMP16rr,         X86::CMP16rm },
 735       { X86::CMP32rr,         X86::CMP32rm },
 736       { X86::CMP64rr,         X86::CMP64rm },
 737       { X86::CMP8rr,          X86::CMP8rm },
 738       { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 739       { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 740       { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 741       { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 742       { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 743       { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 744       { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 745       { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 746       { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 747       { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 748       { X86::FsMOVAPDrr,      X86::MOVSDrm },
 749       { X86::FsMOVAPSrr,      X86::MOVSSrm },
 750       { X86::IMUL16rri,       X86::IMUL16rmi },
 751       { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 752       { X86::IMUL32rri,       X86::IMUL32rmi },
 753       { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 754       { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 755       { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 756       { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 757       { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 758       { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 759       { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 760       { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 761       { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 762       { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 763       { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 764       { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 765       { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 766       { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 767       { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 768       { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 769       { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 770       { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 771       { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 772       { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 773       { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 774       { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 775       { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 776       { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 777       { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 778       { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 779       { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 780       { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 781       { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 782       { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 783       { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 784       { X86::MOV16rr,         X86::MOV16rm },
 785       { X86::MOV32rr,         X86::MOV32rm },
 786       { X86::MOV64rr,         X86::MOV64rm },
 787       { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 788       { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 789       { X86::MOV8rr,          X86::MOV8rm },
 790       { X86::MOVAPDrr,        X86::MOVAPDrm },
 791       { X86::MOVAPSrr,        X86::MOVAPSrm },
 792       { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 793       { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 794       { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 795       { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 796       { X86::MOVSDrr,         X86::MOVSDrm },
 797       { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 798       { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 799       { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 800       { X86::MOVSSrr,         X86::MOVSSrm },
 801       { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 802       { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 803       { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 804       { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 805       { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 806       { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 807       { X86::MOVUPDrr,        X86::MOVUPDrm },
 808       { X86::MOVUPSrr,        X86::MOVUPSrm },
 809       { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 810       { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 811       { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 812       { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 813       { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 814
 815       // TEMPORARY
 816       { X86::NEW_Int_COMISDrr,  X86::NEW_Int_COMISDrm },
 817       { X86::NEW_Int_COMISSrr,  X86::NEW_Int_COMISSrm },
 818       { X86::NEW_Int_UCOMISDrr, X86::NEW_Int_UCOMISDrm },
 819       { X86::NEW_Int_UCOMISSrr, X86::NEW_Int_UCOMISSrm },
 820       { X86::NEW_TEST16rr,    X86::NEW_TEST16rm },
 821       { X86::NEW_TEST32rr,    X86::NEW_TEST32rm },
 822       { X86::NEW_TEST64rr,    X86::NEW_TEST64rm },
 823       { X86::NEW_TEST8rr,     X86::NEW_TEST8rm },
 824       { X86::NEW_UCOMISDrr,   X86::NEW_UCOMISDrm },
 825       { X86::NEW_UCOMISSrr,   X86::NEW_UCOMISSrm },
 826
 827       { X86::PSHUFDri,        X86::PSHUFDmi },
 828       { X86::PSHUFHWri,       X86::PSHUFHWmi },
 829       { X86::PSHUFLWri,       X86::PSHUFLWmi },
 830       { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 831       { X86::RCPPSr,          X86::RCPPSm },
 832       { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 833       { X86::RSQRTPSr,        X86::RSQRTPSm },
 834       { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 835       { X86::RSQRTSSr,        X86::RSQRTSSm },
 836       { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 837       { X86::SQRTPDr,         X86::SQRTPDm },
 838       { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 839       { X86::SQRTPSr,         X86::SQRTPSm },
 840       { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 841       { X86::SQRTSDr,         X86::SQRTSDm },
 842       { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 843       { X86::SQRTSSr,         X86::SQRTSSm },
 844       { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 845       { X86::TEST16rr,        X86::TEST16rm },
 846       { X86::TEST32rr,        X86::TEST32rm },
 847       { X86::TEST64rr,        X86::TEST64rm },
 848       { X86::TEST8rr,         X86::TEST8rm },
 849       // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 850       { X86::UCOMISDrr,       X86::UCOMISDrm },
 851       { X86::UCOMISSrr,       X86::UCOMISSrm },
 852       { X86::XCHG16rr,        X86::XCHG16rm },
 853       { X86::XCHG32rr,        X86::XCHG32rm },
 854       { X86::XCHG64rr,        X86::XCHG64rm },
 855       { X86::XCHG8rr,         X86::XCHG8rm }
 856     };
 857
 858     ASSERT_SORTED(OpcodeTable);
 859     OpcodeTablePtr = OpcodeTable;
 860     OpcodeTableSize = array_lengthof(OpcodeTable);
 861   } else if (i == 2) {
 862     static const TableEntry OpcodeTable[] = {
 863       { X86::ADC32rr,         X86::ADC32rm },
 864       { X86::ADC64rr,         X86::ADC64rm },
 865       { X86::ADD16rr,         X86::ADD16rm },
 866       { X86::ADD32rr,         X86::ADD32rm },
 867       { X86::ADD64rr,         X86::ADD64rm },
 868       { X86::ADD8rr,          X86::ADD8rm },
 869       { X86::ADDPDrr,         X86::ADDPDrm },
 870       { X86::ADDPSrr,         X86::ADDPSrm },
 871       { X86::ADDSDrr,         X86::ADDSDrm },
 872       { X86::ADDSSrr,         X86::ADDSSrm },
 873       { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 874       { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 875       { X86::AND16rr,         X86::AND16rm },
 876       { X86::AND32rr,         X86::AND32rm },
 877       { X86::AND64rr,         X86::AND64rm },
 878       { X86::AND8rr,          X86::AND8rm },
 879       { X86::ANDNPDrr,        X86::ANDNPDrm },
 880       { X86::ANDNPSrr,        X86::ANDNPSrm },
 881       { X86::ANDPDrr,         X86::ANDPDrm },
 882       { X86::ANDPSrr,         X86::ANDPSrm },
 883       { X86::CMOVA16rr,       X86::CMOVA16rm },
 884       { X86::CMOVA32rr,       X86::CMOVA32rm },
 885       { X86::CMOVA64rr,       X86::CMOVA64rm },
 886       { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 887       { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 888       { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 889       { X86::CMOVB16rr,       X86::CMOVB16rm },
 890       { X86::CMOVB32rr,       X86::CMOVB32rm },
 891       { X86::CMOVB64rr,       X86::CMOVB64rm },
 892       { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 893       { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 894       { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 895       { X86::CMOVE16rr,       X86::CMOVE16rm },
 896       { X86::CMOVE32rr,       X86::CMOVE32rm },
 897       { X86::CMOVE64rr,       X86::CMOVE64rm },
 898       { X86::CMOVG16rr,       X86::CMOVG16rm },
 899       { X86::CMOVG32rr,       X86::CMOVG32rm },
 900       { X86::CMOVG64rr,       X86::CMOVG64rm },
 901       { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 902       { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 903       { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 904       { X86::CMOVL16rr,       X86::CMOVL16rm },
 905       { X86::CMOVL32rr,       X86::CMOVL32rm },
 906       { X86::CMOVL64rr,       X86::CMOVL64rm },
 907       { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 908       { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 909       { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 910       { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 911       { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 912       { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 913       { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 914       { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 915       { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 916       { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 917       { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 918       { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 919       { X86::CMOVP16rr,       X86::CMOVP16rm },
 920       { X86::CMOVP32rr,       X86::CMOVP32rm },
 921       { X86::CMOVP64rr,       X86::CMOVP64rm },
 922       { X86::CMOVS16rr,       X86::CMOVS16rm },
 923       { X86::CMOVS32rr,       X86::CMOVS32rm },
 924       { X86::CMOVS64rr,       X86::CMOVS64rm },
 925       { X86::CMPPDrri,        X86::CMPPDrmi },
 926       { X86::CMPPSrri,        X86::CMPPSrmi },
 927       { X86::CMPSDrr,         X86::CMPSDrm },
 928       { X86::CMPSSrr,         X86::CMPSSrm },
 929       { X86::DIVPDrr,         X86::DIVPDrm },
 930       { X86::DIVPSrr,         X86::DIVPSrm },
 931       { X86::DIVSDrr,         X86::DIVSDrm },
 932       { X86::DIVSSrr,         X86::DIVSSrm },
 933       { X86::HADDPDrr,        X86::HADDPDrm },
 934       { X86::HADDPSrr,        X86::HADDPSrm },
 935       { X86::HSUBPDrr,        X86::HSUBPDrm },
 936       { X86::HSUBPSrr,        X86::HSUBPSrm },
 937       { X86::IMUL16rr,        X86::IMUL16rm },
 938       { X86::IMUL32rr,        X86::IMUL32rm },
 939       { X86::IMUL64rr,        X86::IMUL64rm },
 940       { X86::MAXPDrr,         X86::MAXPDrm },
 941       { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 942       { X86::MAXPSrr,         X86::MAXPSrm },
 943       { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 944       { X86::MAXSDrr,         X86::MAXSDrm },
 945       { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 946       { X86::MAXSSrr,         X86::MAXSSrm },
 947       { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 948       { X86::MINPDrr,         X86::MINPDrm },
 949       { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 950       { X86::MINPSrr,         X86::MINPSrm },
 951       { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 952       { X86::MINSDrr,         X86::MINSDrm },
 953       { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 954       { X86::MINSSrr,         X86::MINSSrm },
 955       { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 956       { X86::MULPDrr,         X86::MULPDrm },
 957       { X86::MULPSrr,         X86::MULPSrm },
 958       { X86::MULSDrr,         X86::MULSDrm },
 959       { X86::MULSSrr,         X86::MULSSrm },
 960
 961       // TEMPORARY
 962       { X86::NEW_CMOVA16rr,       X86::NEW_CMOVA16rm },
 963       { X86::NEW_CMOVA32rr,       X86::NEW_CMOVA32rm },
 964       { X86::NEW_CMOVA64rr,       X86::NEW_CMOVA64rm },
 965       { X86::NEW_CMOVAE16rr,      X86::NEW_CMOVAE16rm },
 966       { X86::NEW_CMOVAE32rr,      X86::NEW_CMOVAE32rm },
 967       { X86::NEW_CMOVAE64rr,      X86::NEW_CMOVAE64rm },
 968       { X86::NEW_CMOVB16rr,       X86::NEW_CMOVB16rm },
 969       { X86::NEW_CMOVB32rr,       X86::NEW_CMOVB32rm },
 970       { X86::NEW_CMOVB64rr,       X86::NEW_CMOVB64rm },
 971       { X86::NEW_CMOVBE16rr,      X86::NEW_CMOVBE16rm },
 972       { X86::NEW_CMOVBE32rr,      X86::NEW_CMOVBE32rm },
 973       { X86::NEW_CMOVBE64rr,      X86::NEW_CMOVBE64rm },
 974       { X86::NEW_CMOVE16rr,       X86::NEW_CMOVE16rm },
 975       { X86::NEW_CMOVE32rr,       X86::NEW_CMOVE32rm },
 976       { X86::NEW_CMOVE64rr,       X86::NEW_CMOVE64rm },
 977       { X86::NEW_CMOVG16rr,       X86::NEW_CMOVG16rm },
 978       { X86::NEW_CMOVG32rr,       X86::NEW_CMOVG32rm },
 979       { X86::NEW_CMOVG64rr,       X86::NEW_CMOVG64rm },
 980       { X86::NEW_CMOVGE16rr,      X86::NEW_CMOVGE16rm },
 981       { X86::NEW_CMOVGE32rr,      X86::NEW_CMOVGE32rm },
 982       { X86::NEW_CMOVGE64rr,      X86::NEW_CMOVGE64rm },
 983       { X86::NEW_CMOVL16rr,       X86::NEW_CMOVL16rm },
 984       { X86::NEW_CMOVL32rr,       X86::NEW_CMOVL32rm },
 985       { X86::NEW_CMOVL64rr,       X86::NEW_CMOVL64rm },
 986       { X86::NEW_CMOVLE16rr,      X86::NEW_CMOVLE16rm },
 987       { X86::NEW_CMOVLE32rr,      X86::NEW_CMOVLE32rm },
 988       { X86::NEW_CMOVLE64rr,      X86::NEW_CMOVLE64rm },
 989       { X86::NEW_CMOVNE16rr,      X86::NEW_CMOVNE16rm },
 990       { X86::NEW_CMOVNE32rr,      X86::NEW_CMOVNE32rm },
 991       { X86::NEW_CMOVNE64rr,      X86::NEW_CMOVNE64rm },
 992       { X86::NEW_CMOVNP16rr,      X86::NEW_CMOVNP16rm },
 993       { X86::NEW_CMOVNP32rr,      X86::NEW_CMOVNP32rm },
 994       { X86::NEW_CMOVNP64rr,      X86::NEW_CMOVNP64rm },
 995       { X86::NEW_CMOVNS16rr,      X86::NEW_CMOVNS16rm },
 996       { X86::NEW_CMOVNS32rr,      X86::NEW_CMOVNS32rm },
 997       { X86::NEW_CMOVNS64rr,      X86::NEW_CMOVNS64rm },
 998       { X86::NEW_CMOVP16rr,       X86::NEW_CMOVP16rm },
 999       { X86::NEW_CMOVP32rr,       X86::NEW_CMOVP32rm },
1000       { X86::NEW_CMOVP64rr,       X86::NEW_CMOVP64rm },
1001       { X86::NEW_CMOVS16rr,       X86::NEW_CMOVS16rm },
1002       { X86::NEW_CMOVS32rr,       X86::NEW_CMOVS32rm },
1003       { X86::NEW_CMOVS64rr,       X86::NEW_CMOVS64rm },
1004
1005       { X86::OR16rr,          X86::OR16rm },
1006       { X86::OR32rr,          X86::OR32rm },
1007       { X86::OR64rr,          X86::OR64rm },
1008       { X86::OR8rr,           X86::OR8rm },
1009       { X86::ORPDrr,          X86::ORPDrm },
1010       { X86::ORPSrr,          X86::ORPSrm },
1011       { X86::PACKSSDWrr,      X86::PACKSSDWrm },
1012       { X86::PACKSSWBrr,      X86::PACKSSWBrm },
1013       { X86::PACKUSWBrr,      X86::PACKUSWBrm },
1014       { X86::PADDBrr,         X86::PADDBrm },
1015       { X86::PADDDrr,         X86::PADDDrm },
1016       { X86::PADDQrr,         X86::PADDQrm },
1017       { X86::PADDSBrr,        X86::PADDSBrm },
1018       { X86::PADDSWrr,        X86::PADDSWrm },
1019       { X86::PADDWrr,         X86::PADDWrm },
1020       { X86::PANDNrr,         X86::PANDNrm },
1021       { X86::PANDrr,          X86::PANDrm },
1022       { X86::PAVGBrr,         X86::PAVGBrm },
1023       { X86::PAVGWrr,         X86::PAVGWrm },
1024       { X86::PCMPEQBrr,       X86::PCMPEQBrm },
1025       { X86::PCMPEQDrr,       X86::PCMPEQDrm },
1026       { X86::PCMPEQWrr,       X86::PCMPEQWrm },
1027       { X86::PCMPGTBrr,       X86::PCMPGTBrm },
1028       { X86::PCMPGTDrr,       X86::PCMPGTDrm },
1029       { X86::PCMPGTWrr,       X86::PCMPGTWrm },
1030       { X86::PINSRWrri,       X86::PINSRWrmi },
1031       { X86::PMADDWDrr,       X86::PMADDWDrm },
1032       { X86::PMAXSWrr,        X86::PMAXSWrm },
1033       { X86::PMAXUBrr,        X86::PMAXUBrm },
1034       { X86::PMINSWrr,        X86::PMINSWrm },
1035       { X86::PMINUBrr,        X86::PMINUBrm },
1036       { X86::PMULHUWrr,       X86::PMULHUWrm },
1037       { X86::PMULHWrr,        X86::PMULHWrm },
1038       { X86::PMULLWrr,        X86::PMULLWrm },
1039       { X86::PMULUDQrr,       X86::PMULUDQrm },
1040       { X86::PORrr,           X86::PORrm },
1041       { X86::PSADBWrr,        X86::PSADBWrm },
1042       { X86::PSLLDrr,         X86::PSLLDrm },
1043       { X86::PSLLQrr,         X86::PSLLQrm },
1044       { X86::PSLLWrr,         X86::PSLLWrm },
1045       { X86::PSRADrr,         X86::PSRADrm },
1046       { X86::PSRAWrr,         X86::PSRAWrm },
1047       { X86::PSRLDrr,         X86::PSRLDrm },
1048       { X86::PSRLQrr,         X86::PSRLQrm },
1049       { X86::PSRLWrr,         X86::PSRLWrm },
1050       { X86::PSUBBrr,         X86::PSUBBrm },
1051       { X86::PSUBDrr,         X86::PSUBDrm },
1052       { X86::PSUBSBrr,        X86::PSUBSBrm },
1053       { X86::PSUBSWrr,        X86::PSUBSWrm },
1054       { X86::PSUBWrr,         X86::PSUBWrm },
1055       { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
1056       { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
1057       { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
1058       { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
1059       { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
1060       { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
1061       { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
1062       { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
1063       { X86::PXORrr,          X86::PXORrm },
1064       { X86::SBB32rr,         X86::SBB32rm },
1065       { X86::SBB64rr,         X86::SBB64rm },
1066       { X86::SHUFPDrri,       X86::SHUFPDrmi },
1067       { X86::SHUFPSrri,       X86::SHUFPSrmi },
1068       { X86::SUB16rr,         X86::SUB16rm },
1069       { X86::SUB32rr,         X86::SUB32rm },
1070       { X86::SUB64rr,         X86::SUB64rm },
1071       { X86::SUB8rr,          X86::SUB8rm },
1072       { X86::SUBPDrr,         X86::SUBPDrm },
1073       { X86::SUBPSrr,         X86::SUBPSrm },
1074       { X86::SUBSDrr,         X86::SUBSDrm },
1075       { X86::SUBSSrr,         X86::SUBSSrm },
1076       // FIXME: TEST*rr -> swapped operand of TEST*mr.
1077       { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
1078       { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
1079       { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
1080       { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
1081       { X86::XOR16rr,         X86::XOR16rm },
1082       { X86::XOR32rr,         X86::XOR32rm },
1083       { X86::XOR64rr,         X86::XOR64rm },
1084       { X86::XOR8rr,          X86::XOR8rm },
1085       { X86::XORPDrr,         X86::XORPDrm },
1086       { X86::XORPSrr,         X86::XORPSrm }
1087     };
1088
1089     ASSERT_SORTED(OpcodeTable);
1090     OpcodeTablePtr = OpcodeTable;
1091     OpcodeTableSize = array_lengthof(OpcodeTable);
1092   }
1093
1094   // If table selected...
1095   if (OpcodeTablePtr) {
1096     // Find the Opcode to fuse
1097     unsigned fromOpcode = MI->getOpcode();
1098     // Lookup fromOpcode in table
1099     if (const TableEntry *Entry = TableLookup(OpcodeTablePtr, OpcodeTableSize,
1100                                               fromOpcode)) {
1101       if (isTwoAddrFold)
1102         NewMI = FuseTwoAddrInst(Entry->to, MOs, MI, TII);
1103       else
1104         NewMI = FuseInst(Entry->to, i, MOs, MI, TII);
1105       NewMI->copyKillDeadInfo(MI);
1106       return NewMI;
1107     }
1108   }
1109
1110   // No fusion
1111   if (PrintFailedFusing)
1112     cerr << "We failed to fuse ("
1113          << ((i == 1) ? "r" : "s") << "): " << *MI;
1114   return NULL;
1115 }
1116
1117
1118 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1119                                                  int FrameIndex) const {
1120   // Check switch flag
1121   if (NoFusing) return NULL;
1122   SmallVector<MachineOperand,4> MOs;
1123   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1124   return foldMemoryOperand(MI, OpNum, MOs);
1125 }
1126
1127 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1128                                                  MachineInstr *LoadMI) const {
1129   // Check switch flag
1130   if (NoFusing) return NULL;
1131   SmallVector<MachineOperand,4> MOs;
1132   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1133   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1134     MOs.push_back(LoadMI->getOperand(i));
1135   return foldMemoryOperand(MI, OpNum, MOs);
1136 }
1137
1138 const unsigned *
1139 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1140   static const unsigned CalleeSavedRegs32Bit[] = {
1141     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1142   };
1143
1144   static const unsigned CalleeSavedRegs32EHRet[] = {
1145     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1146   };
1147
1148   static const unsigned CalleeSavedRegs64Bit[] = {
1149     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1150   };
1151
1152   if (Is64Bit)
1153     return CalleeSavedRegs64Bit;
1154   else {
1155     if (MF) {
1156         MachineFrameInfo *MFI = MF->getFrameInfo();
1157         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1158         if (MMI && MMI->callsEHReturn())
1159           return CalleeSavedRegs32EHRet;
1160     }
1161     return CalleeSavedRegs32Bit;
1162   }
1163 }
1164
1165 const TargetRegisterClass* const*
1166 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1167   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1168     &X86::GR32RegClass, &X86::GR32RegClass,
1169     &X86::GR32RegClass, &X86::GR32RegClass,  0
1170   };
1171   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1172     &X86::GR32RegClass, &X86::GR32RegClass,
1173     &X86::GR32RegClass, &X86::GR32RegClass,
1174     &X86::GR32RegClass, &X86::GR32RegClass,  0
1175   };
1176   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1177     &X86::GR64RegClass, &X86::GR64RegClass,
1178     &X86::GR64RegClass, &X86::GR64RegClass,
1179     &X86::GR64RegClass, &X86::GR64RegClass, 0
1180   };
1181
1182   if (Is64Bit)
1183     return CalleeSavedRegClasses64Bit;
1184   else {
1185     if (MF) {
1186         MachineFrameInfo *MFI = MF->getFrameInfo();
1187         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1188         if (MMI && MMI->callsEHReturn())
1189           return CalleeSavedRegClasses32EHRet;
1190     }
1191     return CalleeSavedRegClasses32Bit;
1192   }
1193
1194 }
1195
1196 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1197   BitVector Reserved(getNumRegs());
1198   Reserved.set(X86::RSP);
1199   Reserved.set(X86::ESP);
1200   Reserved.set(X86::SP);
1201   Reserved.set(X86::SPL);
1202   if (hasFP(MF)) {
1203     Reserved.set(X86::RBP);
1204     Reserved.set(X86::EBP);
1205     Reserved.set(X86::BP);
1206     Reserved.set(X86::BPL);
1207   }
1208   return Reserved;
1209 }
1210
1211 //===----------------------------------------------------------------------===//
1212 // Stack Frame Processing methods
1213 //===----------------------------------------------------------------------===//
1214
1215 // hasFP - Return true if the specified function should have a dedicated frame
1216 // pointer register.  This is true if the function has variable sized allocas or
1217 // if frame pointer elimination is disabled.
1218 //
1219 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1220   MachineFrameInfo *MFI = MF.getFrameInfo();
1221   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1222
1223   return (NoFramePointerElim ||
1224           MFI->hasVarSizedObjects() ||
1225           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1226           (MMI && MMI->callsUnwindInit()));
1227 }
1228
1229 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1230   return !MF.getFrameInfo()->hasVarSizedObjects();
1231 }
1232
1233 void X86RegisterInfo::
1234 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1235                               MachineBasicBlock::iterator I) const {
1236   if (!hasReservedCallFrame(MF)) {
1237     // If the stack pointer can be changed after prologue, turn the
1238     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1239     // adjcallstackdown instruction into 'add ESP, <amt>'
1240     // TODO: consider using push / pop instead of sub + store / add
1241     MachineInstr *Old = I;
1242     uint64_t Amount = Old->getOperand(0).getImm();
1243     if (Amount != 0) {
1244       // We need to keep the stack aligned properly.  To do this, we round the
1245       // amount of space needed for the outgoing arguments up to the next
1246       // alignment boundary.
1247       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1248       Amount = (Amount+Align-1)/Align*Align;
1249
1250       MachineInstr *New = 0;
1251       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1252         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1253           .addReg(StackPtr).addImm(Amount);
1254       } else {
1255         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1256         // factor out the amount the callee already popped.
1257         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1258         Amount -= CalleeAmt;
1259         if (Amount) {
1260           unsigned Opc = (Amount < 128) ?
1261             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1262             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1263           New = BuildMI(TII.get(Opc),  StackPtr)
1264                         .addReg(StackPtr).addImm(Amount);
1265         }
1266       }
1267
1268       // Replace the pseudo instruction with a new instruction...
1269       if (New) MBB.insert(I, New);
1270     }
1271   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1272     // If we are performing frame pointer elimination and if the callee pops
1273     // something off the stack pointer, add it back.  We do this until we have
1274     // more advanced stack pointer tracking ability.
1275     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1276       unsigned Opc = (CalleeAmt < 128) ?
1277         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1278         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1279       MachineInstr *New =
1280         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1281       MBB.insert(I, New);
1282     }
1283   }
1284
1285   MBB.erase(I);
1286 }
1287
1288 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1289                                           int SPAdj, RegScavenger *RS) const{
1290   assert(SPAdj == 0 && "Unexpected");
1291
1292   unsigned i = 0;
1293   MachineInstr &MI = *II;
1294   MachineFunction &MF = *MI.getParent()->getParent();
1295   while (!MI.getOperand(i).isFrameIndex()) {
1296     ++i;
1297     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1298   }
1299
1300   int FrameIndex = MI.getOperand(i).getFrameIndex();
1301   // This must be part of a four operand memory reference.  Replace the
1302   // FrameIndex with base register with EBP.  Add an offset to the offset.
1303   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1304
1305   // Now add the frame object offset to the offset from EBP.
1306   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1307                    MI.getOperand(i+3).getImm()+SlotSize;
1308
1309   if (!hasFP(MF))
1310     Offset += MF.getFrameInfo()->getStackSize();
1311   else
1312     Offset += SlotSize;  // Skip the saved EBP
1313
1314   MI.getOperand(i+3).ChangeToImmediate(Offset);
1315 }
1316
1317 void
1318 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1319   if (hasFP(MF)) {
1320     // Create a frame entry for the EBP register that must be saved.
1321     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1322                                                         (int)SlotSize * -2);
1323     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1324            "Slot for EBP register must be last in order to be found!");
1325   }
1326 }
1327
1328 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1329 /// stack pointer by a constant value.
1330 static
1331 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1332                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1333                   const TargetInstrInfo &TII) {
1334   bool isSub = NumBytes < 0;
1335   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1336   unsigned Opc = isSub
1337     ? ((Offset < 128) ?
1338        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1339        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1340     : ((Offset < 128) ?
1341        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1342        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1343   uint64_t Chunk = (1LL << 31) - 1;
1344
1345   while (Offset) {
1346     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1347     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1348     Offset -= ThisVal;
1349   }
1350 }
1351
1352 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1353   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1354   MachineFrameInfo *MFI = MF.getFrameInfo();
1355   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1356   const Function* Fn = MF.getFunction();
1357   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1358   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1359   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1360   MachineBasicBlock::iterator MBBI = MBB.begin();
1361
1362   // Prepare for frame info.
1363   unsigned FrameLabelId = 0;
1364
1365   // Get the number of bytes to allocate from the FrameInfo
1366   uint64_t StackSize = MFI->getStackSize();
1367   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1368
1369   if (hasFP(MF)) {
1370     // Get the offset of the stack slot for the EBP register... which is
1371     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1372     // Update the frame offset adjustment.
1373     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1374
1375     // Save EBP into the appropriate stack slot...
1376     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1377       .addReg(FramePtr);
1378     NumBytes -= SlotSize;
1379
1380     if (MMI && MMI->needsFrameInfo()) {
1381       // Mark effective beginning of when frame pointer becomes valid.
1382       FrameLabelId = MMI->NextLabelID();
1383       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1384     }
1385
1386     // Update EBP with the new base value...
1387     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1388       .addReg(StackPtr);
1389   }
1390
1391   unsigned ReadyLabelId = 0;
1392   if (MMI && MMI->needsFrameInfo()) {
1393     // Mark effective beginning of when frame pointer is ready.
1394     ReadyLabelId = MMI->NextLabelID();
1395     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1396   }
1397
1398   // Skip the callee-saved push instructions.
1399   while (MBBI != MBB.end() &&
1400          (MBBI->getOpcode() == X86::PUSH32r ||
1401           MBBI->getOpcode() == X86::PUSH64r))
1402     ++MBBI;
1403
1404   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1405     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1406       // Check, whether EAX is livein for this function
1407       bool isEAXAlive = false;
1408       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1409              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1410         unsigned Reg = II->first;
1411         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1412                       Reg == X86::AH || Reg == X86::AL);
1413       }
1414
1415       // Function prologue calls _alloca to probe the stack when allocating
1416       // more than 4k bytes in one go. Touching the stack at 4K increments is
1417       // necessary to ensure that the guard pages used by the OS virtual memory
1418       // manager are allocated in correct sequence.
1419       if (!isEAXAlive) {
1420         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1421         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1422           .addExternalSymbol("_alloca");
1423       } else {
1424         // Save EAX
1425         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1426         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1427         // allocated bytes for EAX.
1428         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1429         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1430           .addExternalSymbol("_alloca");
1431         // Restore EAX
1432         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1433                                         StackPtr, NumBytes-4);
1434         MBB.insert(MBBI, MI);
1435       }
1436     } else {
1437       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1438       // instruction, merge the two instructions.
1439       if (MBBI != MBB.end()) {
1440         MachineBasicBlock::iterator NI = next(MBBI);
1441         unsigned Opc = MBBI->getOpcode();
1442         if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1443              Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1444             MBBI->getOperand(0).getReg() == StackPtr) {
1445           NumBytes -= MBBI->getOperand(2).getImm();
1446           MBB.erase(MBBI);
1447           MBBI = NI;
1448         } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1449                     Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1450                    MBBI->getOperand(0).getReg() == StackPtr) {
1451           NumBytes += MBBI->getOperand(2).getImm();
1452           MBB.erase(MBBI);
1453           MBBI = NI;
1454         }
1455       }
1456
1457       if (NumBytes)
1458         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1459     }
1460   }
1461
1462   if (MMI && MMI->needsFrameInfo()) {
1463     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1464     const TargetAsmInfo *TAI = MF.getTarget().getTargetAsmInfo();
1465
1466     // Calculate amount of bytes used for return address storing
1467     int stackGrowth =
1468       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1469        TargetFrameInfo::StackGrowsUp ?
1470        TAI->getAddressSize() : -TAI->getAddressSize());
1471
1472     if (StackSize) {
1473       // Show update of SP.
1474       if (hasFP(MF)) {
1475         // Adjust SP
1476         MachineLocation SPDst(MachineLocation::VirtualFP);
1477         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1478         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1479       } else {
1480         MachineLocation SPDst(MachineLocation::VirtualFP);
1481         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1482         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1483       }
1484     } else {
1485       //FIXME: Verify & implement for FP
1486       MachineLocation SPDst(StackPtr);
1487       MachineLocation SPSrc(StackPtr, stackGrowth);
1488       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1489     }
1490
1491     // Add callee saved registers to move list.
1492     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1493
1494     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1495     // It should be rewritten from scratch and generalized sometimes.
1496
1497     // Determine maximum offset (minumum due to stack growth)
1498     int64_t MaxOffset = 0;
1499     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1500       MaxOffset = std::min(MaxOffset,
1501                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1502
1503     // Calculate offsets
1504     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1505       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1506       unsigned Reg = CSI[I].getReg();
1507       Offset = (MaxOffset-Offset+3*stackGrowth);
1508       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1509       MachineLocation CSSrc(Reg);
1510       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1511     }
1512
1513     if (hasFP(MF)) {
1514       // Save FP
1515       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1516       MachineLocation FPSrc(FramePtr);
1517       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1518     }
1519
1520     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1521     MachineLocation FPSrc(MachineLocation::VirtualFP);
1522     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1523   }
1524
1525   // If it's main() on Cygwin\Mingw32 we should align stack as well
1526   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1527       Subtarget->isTargetCygMing()) {
1528     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1529                 .addReg(X86::ESP).addImm(-Align);
1530
1531     // Probe the stack
1532     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(Align);
1533     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1534   }
1535 }
1536
1537 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1538                                    MachineBasicBlock &MBB) const {
1539   const MachineFrameInfo *MFI = MF.getFrameInfo();
1540   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1541   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1542   unsigned RetOpcode = MBBI->getOpcode();
1543
1544   switch (RetOpcode) {
1545   case X86::RET:
1546   case X86::RETI:
1547   case X86::EH_RETURN:
1548   case X86::TAILJMPd:
1549   case X86::TAILJMPr:
1550   case X86::TAILJMPm: break;  // These are ok
1551   default:
1552     assert(0 && "Can only insert epilog into returning blocks");
1553   }
1554
1555   // Get the number of bytes to allocate from the FrameInfo
1556   uint64_t StackSize = MFI->getStackSize();
1557   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1558   uint64_t NumBytes = StackSize - CSSize;
1559
1560   if (hasFP(MF)) {
1561     // pop EBP.
1562     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1563     NumBytes -= SlotSize;
1564   }
1565
1566   // Skip the callee-saved pop instructions.
1567   while (MBBI != MBB.begin()) {
1568     MachineBasicBlock::iterator PI = prior(MBBI);
1569     unsigned Opc = PI->getOpcode();
1570     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1571       break;
1572     --MBBI;
1573   }
1574
1575   if (NumBytes || MFI->hasVarSizedObjects()) {
1576     // If there is an ADD32ri or SUB32ri of ESP immediately before this
1577     // instruction, merge the two instructions.
1578     if (MBBI != MBB.begin()) {
1579       MachineBasicBlock::iterator PI = prior(MBBI);
1580       unsigned Opc = PI->getOpcode();
1581       if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1582            Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1583           PI->getOperand(0).getReg() == StackPtr) {
1584         NumBytes += PI->getOperand(2).getImm();
1585         MBB.erase(PI);
1586       } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1587                   Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1588                  PI->getOperand(0).getReg() == StackPtr) {
1589         NumBytes -= PI->getOperand(2).getImm();
1590         MBB.erase(PI);
1591       }
1592     }
1593   }
1594
1595   // If dynamic alloca is used, then reset esp to point to the last
1596   // callee-saved slot before popping them off!
1597   if (MFI->hasVarSizedObjects()) {
1598     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1599     if (CSSize) {
1600       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1601                                       FramePtr, -CSSize);
1602       MBB.insert(MBBI, MI);
1603     } else
1604       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1605         addReg(FramePtr);
1606
1607     NumBytes = 0;
1608   }
1609
1610   // adjust stack pointer back: ESP += numbytes
1611   if (NumBytes)
1612     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1613
1614   // We're returning from function via eh_return.
1615   if (RetOpcode == X86::EH_RETURN) {
1616     MBBI = prior(MBB.end());
1617     MachineOperand &DestAddr  = MBBI->getOperand(0);
1618     assert(DestAddr.isRegister() && "Offset should be in register!");
1619     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1620       addReg(DestAddr.getReg());
1621   }
1622 }
1623
1624 unsigned X86RegisterInfo::getRARegister() const {
1625   if (Is64Bit)
1626     return X86::RIP;  // Should have dwarf #16
1627   else
1628     return X86::EIP;  // Should have dwarf #8
1629 }
1630
1631 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1632   return hasFP(MF) ? FramePtr : StackPtr;
1633 }
1634
1635 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1636                                                                          const {
1637   // Calculate amount of bytes used for return address storing
1638   int stackGrowth = (Is64Bit ? -8 : -4);
1639
1640   // Initial state of the frame pointer is esp+4.
1641   MachineLocation Dst(MachineLocation::VirtualFP);
1642   MachineLocation Src(StackPtr, stackGrowth);
1643   Moves.push_back(MachineMove(0, Dst, Src));
1644
1645   // Add return address to move list
1646   MachineLocation CSDst(StackPtr, stackGrowth);
1647   MachineLocation CSSrc(getRARegister());
1648   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1649 }
1650
1651 unsigned X86RegisterInfo::getEHExceptionRegister() const {
1652   assert(0 && "What is the exception register");
1653   return 0;
1654 }
1655
1656 unsigned X86RegisterInfo::getEHHandlerRegister() const {
1657   assert(0 && "What is the exception handler register");
1658   return 0;
1659 }
1660
1661 namespace llvm {
1662 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
1663   switch (VT) {
1664   default: return Reg;
1665   case MVT::i8:
1666     if (High) {
1667       switch (Reg) {
1668       default: return 0;
1669       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1670         return X86::AH;
1671       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1672         return X86::DH;
1673       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1674         return X86::CH;
1675       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1676         return X86::BH;
1677       }
1678     } else {
1679       switch (Reg) {
1680       default: return 0;
1681       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1682         return X86::AL;
1683       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1684         return X86::DL;
1685       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1686         return X86::CL;
1687       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1688         return X86::BL;
1689       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1690         return X86::SIL;
1691       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1692         return X86::DIL;
1693       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1694         return X86::BPL;
1695       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1696         return X86::SPL;
1697       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1698         return X86::R8B;
1699       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1700         return X86::R9B;
1701       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1702         return X86::R10B;
1703       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1704         return X86::R11B;
1705       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1706         return X86::R12B;
1707       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1708         return X86::R13B;
1709       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1710         return X86::R14B;
1711       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1712         return X86::R15B;
1713       }
1714     }
1715   case MVT::i16:
1716     switch (Reg) {
1717     default: return Reg;
1718     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1719       return X86::AX;
1720     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1721       return X86::DX;
1722     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1723       return X86::CX;
1724     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1725       return X86::BX;
1726     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1727       return X86::SI;
1728     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1729       return X86::DI;
1730     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1731       return X86::BP;
1732     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1733       return X86::SP;
1734     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1735       return X86::R8W;
1736     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1737       return X86::R9W;
1738     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1739       return X86::R10W;
1740     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1741       return X86::R11W;
1742     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1743       return X86::R12W;
1744     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1745       return X86::R13W;
1746     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1747       return X86::R14W;
1748     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1749       return X86::R15W;
1750     }
1751   case MVT::i32:
1752     switch (Reg) {
1753     default: return Reg;
1754     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1755       return X86::EAX;
1756     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1757       return X86::EDX;
1758     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1759       return X86::ECX;
1760     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1761       return X86::EBX;
1762     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1763       return X86::ESI;
1764     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1765       return X86::EDI;
1766     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1767       return X86::EBP;
1768     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1769       return X86::ESP;
1770     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1771       return X86::R8D;
1772     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1773       return X86::R9D;
1774     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1775       return X86::R10D;
1776     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1777       return X86::R11D;
1778     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1779       return X86::R12D;
1780     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1781       return X86::R13D;
1782     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1783       return X86::R14D;
1784     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1785       return X86::R15D;
1786     }
1787   case MVT::i64:
1788     switch (Reg) {
1789     default: return Reg;
1790     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1791       return X86::RAX;
1792     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1793       return X86::RDX;
1794     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1795       return X86::RCX;
1796     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1797       return X86::RBX;
1798     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1799       return X86::RSI;
1800     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1801       return X86::RDI;
1802     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1803       return X86::RBP;
1804     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1805       return X86::RSP;
1806     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1807       return X86::R8;
1808     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1809       return X86::R9;
1810     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1811       return X86::R10;
1812     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1813       return X86::R11;
1814     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1815       return X86::R12;
1816     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1817       return X86::R13;
1818     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1819       return X86::R14;
1820     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1821       return X86::R15;
1822     }
1823   }
1824
1825   return Reg;
1826 }
1827 }
1828
1829 #include "X86GenRegisterInfo.inc"
1830