lib/Target/X86/X86InstrCompiler.td

   1 //===- X86InstrCompiler.td - Compiler Pseudos and Patterns -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the various pseudo instructions used by the compiler,
  11 // as well as Pat patterns used during instruction selection.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Pattern Matching Support
  17
  18 def GetLo32XForm : SDNodeXForm<imm, [{
  19   // Transformation function: get the low 32 bits.
  20   return getI32Imm((unsigned)N->getZExtValue());
  21 }]>;
  22
  23 def GetLo8XForm : SDNodeXForm<imm, [{
  24   // Transformation function: get the low 8 bits.
  25   return getI8Imm((uint8_t)N->getZExtValue());
  26 }]>;
  27
  28
  29 //===----------------------------------------------------------------------===//
  30 // Random Pseudo Instructions.
  31
  32 // PIC base construction.  This expands to code that looks like this:
  33 //     call  $next_inst
  34 //     popl %destreg"
  35 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
  36   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
  37                       "", []>;
  38
  39
  40 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
  41 // a stack adjustment and the codegen must know that they may modify the stack
  42 // pointer before prolog-epilog rewriting occurs.
  43 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  44 // sub / add which can clobber EFLAGS.
  45 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
  46 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  47                            "#ADJCALLSTACKDOWN",
  48                            [(X86callseq_start timm:$amt)]>,
  49                           Requires<[Not64BitMode]>;
  50 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  51                            "#ADJCALLSTACKUP",
  52                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  53                           Requires<[Not64BitMode]>;
  54 }
  55
  56 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  57 // a stack adjustment and the codegen must know that they may modify the stack
  58 // pointer before prolog-epilog rewriting occurs.
  59 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  60 // sub / add which can clobber EFLAGS.
  61 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
  62 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  63                            "#ADJCALLSTACKDOWN",
  64                            [(X86callseq_start timm:$amt)]>,
  65                           Requires<[In64BitMode]>;
  66 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  67                            "#ADJCALLSTACKUP",
  68                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  69                           Requires<[In64BitMode]>;
  70 }
  71
  72
  73
  74 // x86-64 va_start lowering magic.
  75 let usesCustomInserter = 1, Defs = [EFLAGS] in {
  76 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
  77                               (outs),
  78                               (ins GR8:$al,
  79                                    i64imm:$regsavefi, i64imm:$offset,
  80                                    variable_ops),
  81                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
  82                               [(X86vastart_save_xmm_regs GR8:$al,
  83                                                          imm:$regsavefi,
  84                                                          imm:$offset),
  85                                (implicit EFLAGS)]>;
  86
  87 // The VAARG_64 pseudo-instruction takes the address of the va_list,
  88 // and places the address of the next argument into a register.
  89 let Defs = [EFLAGS] in
  90 def VAARG_64 : I<0, Pseudo,
  91                  (outs GR64:$dst),
  92                  (ins i8mem:$ap, i32imm:$size, i8imm:$mode, i32imm:$align),
  93                  "#VAARG_64 $dst, $ap, $size, $mode, $align",
  94                  [(set GR64:$dst,
  95                     (X86vaarg64 addr:$ap, imm:$size, imm:$mode, imm:$align)),
  96                   (implicit EFLAGS)]>;
  97
  98 // Dynamic stack allocation yields a _chkstk or _alloca call for all Windows
  99 // targets.  These calls are needed to probe the stack when allocating more than
 100 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
 101 // ensure that the guard pages used by the OS virtual memory manager are
 102 // allocated in correct sequence.
 103 // The main point of having separate instruction are extra unmodelled effects
 104 // (compared to ordinary calls) like stack pointer change.
 105
 106 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 107   def WIN_ALLOCA : I<0, Pseudo, (outs), (ins),
 108                      "# dynamic stack allocation",
 109                      [(X86WinAlloca)]>;
 110
 111 // When using segmented stacks these are lowered into instructions which first
 112 // check if the current stacklet has enough free memory. If it does, memory is
 113 // allocated by bumping the stack pointer. Otherwise memory is allocated from
 114 // the heap.
 115
 116 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 117 def SEG_ALLOCA_32 : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$size),
 118                       "# variable sized alloca for segmented stacks",
 119                       [(set GR32:$dst,
 120                          (X86SegAlloca GR32:$size))]>,
 121                     Requires<[Not64BitMode]>;
 122
 123 let Defs = [RAX, RSP, EFLAGS], Uses = [RSP] in
 124 def SEG_ALLOCA_64 : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$size),
 125                       "# variable sized alloca for segmented stacks",
 126                       [(set GR64:$dst,
 127                          (X86SegAlloca GR64:$size))]>,
 128                     Requires<[In64BitMode]>;
 129 }
 130
 131 // The MSVC runtime contains an _ftol2 routine for converting floating-point
 132 // to integer values. It has a strange calling convention: the input is
 133 // popped from the x87 stack, and the return value is given in EDX:EAX. ECX is
 134 // used as a temporary register. No other registers (aside from flags) are
 135 // touched.
 136 // Microsoft toolchains do not support 80-bit precision, so a WIN_FTOL_80
 137 // variant is unnecessary.
 138
 139 let Defs = [EAX, EDX, ECX, EFLAGS], FPForm = SpecialFP in {
 140   def WIN_FTOL_32 : I<0, Pseudo, (outs), (ins RFP32:$src),
 141                       "# win32 fptoui",
 142                       [(X86WinFTOL RFP32:$src)]>,
 143                     Requires<[Not64BitMode]>;
 144
 145   def WIN_FTOL_64 : I<0, Pseudo, (outs), (ins RFP64:$src),
 146                       "# win32 fptoui",
 147                       [(X86WinFTOL RFP64:$src)]>,
 148                     Requires<[Not64BitMode]>;
 149 }
 150
 151 //===----------------------------------------------------------------------===//
 152 // EH Pseudo Instructions
 153 //
 154 let SchedRW = [WriteSystem] in {
 155 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 156     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 157 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
 158                     "ret\t#eh_return, addr: $addr",
 159                     [(X86ehret GR32:$addr)], IIC_RET>, Sched<[WriteJumpLd]>;
 160
 161 }
 162
 163 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 164     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 165 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 166                      "ret\t#eh_return, addr: $addr",
 167                      [(X86ehret GR64:$addr)], IIC_RET>, Sched<[WriteJumpLd]>;
 168
 169 }
 170
 171 let hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
 172     usesCustomInserter = 1 in {
 173   def EH_SjLj_SetJmp32  : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$buf),
 174                             "#EH_SJLJ_SETJMP32",
 175                             [(set GR32:$dst, (X86eh_sjlj_setjmp addr:$buf))]>,
 176                           Requires<[Not64BitMode]>;
 177   def EH_SjLj_SetJmp64  : I<0, Pseudo, (outs GR32:$dst), (ins i64mem:$buf),
 178                             "#EH_SJLJ_SETJMP64",
 179                             [(set GR32:$dst, (X86eh_sjlj_setjmp addr:$buf))]>,
 180                           Requires<[In64BitMode]>;
 181   let isTerminator = 1 in {
 182   def EH_SjLj_LongJmp32 : I<0, Pseudo, (outs), (ins i32mem:$buf),
 183                             "#EH_SJLJ_LONGJMP32",
 184                             [(X86eh_sjlj_longjmp addr:$buf)]>,
 185                           Requires<[Not64BitMode]>;
 186   def EH_SjLj_LongJmp64 : I<0, Pseudo, (outs), (ins i64mem:$buf),
 187                             "#EH_SJLJ_LONGJMP64",
 188                             [(X86eh_sjlj_longjmp addr:$buf)]>,
 189                           Requires<[In64BitMode]>;
 190   }
 191 }
 192 } // SchedRW
 193
 194 let isBranch = 1, isTerminator = 1, isCodeGenOnly = 1 in {
 195   def EH_SjLj_Setup : I<0, Pseudo, (outs), (ins brtarget:$dst),
 196                         "#EH_SjLj_Setup\t$dst", []>;
 197 }
 198
 199 //===----------------------------------------------------------------------===//
 200 // Pseudo instructions used by unwind info.
 201 //
 202 let isPseudo = 1 in {
 203   def SEH_PushReg : I<0, Pseudo, (outs), (ins i32imm:$reg),
 204                             "#SEH_PushReg $reg", []>;
 205   def SEH_SaveReg : I<0, Pseudo, (outs), (ins i32imm:$reg, i32imm:$dst),
 206                             "#SEH_SaveReg $reg, $dst", []>;
 207   def SEH_SaveXMM : I<0, Pseudo, (outs), (ins i32imm:$reg, i32imm:$dst),
 208                             "#SEH_SaveXMM $reg, $dst", []>;
 209   def SEH_StackAlloc : I<0, Pseudo, (outs), (ins i32imm:$size),
 210                             "#SEH_StackAlloc $size", []>;
 211   def SEH_SetFrame : I<0, Pseudo, (outs), (ins i32imm:$reg, i32imm:$offset),
 212                             "#SEH_SetFrame $reg, $offset", []>;
 213   def SEH_PushFrame : I<0, Pseudo, (outs), (ins i1imm:$mode),
 214                             "#SEH_PushFrame $mode", []>;
 215   def SEH_EndPrologue : I<0, Pseudo, (outs), (ins),
 216                             "#SEH_EndPrologue", []>;
 217 }
 218
 219 //===----------------------------------------------------------------------===//
 220 // Pseudo instructions used by segmented stacks.
 221 //
 222
 223 // This is lowered into a RET instruction by MCInstLower.  We need
 224 // this so that we don't have to have a MachineBasicBlock which ends
 225 // with a RET and also has successors.
 226 let isPseudo = 1 in {
 227 def MORESTACK_RET: I<0, Pseudo, (outs), (ins),
 228                           "", []>;
 229
 230 // This instruction is lowered to a RET followed by a MOV.  The two
 231 // instructions are not generated on a higher level since then the
 232 // verifier sees a MachineBasicBlock ending with a non-terminator.
 233 def MORESTACK_RET_RESTORE_R10 : I<0, Pseudo, (outs), (ins),
 234                                   "", []>;
 235 }
 236
 237 //===----------------------------------------------------------------------===//
 238 // Alias Instructions
 239 //===----------------------------------------------------------------------===//
 240
 241 // Alias instruction mapping movr0 to xor.
 242 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 243 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
 244     isPseudo = 1 in
 245 def MOV32r0  : I<0, Pseudo, (outs GR32:$dst), (ins), "",
 246                  [(set GR32:$dst, 0)], IIC_ALU_NONMEM>, Sched<[WriteZero]>;
 247
 248 // Other widths can also make use of the 32-bit xor, which may have a smaller
 249 // encoding and avoid partial register updates.
 250 def : Pat<(i8 0), (EXTRACT_SUBREG (MOV32r0), sub_8bit)>;
 251 def : Pat<(i16 0), (EXTRACT_SUBREG (MOV32r0), sub_16bit)>;
 252 def : Pat<(i64 0), (SUBREG_TO_REG (i64 0), (MOV32r0), sub_32bit)> {
 253   let AddedComplexity = 20;
 254 }
 255
 256 // Materialize i64 constant where top 32-bits are zero. This could theoretically
 257 // use MOV32ri with a SUBREG_TO_REG to represent the zero-extension, however
 258 // that would make it more difficult to rematerialize.
 259 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1,
 260     isCodeGenOnly = 1, neverHasSideEffects = 1 in
 261 def MOV32ri64 : Ii32<0xb8, AddRegFrm, (outs GR32:$dst), (ins i64i32imm:$src),
 262                      "", [], IIC_ALU_NONMEM>, Sched<[WriteALU]>;
 263
 264 // This 64-bit pseudo-move can be used for both a 64-bit constant that is
 265 // actually the zero-extension of a 32-bit constant, and for labels in the
 266 // x86-64 small code model.
 267 def mov64imm32 : ComplexPattern<i64, 1, "SelectMOV64Imm32", [imm, X86Wrapper]>;
 268
 269 let AddedComplexity = 1 in
 270 def : Pat<(i64 mov64imm32:$src),
 271           (SUBREG_TO_REG (i64 0), (MOV32ri64 mov64imm32:$src), sub_32bit)>;
 272
 273 // Use sbb to materialize carry bit.
 274 let Uses = [EFLAGS], Defs = [EFLAGS], isPseudo = 1, SchedRW = [WriteALU] in {
 275 // FIXME: These are pseudo ops that should be replaced with Pat<> patterns.
 276 // However, Pat<> can't replicate the destination reg into the inputs of the
 277 // result.
 278 def SETB_C8r : I<0, Pseudo, (outs GR8:$dst), (ins), "",
 279                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 280 def SETB_C16r : I<0, Pseudo, (outs GR16:$dst), (ins), "",
 281                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 282 def SETB_C32r : I<0, Pseudo, (outs GR32:$dst), (ins), "",
 283                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 284 def SETB_C64r : I<0, Pseudo, (outs GR64:$dst), (ins), "",
 285                  [(set GR64:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 286 } // isCodeGenOnly
 287
 288
 289 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 290           (SETB_C16r)>;
 291 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 292           (SETB_C32r)>;
 293 def : Pat<(i64 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 294           (SETB_C64r)>;
 295
 296 def : Pat<(i16 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 297           (SETB_C16r)>;
 298 def : Pat<(i32 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 299           (SETB_C32r)>;
 300 def : Pat<(i64 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 301           (SETB_C64r)>;
 302
 303 // We canonicalize 'setb' to "(and (sbb reg,reg), 1)" on the hope that the and
 304 // will be eliminated and that the sbb can be extended up to a wider type.  When
 305 // this happens, it is great.  However, if we are left with an 8-bit sbb and an
 306 // and, we might as well just match it as a setb.
 307 def : Pat<(and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1),
 308           (SETBr)>;
 309
 310 // (add OP, SETB) -> (adc OP, 0)
 311 def : Pat<(add (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR8:$op),
 312           (ADC8ri GR8:$op, 0)>;
 313 def : Pat<(add (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR32:$op),
 314           (ADC32ri8 GR32:$op, 0)>;
 315 def : Pat<(add (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR64:$op),
 316           (ADC64ri8 GR64:$op, 0)>;
 317
 318 // (sub OP, SETB) -> (sbb OP, 0)
 319 def : Pat<(sub GR8:$op, (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 320           (SBB8ri GR8:$op, 0)>;
 321 def : Pat<(sub GR32:$op, (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 322           (SBB32ri8 GR32:$op, 0)>;
 323 def : Pat<(sub GR64:$op, (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 324           (SBB64ri8 GR64:$op, 0)>;
 325
 326 // (sub OP, SETCC_CARRY) -> (adc OP, 0)
 327 def : Pat<(sub (add GR8:$op1, GR8:$op2), (i8 (X86setcc_c X86_COND_B, EFLAGS))),
 328           (ADC8ri GR8:$op1, GR8:$op2)>;
 329 def : Pat<(sub GR8:$op, (i8 (X86setcc_c X86_COND_B, EFLAGS))),
 330           (ADC8ri GR8:$op, 0)>;
 331 def : Pat<(sub (add GR32:$op1, GR32:$op2), (i32 (X86setcc_c X86_COND_B, EFLAGS))),
 332           (ADC32ri8 GR32:$op1, GR32:$op2)>;
 333 def : Pat<(sub GR32:$op, (i32 (X86setcc_c X86_COND_B, EFLAGS))),
 334           (ADC32ri8 GR32:$op, 0)>;
 335 def : Pat<(sub (add GR64:$op1, GR64:$op2), (i64 (X86setcc_c X86_COND_B, EFLAGS))),
 336           (ADC64ri8 GR64:$op1, GR64:$op2)>;
 337 def : Pat<(sub GR64:$op, (i64 (X86setcc_c X86_COND_B, EFLAGS))),
 338           (ADC64ri8 GR64:$op, 0)>;
 339
 340 //===----------------------------------------------------------------------===//
 341 // String Pseudo Instructions
 342 //
 343 let SchedRW = [WriteMicrocoded] in {
 344 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI], isCodeGenOnly = 1 in {
 345 def REP_MOVSB_32 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 346                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
 347                    Requires<[Not64BitMode]>;
 348 def REP_MOVSW_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 349                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize16,
 350                    Requires<[Not64BitMode]>;
 351 def REP_MOVSD_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 352                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP, OpSize32,
 353                    Requires<[Not64BitMode]>;
 354 }
 355
 356 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI], isCodeGenOnly = 1 in {
 357 def REP_MOVSB_64 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 358                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
 359                    Requires<[In64BitMode]>;
 360 def REP_MOVSW_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 361                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize16,
 362                    Requires<[In64BitMode]>;
 363 def REP_MOVSD_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 364                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP, OpSize32,
 365                    Requires<[In64BitMode]>;
 366 def REP_MOVSQ_64 : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 367                     [(X86rep_movs i64)], IIC_REP_MOVS>, REP,
 368                    Requires<[In64BitMode]>;
 369 }
 370
 371 // FIXME: Should use "(X86rep_stos AL)" as the pattern.
 372 let Defs = [ECX,EDI], isCodeGenOnly = 1 in {
 373   let Uses = [AL,ECX,EDI] in
 374   def REP_STOSB_32 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 375                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
 376                      Requires<[Not64BitMode]>;
 377   let Uses = [AX,ECX,EDI] in
 378   def REP_STOSW_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 379                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize16,
 380                      Requires<[Not64BitMode]>;
 381   let Uses = [EAX,ECX,EDI] in
 382   def REP_STOSD_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 383                       [(X86rep_stos i32)], IIC_REP_STOS>, REP, OpSize32,
 384                      Requires<[Not64BitMode]>;
 385 }
 386
 387 let Defs = [RCX,RDI], isCodeGenOnly = 1 in {
 388   let Uses = [AL,RCX,RDI] in
 389   def REP_STOSB_64 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 390                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
 391                      Requires<[In64BitMode]>;
 392   let Uses = [AX,RCX,RDI] in
 393   def REP_STOSW_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 394                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize16,
 395                      Requires<[In64BitMode]>;
 396   let Uses = [RAX,RCX,RDI] in
 397   def REP_STOSD_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 398                       [(X86rep_stos i32)], IIC_REP_STOS>, REP, OpSize32,
 399                      Requires<[In64BitMode]>;
 400
 401   let Uses = [RAX,RCX,RDI] in
 402   def REP_STOSQ_64 : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 403                       [(X86rep_stos i64)], IIC_REP_STOS>, REP,
 404                      Requires<[In64BitMode]>;
 405 }
 406 } // SchedRW
 407
 408 //===----------------------------------------------------------------------===//
 409 // Thread Local Storage Instructions
 410 //
 411
 412 // ELF TLS Support
 413 // All calls clobber the non-callee saved registers. ESP is marked as
 414 // a use to prevent stack-pointer assignments that appear immediately
 415 // before calls from potentially appearing dead.
 416 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 417             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 418             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 419             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 420     Uses = [ESP] in {
 421 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 422                   "# TLS_addr32",
 423                   [(X86tlsaddr tls32addr:$sym)]>,
 424                   Requires<[Not64BitMode]>;
 425 def TLS_base_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 426                   "# TLS_base_addr32",
 427                   [(X86tlsbaseaddr tls32baseaddr:$sym)]>,
 428                   Requires<[Not64BitMode]>;
 429 }
 430
 431 // All calls clobber the non-callee saved registers. RSP is marked as
 432 // a use to prevent stack-pointer assignments that appear immediately
 433 // before calls from potentially appearing dead.
 434 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 435             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 436             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 437             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 438             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 439     Uses = [RSP] in {
 440 def TLS_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 441                    "# TLS_addr64",
 442                   [(X86tlsaddr tls64addr:$sym)]>,
 443                   Requires<[In64BitMode]>;
 444 def TLS_base_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 445                    "# TLS_base_addr64",
 446                   [(X86tlsbaseaddr tls64baseaddr:$sym)]>,
 447                   Requires<[In64BitMode]>;
 448 }
 449
 450 // Darwin TLS Support
 451 // For i386, the address of the thunk is passed on the stack, on return the
 452 // address of the variable is in %eax.  %ecx is trashed during the function
 453 // call.  All other registers are preserved.
 454 let Defs = [EAX, ECX, EFLAGS],
 455     Uses = [ESP],
 456     usesCustomInserter = 1 in
 457 def TLSCall_32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 458                 "# TLSCall_32",
 459                 [(X86TLSCall addr:$sym)]>,
 460                 Requires<[Not64BitMode]>;
 461
 462 // For x86_64, the address of the thunk is passed in %rdi, on return
 463 // the address of the variable is in %rax.  All other registers are preserved.
 464 let Defs = [RAX, EFLAGS],
 465     Uses = [RSP, RDI],
 466     usesCustomInserter = 1 in
 467 def TLSCall_64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 468                   "# TLSCall_64",
 469                   [(X86TLSCall addr:$sym)]>,
 470                   Requires<[In64BitMode]>;
 471
 472
 473 //===----------------------------------------------------------------------===//
 474 // Conditional Move Pseudo Instructions
 475
 476 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
 477 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
 478 // however that requires promoting the operands, and can induce additional
 479 // i8 register pressure.
 480 let usesCustomInserter = 1, Uses = [EFLAGS] in {
 481 def CMOV_GR8 : I<0, Pseudo,
 482                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
 483                  "#CMOV_GR8 PSEUDO!",
 484                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
 485                                           imm:$cond, EFLAGS))]>;
 486
 487 let Predicates = [NoCMov] in {
 488 def CMOV_GR32 : I<0, Pseudo,
 489                     (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$cond),
 490                     "#CMOV_GR32* PSEUDO!",
 491                     [(set GR32:$dst,
 492                       (X86cmov GR32:$src1, GR32:$src2, imm:$cond, EFLAGS))]>;
 493 def CMOV_GR16 : I<0, Pseudo,
 494                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$cond),
 495                     "#CMOV_GR16* PSEUDO!",
 496                     [(set GR16:$dst,
 497                       (X86cmov GR16:$src1, GR16:$src2, imm:$cond, EFLAGS))]>;
 498 } // Predicates = [NoCMov]
 499
 500 // fcmov doesn't handle all possible EFLAGS, provide a fallback if there is no
 501 // SSE1.
 502 let Predicates = [FPStackf32] in
 503 def CMOV_RFP32 : I<0, Pseudo,
 504                     (outs RFP32:$dst),
 505                     (ins RFP32:$src1, RFP32:$src2, i8imm:$cond),
 506                     "#CMOV_RFP32 PSEUDO!",
 507                     [(set RFP32:$dst,
 508                       (X86cmov RFP32:$src1, RFP32:$src2, imm:$cond,
 509                                                   EFLAGS))]>;
 510 // fcmov doesn't handle all possible EFLAGS, provide a fallback if there is no
 511 // SSE2.
 512 let Predicates = [FPStackf64] in
 513 def CMOV_RFP64 : I<0, Pseudo,
 514                     (outs RFP64:$dst),
 515                     (ins RFP64:$src1, RFP64:$src2, i8imm:$cond),
 516                     "#CMOV_RFP64 PSEUDO!",
 517                     [(set RFP64:$dst,
 518                       (X86cmov RFP64:$src1, RFP64:$src2, imm:$cond,
 519                                                   EFLAGS))]>;
 520 def CMOV_RFP80 : I<0, Pseudo,
 521                     (outs RFP80:$dst),
 522                     (ins RFP80:$src1, RFP80:$src2, i8imm:$cond),
 523                     "#CMOV_RFP80 PSEUDO!",
 524                     [(set RFP80:$dst,
 525                       (X86cmov RFP80:$src1, RFP80:$src2, imm:$cond,
 526                                                   EFLAGS))]>;
 527 } // UsesCustomInserter = 1, Uses = [EFLAGS]
 528
 529
 530 //===----------------------------------------------------------------------===//
 531 // Normal-Instructions-With-Lock-Prefix Pseudo Instructions
 532 //===----------------------------------------------------------------------===//
 533
 534 // FIXME: Use normal instructions and add lock prefix dynamically.
 535
 536 // Memory barriers
 537
 538 // TODO: Get this to fold the constant into the instruction.
 539 let isCodeGenOnly = 1, Defs = [EFLAGS] in
 540 def OR32mrLocked  : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$zero),
 541                       "or{l}\t{$zero, $dst|$dst, $zero}",
 542                       [], IIC_ALU_MEM>, Requires<[Not64BitMode]>, LOCK,
 543                     Sched<[WriteALULd, WriteRMW]>;
 544
 545 let hasSideEffects = 1 in
 546 def Int_MemBarrier : I<0, Pseudo, (outs), (ins),
 547                      "#MEMBARRIER",
 548                      [(X86MemBarrier)]>, Sched<[WriteLoad]>;
 549
 550 // RegOpc corresponds to the mr version of the instruction
 551 // ImmOpc corresponds to the mi version of the instruction
 552 // ImmOpc8 corresponds to the mi8 version of the instruction
 553 // ImmMod corresponds to the instruction format of the mi and mi8 versions
 554 multiclass LOCK_ArithBinOp<bits<8> RegOpc, bits<8> ImmOpc, bits<8> ImmOpc8,
 555                            Format ImmMod, string mnemonic> {
 556 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1,
 557     SchedRW = [WriteALULd, WriteRMW] in {
 558
 559 def NAME#8mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 560                   RegOpc{3}, RegOpc{2}, RegOpc{1}, 0 },
 561                   MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 562                   !strconcat(mnemonic, "{b}\t",
 563                              "{$src2, $dst|$dst, $src2}"),
 564                   [], IIC_ALU_NONMEM>, LOCK;
 565 def NAME#16mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 566                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 567                    MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 568                    !strconcat(mnemonic, "{w}\t",
 569                               "{$src2, $dst|$dst, $src2}"),
 570                    [], IIC_ALU_NONMEM>, OpSize16, LOCK;
 571 def NAME#32mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 572                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 573                    MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 574                    !strconcat(mnemonic, "{l}\t",
 575                               "{$src2, $dst|$dst, $src2}"),
 576                    [], IIC_ALU_NONMEM>, OpSize32, LOCK;
 577 def NAME#64mr : RI<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 578                     RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 579                     MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 580                     !strconcat(mnemonic, "{q}\t",
 581                                "{$src2, $dst|$dst, $src2}"),
 582                     [], IIC_ALU_NONMEM>, LOCK;
 583
 584 def NAME#8mi : Ii8<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 585                     ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 0 },
 586                     ImmMod, (outs), (ins i8mem :$dst, i8imm :$src2),
 587                     !strconcat(mnemonic, "{b}\t",
 588                                "{$src2, $dst|$dst, $src2}"),
 589                     [], IIC_ALU_MEM>, LOCK;
 590
 591 def NAME#16mi : Ii16<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 592                       ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 593                       ImmMod, (outs), (ins i16mem :$dst, i16imm :$src2),
 594                       !strconcat(mnemonic, "{w}\t",
 595                                  "{$src2, $dst|$dst, $src2}"),
 596                       [], IIC_ALU_MEM>, OpSize16, LOCK;
 597
 598 def NAME#32mi : Ii32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 599                       ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 600                       ImmMod, (outs), (ins i32mem :$dst, i32imm :$src2),
 601                       !strconcat(mnemonic, "{l}\t",
 602                                  "{$src2, $dst|$dst, $src2}"),
 603                       [], IIC_ALU_MEM>, OpSize32, LOCK;
 604
 605 def NAME#64mi32 : RIi32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 606                          ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 607                          ImmMod, (outs), (ins i64mem :$dst, i64i32imm :$src2),
 608                          !strconcat(mnemonic, "{q}\t",
 609                                     "{$src2, $dst|$dst, $src2}"),
 610                          [], IIC_ALU_MEM>, LOCK;
 611
 612 def NAME#16mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 613                       ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 614                       ImmMod, (outs), (ins i16mem :$dst, i16i8imm :$src2),
 615                       !strconcat(mnemonic, "{w}\t",
 616                                  "{$src2, $dst|$dst, $src2}"),
 617                       [], IIC_ALU_MEM>, OpSize16, LOCK;
 618 def NAME#32mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 619                       ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 620                       ImmMod, (outs), (ins i32mem :$dst, i32i8imm :$src2),
 621                       !strconcat(mnemonic, "{l}\t",
 622                                  "{$src2, $dst|$dst, $src2}"),
 623                       [], IIC_ALU_MEM>, OpSize32, LOCK;
 624 def NAME#64mi8 : RIi8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 625                        ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 626                        ImmMod, (outs), (ins i64mem :$dst, i64i8imm :$src2),
 627                        !strconcat(mnemonic, "{q}\t",
 628                                   "{$src2, $dst|$dst, $src2}"),
 629                        [], IIC_ALU_MEM>, LOCK;
 630
 631 }
 632
 633 }
 634
 635 defm LOCK_ADD : LOCK_ArithBinOp<0x00, 0x80, 0x83, MRM0m, "add">;
 636 defm LOCK_SUB : LOCK_ArithBinOp<0x28, 0x80, 0x83, MRM5m, "sub">;
 637 defm LOCK_OR  : LOCK_ArithBinOp<0x08, 0x80, 0x83, MRM1m, "or">;
 638 defm LOCK_AND : LOCK_ArithBinOp<0x20, 0x80, 0x83, MRM4m, "and">;
 639 defm LOCK_XOR : LOCK_ArithBinOp<0x30, 0x80, 0x83, MRM6m, "xor">;
 640
 641 // Optimized codegen when the non-memory output is not used.
 642 multiclass LOCK_ArithUnOp<bits<8> Opc8, bits<8> Opc, Format Form,
 643                           string mnemonic> {
 644 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1,
 645     SchedRW = [WriteALULd, WriteRMW] in {
 646
 647 def NAME#8m  : I<Opc8, Form, (outs), (ins i8mem :$dst),
 648                  !strconcat(mnemonic, "{b}\t$dst"),
 649                  [], IIC_UNARY_MEM>, LOCK;
 650 def NAME#16m : I<Opc, Form, (outs), (ins i16mem:$dst),
 651                  !strconcat(mnemonic, "{w}\t$dst"),
 652                  [], IIC_UNARY_MEM>, OpSize16, LOCK;
 653 def NAME#32m : I<Opc, Form, (outs), (ins i32mem:$dst),
 654                  !strconcat(mnemonic, "{l}\t$dst"),
 655                  [], IIC_UNARY_MEM>, OpSize32, LOCK;
 656 def NAME#64m : RI<Opc, Form, (outs), (ins i64mem:$dst),
 657                   !strconcat(mnemonic, "{q}\t$dst"),
 658                   [], IIC_UNARY_MEM>, LOCK;
 659 }
 660 }
 661
 662 defm LOCK_INC    : LOCK_ArithUnOp<0xFE, 0xFF, MRM0m, "inc">;
 663 defm LOCK_DEC    : LOCK_ArithUnOp<0xFE, 0xFF, MRM1m, "dec">;
 664
 665 // Atomic compare and swap.
 666 multiclass LCMPXCHG_UnOp<bits<8> Opc, Format Form, string mnemonic,
 667                          SDPatternOperator frag, X86MemOperand x86memop,
 668                          InstrItinClass itin> {
 669 let isCodeGenOnly = 1 in {
 670   def NAME : I<Opc, Form, (outs), (ins x86memop:$ptr),
 671                !strconcat(mnemonic, "\t$ptr"),
 672                [(frag addr:$ptr)], itin>, TB, LOCK;
 673 }
 674 }
 675
 676 multiclass LCMPXCHG_BinOp<bits<8> Opc8, bits<8> Opc, Format Form,
 677                           string mnemonic, SDPatternOperator frag,
 678                           InstrItinClass itin8, InstrItinClass itin> {
 679 let isCodeGenOnly = 1, SchedRW = [WriteALULd, WriteRMW] in {
 680   let Defs = [AL, EFLAGS], Uses = [AL] in
 681   def NAME#8  : I<Opc8, Form, (outs), (ins i8mem:$ptr, GR8:$swap),
 682                   !strconcat(mnemonic, "{b}\t{$swap, $ptr|$ptr, $swap}"),
 683                   [(frag addr:$ptr, GR8:$swap, 1)], itin8>, TB, LOCK;
 684   let Defs = [AX, EFLAGS], Uses = [AX] in
 685   def NAME#16 : I<Opc, Form, (outs), (ins i16mem:$ptr, GR16:$swap),
 686                   !strconcat(mnemonic, "{w}\t{$swap, $ptr|$ptr, $swap}"),
 687                   [(frag addr:$ptr, GR16:$swap, 2)], itin>, TB, OpSize16, LOCK;
 688   let Defs = [EAX, EFLAGS], Uses = [EAX] in
 689   def NAME#32 : I<Opc, Form, (outs), (ins i32mem:$ptr, GR32:$swap),
 690                   !strconcat(mnemonic, "{l}\t{$swap, $ptr|$ptr, $swap}"),
 691                   [(frag addr:$ptr, GR32:$swap, 4)], itin>, TB, OpSize32, LOCK;
 692   let Defs = [RAX, EFLAGS], Uses = [RAX] in
 693   def NAME#64 : RI<Opc, Form, (outs), (ins i64mem:$ptr, GR64:$swap),
 694                    !strconcat(mnemonic, "{q}\t{$swap, $ptr|$ptr, $swap}"),
 695                    [(frag addr:$ptr, GR64:$swap, 8)], itin>, TB, LOCK;
 696 }
 697 }
 698
 699 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX],
 700     SchedRW = [WriteALULd, WriteRMW] in {
 701 defm LCMPXCHG8B : LCMPXCHG_UnOp<0xC7, MRM1m, "cmpxchg8b",
 702                                 X86cas8, i64mem,
 703                                 IIC_CMPX_LOCK_8B>;
 704 }
 705
 706 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX],
 707     Predicates = [HasCmpxchg16b], SchedRW = [WriteALULd, WriteRMW] in {
 708 defm LCMPXCHG16B : LCMPXCHG_UnOp<0xC7, MRM1m, "cmpxchg16b",
 709                                  X86cas16, i128mem,
 710                                  IIC_CMPX_LOCK_16B>, REX_W;
 711 }
 712
 713 defm LCMPXCHG : LCMPXCHG_BinOp<0xB0, 0xB1, MRMDestMem, "cmpxchg",
 714                                X86cas, IIC_CMPX_LOCK_8, IIC_CMPX_LOCK>;
 715
 716 // Atomic exchange and add
 717 multiclass ATOMIC_LOAD_BINOP<bits<8> opc8, bits<8> opc, string mnemonic,
 718                              string frag,
 719                              InstrItinClass itin8, InstrItinClass itin> {
 720   let Constraints = "$val = $dst", Defs = [EFLAGS], isCodeGenOnly = 1,
 721       SchedRW = [WriteALULd, WriteRMW] in {
 722     def NAME#8  : I<opc8, MRMSrcMem, (outs GR8:$dst),
 723                     (ins GR8:$val, i8mem:$ptr),
 724                     !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
 725                     [(set GR8:$dst,
 726                           (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
 727                     itin8>;
 728     def NAME#16 : I<opc, MRMSrcMem, (outs GR16:$dst),
 729                     (ins GR16:$val, i16mem:$ptr),
 730                     !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
 731                     [(set
 732                        GR16:$dst,
 733                        (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
 734                     itin>, OpSize16;
 735     def NAME#32 : I<opc, MRMSrcMem, (outs GR32:$dst),
 736                     (ins GR32:$val, i32mem:$ptr),
 737                     !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
 738                     [(set
 739                        GR32:$dst,
 740                        (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
 741                     itin>, OpSize32;
 742     def NAME#64 : RI<opc, MRMSrcMem, (outs GR64:$dst),
 743                      (ins GR64:$val, i64mem:$ptr),
 744                      !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
 745                      [(set
 746                         GR64:$dst,
 747                         (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
 748                      itin>;
 749   }
 750 }
 751
 752 defm LXADD : ATOMIC_LOAD_BINOP<0xc0, 0xc1, "xadd", "atomic_load_add",
 753                                IIC_XADD_LOCK_MEM8, IIC_XADD_LOCK_MEM>,
 754              TB, LOCK;
 755
 756 def ACQUIRE_MOV8rm  : I<0, Pseudo, (outs GR8 :$dst), (ins i8mem :$src),
 757                       "#ACQUIRE_MOV PSEUDO!",
 758                       [(set GR8:$dst,  (atomic_load_8  addr:$src))]>;
 759 def ACQUIRE_MOV16rm : I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$src),
 760                       "#ACQUIRE_MOV PSEUDO!",
 761                       [(set GR16:$dst, (atomic_load_16 addr:$src))]>;
 762 def ACQUIRE_MOV32rm : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$src),
 763                       "#ACQUIRE_MOV PSEUDO!",
 764                       [(set GR32:$dst, (atomic_load_32 addr:$src))]>;
 765 def ACQUIRE_MOV64rm : I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$src),
 766                       "#ACQUIRE_MOV PSEUDO!",
 767                       [(set GR64:$dst, (atomic_load_64 addr:$src))]>;
 768
 769 def RELEASE_MOV8mr  : I<0, Pseudo, (outs), (ins i8mem :$dst, GR8 :$src),
 770                         "#RELEASE_MOV PSEUDO!",
 771                         [(atomic_store_8  addr:$dst, GR8 :$src)]>;
 772 def RELEASE_MOV16mr : I<0, Pseudo, (outs), (ins i16mem:$dst, GR16:$src),
 773                         "#RELEASE_MOV PSEUDO!",
 774                         [(atomic_store_16 addr:$dst, GR16:$src)]>;
 775 def RELEASE_MOV32mr : I<0, Pseudo, (outs), (ins i32mem:$dst, GR32:$src),
 776                         "#RELEASE_MOV PSEUDO!",
 777                         [(atomic_store_32 addr:$dst, GR32:$src)]>;
 778 def RELEASE_MOV64mr : I<0, Pseudo, (outs), (ins i64mem:$dst, GR64:$src),
 779                         "#RELEASE_MOV PSEUDO!",
 780                         [(atomic_store_64 addr:$dst, GR64:$src)]>;
 781
 782 //===----------------------------------------------------------------------===//
 783 // Conditional Move Pseudo Instructions.
 784 //===----------------------------------------------------------------------===//
 785
 786
 787 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 788 // instruction selection into a branch sequence.
 789 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 790   def CMOV_FR32 : I<0, Pseudo,
 791                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 792                     "#CMOV_FR32 PSEUDO!",
 793                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 794                                                   EFLAGS))]>;
 795   def CMOV_FR64 : I<0, Pseudo,
 796                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 797                     "#CMOV_FR64 PSEUDO!",
 798                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 799                                                   EFLAGS))]>;
 800   def CMOV_V4F32 : I<0, Pseudo,
 801                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 802                     "#CMOV_V4F32 PSEUDO!",
 803                     [(set VR128:$dst,
 804                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 805                                           EFLAGS)))]>;
 806   def CMOV_V2F64 : I<0, Pseudo,
 807                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 808                     "#CMOV_V2F64 PSEUDO!",
 809                     [(set VR128:$dst,
 810                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 811                                           EFLAGS)))]>;
 812   def CMOV_V2I64 : I<0, Pseudo,
 813                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 814                     "#CMOV_V2I64 PSEUDO!",
 815                     [(set VR128:$dst,
 816                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 817                                           EFLAGS)))]>;
 818   def CMOV_V8F32 : I<0, Pseudo,
 819                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 820                     "#CMOV_V8F32 PSEUDO!",
 821                     [(set VR256:$dst,
 822                       (v8f32 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 823                                           EFLAGS)))]>;
 824   def CMOV_V4F64 : I<0, Pseudo,
 825                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 826                     "#CMOV_V4F64 PSEUDO!",
 827                     [(set VR256:$dst,
 828                       (v4f64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 829                                           EFLAGS)))]>;
 830   def CMOV_V4I64 : I<0, Pseudo,
 831                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 832                     "#CMOV_V4I64 PSEUDO!",
 833                     [(set VR256:$dst,
 834                       (v4i64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 835                                           EFLAGS)))]>;
 836   def CMOV_V8I64 : I<0, Pseudo,
 837                     (outs VR512:$dst), (ins VR512:$t, VR512:$f, i8imm:$cond),
 838                     "#CMOV_V8I64 PSEUDO!",
 839                     [(set VR512:$dst,
 840                       (v8i64 (X86cmov VR512:$t, VR512:$f, imm:$cond,
 841                                           EFLAGS)))]>;
 842   def CMOV_V8F64 : I<0, Pseudo,
 843                     (outs VR512:$dst), (ins VR512:$t, VR512:$f, i8imm:$cond),
 844                     "#CMOV_V8F64 PSEUDO!",
 845                     [(set VR512:$dst,
 846                       (v8f64 (X86cmov VR512:$t, VR512:$f, imm:$cond,
 847                                           EFLAGS)))]>;
 848   def CMOV_V16F32 : I<0, Pseudo,
 849                     (outs VR512:$dst), (ins VR512:$t, VR512:$f, i8imm:$cond),
 850                     "#CMOV_V16F32 PSEUDO!",
 851                     [(set VR512:$dst,
 852                       (v16f32 (X86cmov VR512:$t, VR512:$f, imm:$cond,
 853                                           EFLAGS)))]>;
 854 }
 855
 856
 857 //===----------------------------------------------------------------------===//
 858 // DAG Pattern Matching Rules
 859 //===----------------------------------------------------------------------===//
 860
 861 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
 862 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
 863 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
 864 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
 865 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
 866 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
 867 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
 868
 869 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
 870           (ADD32ri GR32:$src1, tconstpool:$src2)>;
 871 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
 872           (ADD32ri GR32:$src1, tjumptable:$src2)>;
 873 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
 874           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
 875 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
 876           (ADD32ri GR32:$src1, texternalsym:$src2)>;
 877 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
 878           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
 879
 880 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 881           (MOV32mi addr:$dst, tglobaladdr:$src)>;
 882 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
 883           (MOV32mi addr:$dst, texternalsym:$src)>;
 884 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
 885           (MOV32mi addr:$dst, tblockaddress:$src)>;
 886
 887 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
 888 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
 889 //  'movabs' predicate should handle this sort of thing.
 890 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 891           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
 892 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 893           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
 894 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 895           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
 896 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 897           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
 898 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 899           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
 900
 901 // In kernel code model, we can get the address of a label
 902 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
 903 // the MOV64ri32 should accept these.
 904 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 905           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
 906 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 907           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
 908 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 909           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
 910 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 911           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
 912 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 913           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
 914
 915 // If we have small model and -static mode, it is safe to store global addresses
 916 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
 917 // for MOV64mi32 should handle this sort of thing.
 918 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
 919           (MOV64mi32 addr:$dst, tconstpool:$src)>,
 920           Requires<[NearData, IsStatic]>;
 921 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
 922           (MOV64mi32 addr:$dst, tjumptable:$src)>,
 923           Requires<[NearData, IsStatic]>;
 924 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 925           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
 926           Requires<[NearData, IsStatic]>;
 927 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
 928           (MOV64mi32 addr:$dst, texternalsym:$src)>,
 929           Requires<[NearData, IsStatic]>;
 930 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
 931           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
 932           Requires<[NearData, IsStatic]>;
 933
 934 // Calls
 935
 936 // tls has some funny stuff here...
 937 // This corresponds to movabs $foo@tpoff, %rax
 938 def : Pat<(i64 (X86Wrapper tglobaltlsaddr :$dst)),
 939           (MOV64ri32 tglobaltlsaddr :$dst)>;
 940 // This corresponds to add $foo@tpoff, %rax
 941 def : Pat<(add GR64:$src1, (X86Wrapper tglobaltlsaddr :$dst)),
 942           (ADD64ri32 GR64:$src1, tglobaltlsaddr :$dst)>;
 943
 944
 945 // Direct PC relative function call for small code model. 32-bit displacement
 946 // sign extended to 64-bit.
 947 def : Pat<(X86call (i64 tglobaladdr:$dst)),
 948           (CALL64pcrel32 tglobaladdr:$dst)>;
 949 def : Pat<(X86call (i64 texternalsym:$dst)),
 950           (CALL64pcrel32 texternalsym:$dst)>;
 951
 952 // Tailcall stuff. The TCRETURN instructions execute after the epilog, so they
 953 // can never use callee-saved registers. That is the purpose of the GR64_TC
 954 // register classes.
 955 //
 956 // The only volatile register that is never used by the calling convention is
 957 // %r11. This happens when calling a vararg function with 6 arguments.
 958 //
 959 // Match an X86tcret that uses less than 7 volatile registers.
 960 def X86tcret_6regs : PatFrag<(ops node:$ptr, node:$off),
 961                              (X86tcret node:$ptr, node:$off), [{
 962   // X86tcret args: (*chain, ptr, imm, regs..., glue)
 963   unsigned NumRegs = 0;
 964   for (unsigned i = 3, e = N->getNumOperands(); i != e; ++i)
 965     if (isa<RegisterSDNode>(N->getOperand(i)) && ++NumRegs > 6)
 966       return false;
 967   return true;
 968 }]>;
 969
 970 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
 971           (TCRETURNri ptr_rc_tailcall:$dst, imm:$off)>,
 972           Requires<[Not64BitMode]>;
 973
 974 // FIXME: This is disabled for 32-bit PIC mode because the global base
 975 // register which is part of the address mode may be assigned a
 976 // callee-saved register.
 977 def : Pat<(X86tcret (load addr:$dst), imm:$off),
 978           (TCRETURNmi addr:$dst, imm:$off)>,
 979           Requires<[Not64BitMode, IsNotPIC]>;
 980
 981 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
 982           (TCRETURNdi texternalsym:$dst, imm:$off)>,
 983           Requires<[Not64BitMode]>;
 984
 985 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
 986           (TCRETURNdi texternalsym:$dst, imm:$off)>,
 987           Requires<[Not64BitMode]>;
 988
 989 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
 990           (TCRETURNri64 ptr_rc_tailcall:$dst, imm:$off)>,
 991           Requires<[In64BitMode]>;
 992
 993 // Don't fold loads into X86tcret requiring more than 6 regs.
 994 // There wouldn't be enough scratch registers for base+index.
 995 def : Pat<(X86tcret_6regs (load addr:$dst), imm:$off),
 996           (TCRETURNmi64 addr:$dst, imm:$off)>,
 997           Requires<[In64BitMode]>;
 998
 999 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1000           (TCRETURNdi64 tglobaladdr:$dst, imm:$off)>,
1001           Requires<[In64BitMode]>;
1002
1003 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1004           (TCRETURNdi64 texternalsym:$dst, imm:$off)>,
1005           Requires<[In64BitMode]>;
1006
1007 // Normal calls, with various flavors of addresses.
1008 def : Pat<(X86call (i32 tglobaladdr:$dst)),
1009           (CALLpcrel32 tglobaladdr:$dst)>;
1010 def : Pat<(X86call (i32 texternalsym:$dst)),
1011           (CALLpcrel32 texternalsym:$dst)>;
1012 def : Pat<(X86call (i32 imm:$dst)),
1013           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
1014
1015 // Comparisons.
1016
1017 // TEST R,R is smaller than CMP R,0
1018 def : Pat<(X86cmp GR8:$src1, 0),
1019           (TEST8rr GR8:$src1, GR8:$src1)>;
1020 def : Pat<(X86cmp GR16:$src1, 0),
1021           (TEST16rr GR16:$src1, GR16:$src1)>;
1022 def : Pat<(X86cmp GR32:$src1, 0),
1023           (TEST32rr GR32:$src1, GR32:$src1)>;
1024 def : Pat<(X86cmp GR64:$src1, 0),
1025           (TEST64rr GR64:$src1, GR64:$src1)>;
1026
1027 // Conditional moves with folded loads with operands swapped and conditions
1028 // inverted.
1029 multiclass CMOVmr<PatLeaf InvertedCond, Instruction Inst16, Instruction Inst32,
1030                   Instruction Inst64> {
1031   let Predicates = [HasCMov] in {
1032     def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, InvertedCond, EFLAGS),
1033               (Inst16 GR16:$src2, addr:$src1)>;
1034     def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, InvertedCond, EFLAGS),
1035               (Inst32 GR32:$src2, addr:$src1)>;
1036     def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, InvertedCond, EFLAGS),
1037               (Inst64 GR64:$src2, addr:$src1)>;
1038   }
1039 }
1040
1041 defm : CMOVmr<X86_COND_B , CMOVAE16rm, CMOVAE32rm, CMOVAE64rm>;
1042 defm : CMOVmr<X86_COND_AE, CMOVB16rm , CMOVB32rm , CMOVB64rm>;
1043 defm : CMOVmr<X86_COND_E , CMOVNE16rm, CMOVNE32rm, CMOVNE64rm>;
1044 defm : CMOVmr<X86_COND_NE, CMOVE16rm , CMOVE32rm , CMOVE64rm>;
1045 defm : CMOVmr<X86_COND_BE, CMOVA16rm , CMOVA32rm , CMOVA64rm>;
1046 defm : CMOVmr<X86_COND_A , CMOVBE16rm, CMOVBE32rm, CMOVBE64rm>;
1047 defm : CMOVmr<X86_COND_L , CMOVGE16rm, CMOVGE32rm, CMOVGE64rm>;
1048 defm : CMOVmr<X86_COND_GE, CMOVL16rm , CMOVL32rm , CMOVL64rm>;
1049 defm : CMOVmr<X86_COND_LE, CMOVG16rm , CMOVG32rm , CMOVG64rm>;
1050 defm : CMOVmr<X86_COND_G , CMOVLE16rm, CMOVLE32rm, CMOVLE64rm>;
1051 defm : CMOVmr<X86_COND_P , CMOVNP16rm, CMOVNP32rm, CMOVNP64rm>;
1052 defm : CMOVmr<X86_COND_NP, CMOVP16rm , CMOVP32rm , CMOVP64rm>;
1053 defm : CMOVmr<X86_COND_S , CMOVNS16rm, CMOVNS32rm, CMOVNS64rm>;
1054 defm : CMOVmr<X86_COND_NS, CMOVS16rm , CMOVS32rm , CMOVS64rm>;
1055 defm : CMOVmr<X86_COND_O , CMOVNO16rm, CMOVNO32rm, CMOVNO64rm>;
1056 defm : CMOVmr<X86_COND_NO, CMOVO16rm , CMOVO32rm , CMOVO64rm>;
1057
1058 // zextload bool -> zextload byte
1059 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
1060 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
1061 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
1062 def : Pat<(zextloadi64i1 addr:$src),
1063           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1064
1065 // extload bool -> extload byte
1066 // When extloading from 16-bit and smaller memory locations into 64-bit
1067 // registers, use zero-extending loads so that the entire 64-bit register is
1068 // defined, avoiding partial-register updates.
1069
1070 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
1071 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
1072 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
1073 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
1074 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
1075 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
1076
1077 // For other extloads, use subregs, since the high contents of the register are
1078 // defined after an extload.
1079 def : Pat<(extloadi64i1 addr:$src),
1080           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1081 def : Pat<(extloadi64i8 addr:$src),
1082           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1083 def : Pat<(extloadi64i16 addr:$src),
1084           (SUBREG_TO_REG (i64 0), (MOVZX32rm16 addr:$src), sub_32bit)>;
1085 def : Pat<(extloadi64i32 addr:$src),
1086           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src), sub_32bit)>;
1087
1088 // anyext. Define these to do an explicit zero-extend to
1089 // avoid partial-register updates.
1090 def : Pat<(i16 (anyext GR8 :$src)), (EXTRACT_SUBREG
1091                                      (MOVZX32rr8 GR8 :$src), sub_16bit)>;
1092 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
1093
1094 // Except for i16 -> i32 since isel expect i16 ops to be promoted to i32.
1095 def : Pat<(i32 (anyext GR16:$src)),
1096           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, sub_16bit)>;
1097
1098 def : Pat<(i64 (anyext GR8 :$src)),
1099           (SUBREG_TO_REG (i64 0), (MOVZX32rr8  GR8  :$src), sub_32bit)>;
1100 def : Pat<(i64 (anyext GR16:$src)),
1101           (SUBREG_TO_REG (i64 0), (MOVZX32rr16 GR16 :$src), sub_32bit)>;
1102 def : Pat<(i64 (anyext GR32:$src)),
1103           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1104
1105
1106 // Any instruction that defines a 32-bit result leaves the high half of the
1107 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
1108 // be copying from a truncate. And x86's cmov doesn't do anything if the
1109 // condition is false. But any other 32-bit operation will zero-extend
1110 // up to 64 bits.
1111 def def32 : PatLeaf<(i32 GR32:$src), [{
1112   return N->getOpcode() != ISD::TRUNCATE &&
1113          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
1114          N->getOpcode() != ISD::CopyFromReg &&
1115          N->getOpcode() != X86ISD::CMOV;
1116 }]>;
1117
1118 // In the case of a 32-bit def that is known to implicitly zero-extend,
1119 // we can use a SUBREG_TO_REG.
1120 def : Pat<(i64 (zext def32:$src)),
1121           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1122
1123 //===----------------------------------------------------------------------===//
1124 // Pattern match OR as ADD
1125 //===----------------------------------------------------------------------===//
1126
1127 // If safe, we prefer to pattern match OR as ADD at isel time. ADD can be
1128 // 3-addressified into an LEA instruction to avoid copies.  However, we also
1129 // want to finally emit these instructions as an or at the end of the code
1130 // generator to make the generated code easier to read.  To do this, we select
1131 // into "disjoint bits" pseudo ops.
1132
1133 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
1134 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
1135   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1136     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
1137
1138   APInt KnownZero0, KnownOne0;
1139   CurDAG->computeKnownBits(N->getOperand(0), KnownZero0, KnownOne0, 0);
1140   APInt KnownZero1, KnownOne1;
1141   CurDAG->computeKnownBits(N->getOperand(1), KnownZero1, KnownOne1, 0);
1142   return (~KnownZero0 & ~KnownZero1) == 0;
1143 }]>;
1144
1145
1146 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
1147 // Try this before the selecting to OR.
1148 let AddedComplexity = 5, SchedRW = [WriteALU] in {
1149
1150 let isConvertibleToThreeAddress = 1,
1151     Constraints = "$src1 = $dst", Defs = [EFLAGS] in {
1152 let isCommutable = 1 in {
1153 def ADD16rr_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1154                     "", // orw/addw REG, REG
1155                     [(set GR16:$dst, (or_is_add GR16:$src1, GR16:$src2))]>;
1156 def ADD32rr_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1157                     "", // orl/addl REG, REG
1158                     [(set GR32:$dst, (or_is_add GR32:$src1, GR32:$src2))]>;
1159 def ADD64rr_DB  : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1160                     "", // orq/addq REG, REG
1161                     [(set GR64:$dst, (or_is_add GR64:$src1, GR64:$src2))]>;
1162 } // isCommutable
1163
1164 // NOTE: These are order specific, we want the ri8 forms to be listed
1165 // first so that they are slightly preferred to the ri forms.
1166
1167 def ADD16ri8_DB : I<0, Pseudo,
1168                     (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1169                     "", // orw/addw REG, imm8
1170                     [(set GR16:$dst,(or_is_add GR16:$src1,i16immSExt8:$src2))]>;
1171 def ADD16ri_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1172                     "", // orw/addw REG, imm
1173                     [(set GR16:$dst, (or_is_add GR16:$src1, imm:$src2))]>;
1174
1175 def ADD32ri8_DB : I<0, Pseudo,
1176                     (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1177                     "", // orl/addl REG, imm8
1178                     [(set GR32:$dst,(or_is_add GR32:$src1,i32immSExt8:$src2))]>;
1179 def ADD32ri_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1180                     "", // orl/addl REG, imm
1181                     [(set GR32:$dst, (or_is_add GR32:$src1, imm:$src2))]>;
1182
1183
1184 def ADD64ri8_DB : I<0, Pseudo,
1185                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1186                     "", // orq/addq REG, imm8
1187                     [(set GR64:$dst, (or_is_add GR64:$src1,
1188                                                 i64immSExt8:$src2))]>;
1189 def ADD64ri32_DB : I<0, Pseudo,
1190                      (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1191                       "", // orq/addq REG, imm
1192                       [(set GR64:$dst, (or_is_add GR64:$src1,
1193                                                   i64immSExt32:$src2))]>;
1194 }
1195 } // AddedComplexity, SchedRW
1196
1197
1198 //===----------------------------------------------------------------------===//
1199 // Some peepholes
1200 //===----------------------------------------------------------------------===//
1201
1202 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1203 // +128 doesn't, so in this special case use a sub instead of an add.
1204 def : Pat<(add GR16:$src1, 128),
1205           (SUB16ri8 GR16:$src1, -128)>;
1206 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
1207           (SUB16mi8 addr:$dst, -128)>;
1208
1209 def : Pat<(add GR32:$src1, 128),
1210           (SUB32ri8 GR32:$src1, -128)>;
1211 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
1212           (SUB32mi8 addr:$dst, -128)>;
1213
1214 def : Pat<(add GR64:$src1, 128),
1215           (SUB64ri8 GR64:$src1, -128)>;
1216 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1217           (SUB64mi8 addr:$dst, -128)>;
1218
1219 // The same trick applies for 32-bit immediate fields in 64-bit
1220 // instructions.
1221 def : Pat<(add GR64:$src1, 0x0000000080000000),
1222           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1223 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1224           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1225
1226 // To avoid needing to materialize an immediate in a register, use a 32-bit and
1227 // with implicit zero-extension instead of a 64-bit and if the immediate has at
1228 // least 32 bits of leading zeros. If in addition the last 32 bits can be
1229 // represented with a sign extension of a 8 bit constant, use that.
1230
1231 def : Pat<(and GR64:$src, i64immZExt32SExt8:$imm),
1232           (SUBREG_TO_REG
1233             (i64 0),
1234             (AND32ri8
1235               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1236               (i32 (GetLo8XForm imm:$imm))),
1237             sub_32bit)>;
1238
1239 def : Pat<(and GR64:$src, i64immZExt32:$imm),
1240           (SUBREG_TO_REG
1241             (i64 0),
1242             (AND32ri
1243               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1244               (i32 (GetLo32XForm imm:$imm))),
1245             sub_32bit)>;
1246
1247
1248 // r & (2^16-1) ==> movz
1249 def : Pat<(and GR32:$src1, 0xffff),
1250           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, sub_16bit))>;
1251 // r & (2^8-1) ==> movz
1252 def : Pat<(and GR32:$src1, 0xff),
1253           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
1254                                                              GR32_ABCD)),
1255                                       sub_8bit))>,
1256       Requires<[Not64BitMode]>;
1257 // r & (2^8-1) ==> movz
1258 def : Pat<(and GR16:$src1, 0xff),
1259            (EXTRACT_SUBREG (MOVZX32rr8 (EXTRACT_SUBREG
1260             (i16 (COPY_TO_REGCLASS GR16:$src1, GR16_ABCD)), sub_8bit)),
1261              sub_16bit)>,
1262       Requires<[Not64BitMode]>;
1263
1264 // r & (2^32-1) ==> movz
1265 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1266           (SUBREG_TO_REG (i64 0),
1267                          (MOV32rr (EXTRACT_SUBREG GR64:$src, sub_32bit)),
1268                          sub_32bit)>;
1269 // r & (2^16-1) ==> movz
1270 def : Pat<(and GR64:$src, 0xffff),
1271           (SUBREG_TO_REG (i64 0),
1272                       (MOVZX32rr16 (i16 (EXTRACT_SUBREG GR64:$src, sub_16bit))),
1273                       sub_32bit)>;
1274 // r & (2^8-1) ==> movz
1275 def : Pat<(and GR64:$src, 0xff),
1276           (SUBREG_TO_REG (i64 0),
1277                          (MOVZX32rr8 (i8 (EXTRACT_SUBREG GR64:$src, sub_8bit))),
1278                          sub_32bit)>;
1279 // r & (2^8-1) ==> movz
1280 def : Pat<(and GR32:$src1, 0xff),
1281            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, sub_8bit))>,
1282       Requires<[In64BitMode]>;
1283 // r & (2^8-1) ==> movz
1284 def : Pat<(and GR16:$src1, 0xff),
1285            (EXTRACT_SUBREG (MOVZX32rr8 (i8
1286             (EXTRACT_SUBREG GR16:$src1, sub_8bit))), sub_16bit)>,
1287       Requires<[In64BitMode]>;
1288
1289
1290 // sext_inreg patterns
1291 def : Pat<(sext_inreg GR32:$src, i16),
1292           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, sub_16bit))>;
1293 def : Pat<(sext_inreg GR32:$src, i8),
1294           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1295                                                              GR32_ABCD)),
1296                                       sub_8bit))>,
1297       Requires<[Not64BitMode]>;
1298
1299 def : Pat<(sext_inreg GR16:$src, i8),
1300            (EXTRACT_SUBREG (i32 (MOVSX32rr8 (EXTRACT_SUBREG
1301             (i32 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)), sub_8bit))),
1302              sub_16bit)>,
1303       Requires<[Not64BitMode]>;
1304
1305 def : Pat<(sext_inreg GR64:$src, i32),
1306           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1307 def : Pat<(sext_inreg GR64:$src, i16),
1308           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, sub_16bit))>;
1309 def : Pat<(sext_inreg GR64:$src, i8),
1310           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, sub_8bit))>;
1311 def : Pat<(sext_inreg GR32:$src, i8),
1312           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, sub_8bit))>,
1313       Requires<[In64BitMode]>;
1314 def : Pat<(sext_inreg GR16:$src, i8),
1315            (EXTRACT_SUBREG (MOVSX32rr8
1316             (EXTRACT_SUBREG GR16:$src, sub_8bit)), sub_16bit)>,
1317       Requires<[In64BitMode]>;
1318
1319 // sext, sext_load, zext, zext_load
1320 def: Pat<(i16 (sext GR8:$src)),
1321           (EXTRACT_SUBREG (MOVSX32rr8 GR8:$src), sub_16bit)>;
1322 def: Pat<(sextloadi16i8 addr:$src),
1323           (EXTRACT_SUBREG (MOVSX32rm8 addr:$src), sub_16bit)>;
1324 def: Pat<(i16 (zext GR8:$src)),
1325           (EXTRACT_SUBREG (MOVZX32rr8 GR8:$src), sub_16bit)>;
1326 def: Pat<(zextloadi16i8 addr:$src),
1327           (EXTRACT_SUBREG (MOVZX32rm8 addr:$src), sub_16bit)>;
1328
1329 // trunc patterns
1330 def : Pat<(i16 (trunc GR32:$src)),
1331           (EXTRACT_SUBREG GR32:$src, sub_16bit)>;
1332 def : Pat<(i8 (trunc GR32:$src)),
1333           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1334                           sub_8bit)>,
1335       Requires<[Not64BitMode]>;
1336 def : Pat<(i8 (trunc GR16:$src)),
1337           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1338                           sub_8bit)>,
1339       Requires<[Not64BitMode]>;
1340 def : Pat<(i32 (trunc GR64:$src)),
1341           (EXTRACT_SUBREG GR64:$src, sub_32bit)>;
1342 def : Pat<(i16 (trunc GR64:$src)),
1343           (EXTRACT_SUBREG GR64:$src, sub_16bit)>;
1344 def : Pat<(i8 (trunc GR64:$src)),
1345           (EXTRACT_SUBREG GR64:$src, sub_8bit)>;
1346 def : Pat<(i8 (trunc GR32:$src)),
1347           (EXTRACT_SUBREG GR32:$src, sub_8bit)>,
1348       Requires<[In64BitMode]>;
1349 def : Pat<(i8 (trunc GR16:$src)),
1350           (EXTRACT_SUBREG GR16:$src, sub_8bit)>,
1351       Requires<[In64BitMode]>;
1352
1353 // h-register tricks
1354 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
1355           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1356                           sub_8bit_hi)>,
1357       Requires<[Not64BitMode]>;
1358 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
1359           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1360                           sub_8bit_hi)>,
1361       Requires<[Not64BitMode]>;
1362 def : Pat<(srl GR16:$src, (i8 8)),
1363           (EXTRACT_SUBREG
1364             (MOVZX32rr8
1365               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1366                               sub_8bit_hi)),
1367             sub_16bit)>,
1368       Requires<[Not64BitMode]>;
1369 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1370           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1371                                                              GR16_ABCD)),
1372                                       sub_8bit_hi))>,
1373       Requires<[Not64BitMode]>;
1374 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1375           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1376                                                              GR16_ABCD)),
1377                                       sub_8bit_hi))>,
1378       Requires<[Not64BitMode]>;
1379 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1380           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1381                                                              GR32_ABCD)),
1382                                       sub_8bit_hi))>,
1383       Requires<[Not64BitMode]>;
1384 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1385           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1386                                                              GR32_ABCD)),
1387                                       sub_8bit_hi))>,
1388       Requires<[Not64BitMode]>;
1389
1390 // h-register tricks.
1391 // For now, be conservative on x86-64 and use an h-register extract only if the
1392 // value is immediately zero-extended or stored, which are somewhat common
1393 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1394 // from being allocated in the same instruction as the h register, as there's
1395 // currently no way to describe this requirement to the register allocator.
1396
1397 // h-register extract and zero-extend.
1398 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1399           (SUBREG_TO_REG
1400             (i64 0),
1401             (MOVZX32_NOREXrr8
1402               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1403                               sub_8bit_hi)),
1404             sub_32bit)>;
1405 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1406           (MOVZX32_NOREXrr8
1407             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1408                             sub_8bit_hi))>,
1409       Requires<[In64BitMode]>;
1410 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1411           (MOVZX32_NOREXrr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1412                                                                    GR32_ABCD)),
1413                                              sub_8bit_hi))>,
1414       Requires<[In64BitMode]>;
1415 def : Pat<(srl GR16:$src, (i8 8)),
1416           (EXTRACT_SUBREG
1417             (MOVZX32_NOREXrr8
1418               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1419                               sub_8bit_hi)),
1420             sub_16bit)>,
1421       Requires<[In64BitMode]>;
1422 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1423           (MOVZX32_NOREXrr8
1424             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1425                             sub_8bit_hi))>,
1426       Requires<[In64BitMode]>;
1427 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1428           (MOVZX32_NOREXrr8
1429             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1430                             sub_8bit_hi))>,
1431       Requires<[In64BitMode]>;
1432 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1433           (SUBREG_TO_REG
1434             (i64 0),
1435             (MOVZX32_NOREXrr8
1436               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1437                               sub_8bit_hi)),
1438             sub_32bit)>;
1439 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1440           (SUBREG_TO_REG
1441             (i64 0),
1442             (MOVZX32_NOREXrr8
1443               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1444                               sub_8bit_hi)),
1445             sub_32bit)>;
1446
1447 // h-register extract and store.
1448 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1449           (MOV8mr_NOREX
1450             addr:$dst,
1451             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1452                             sub_8bit_hi))>;
1453 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1454           (MOV8mr_NOREX
1455             addr:$dst,
1456             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1457                             sub_8bit_hi))>,
1458       Requires<[In64BitMode]>;
1459 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1460           (MOV8mr_NOREX
1461             addr:$dst,
1462             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1463                             sub_8bit_hi))>,
1464       Requires<[In64BitMode]>;
1465
1466
1467 // (shl x, 1) ==> (add x, x)
1468 // Note that if x is undef (immediate or otherwise), we could theoretically
1469 // end up with the two uses of x getting different values, producing a result
1470 // where the least significant bit is not 0. However, the probability of this
1471 // happening is considered low enough that this is officially not a
1472 // "real problem".
1473 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
1474 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
1475 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
1476 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1477
1478 // Helper imms that check if a mask doesn't change significant shift bits.
1479 def immShift32 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 5; }]>;
1480 def immShift64 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 6; }]>;
1481
1482 // Shift amount is implicitly masked.
1483 multiclass MaskedShiftAmountPats<SDNode frag, string name> {
1484   // (shift x (and y, 31)) ==> (shift x, y)
1485   def : Pat<(frag GR8:$src1, (and CL, immShift32)),
1486             (!cast<Instruction>(name # "8rCL") GR8:$src1)>;
1487   def : Pat<(frag GR16:$src1, (and CL, immShift32)),
1488             (!cast<Instruction>(name # "16rCL") GR16:$src1)>;
1489   def : Pat<(frag GR32:$src1, (and CL, immShift32)),
1490             (!cast<Instruction>(name # "32rCL") GR32:$src1)>;
1491   def : Pat<(store (frag (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1492             (!cast<Instruction>(name # "8mCL") addr:$dst)>;
1493   def : Pat<(store (frag (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1494             (!cast<Instruction>(name # "16mCL") addr:$dst)>;
1495   def : Pat<(store (frag (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1496             (!cast<Instruction>(name # "32mCL") addr:$dst)>;
1497
1498   // (shift x (and y, 63)) ==> (shift x, y)
1499   def : Pat<(frag GR64:$src1, (and CL, immShift64)),
1500             (!cast<Instruction>(name # "64rCL") GR64:$src1)>;
1501   def : Pat<(store (frag (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1502             (!cast<Instruction>(name # "64mCL") addr:$dst)>;
1503 }
1504
1505 defm : MaskedShiftAmountPats<shl, "SHL">;
1506 defm : MaskedShiftAmountPats<srl, "SHR">;
1507 defm : MaskedShiftAmountPats<sra, "SAR">;
1508 defm : MaskedShiftAmountPats<rotl, "ROL">;
1509 defm : MaskedShiftAmountPats<rotr, "ROR">;
1510
1511 // (anyext (setcc_carry)) -> (setcc_carry)
1512 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1513           (SETB_C16r)>;
1514 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1515           (SETB_C32r)>;
1516 def : Pat<(i32 (anyext (i16 (X86setcc_c X86_COND_B, EFLAGS)))),
1517           (SETB_C32r)>;
1518
1519
1520
1521
1522 //===----------------------------------------------------------------------===//
1523 // EFLAGS-defining Patterns
1524 //===----------------------------------------------------------------------===//
1525
1526 // add reg, reg
1527 def : Pat<(add GR8 :$src1, GR8 :$src2), (ADD8rr  GR8 :$src1, GR8 :$src2)>;
1528 def : Pat<(add GR16:$src1, GR16:$src2), (ADD16rr GR16:$src1, GR16:$src2)>;
1529 def : Pat<(add GR32:$src1, GR32:$src2), (ADD32rr GR32:$src1, GR32:$src2)>;
1530
1531 // add reg, mem
1532 def : Pat<(add GR8:$src1, (loadi8 addr:$src2)),
1533           (ADD8rm GR8:$src1, addr:$src2)>;
1534 def : Pat<(add GR16:$src1, (loadi16 addr:$src2)),
1535           (ADD16rm GR16:$src1, addr:$src2)>;
1536 def : Pat<(add GR32:$src1, (loadi32 addr:$src2)),
1537           (ADD32rm GR32:$src1, addr:$src2)>;
1538
1539 // add reg, imm
1540 def : Pat<(add GR8 :$src1, imm:$src2), (ADD8ri  GR8:$src1 , imm:$src2)>;
1541 def : Pat<(add GR16:$src1, imm:$src2), (ADD16ri GR16:$src1, imm:$src2)>;
1542 def : Pat<(add GR32:$src1, imm:$src2), (ADD32ri GR32:$src1, imm:$src2)>;
1543 def : Pat<(add GR16:$src1, i16immSExt8:$src2),
1544           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
1545 def : Pat<(add GR32:$src1, i32immSExt8:$src2),
1546           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
1547
1548 // sub reg, reg
1549 def : Pat<(sub GR8 :$src1, GR8 :$src2), (SUB8rr  GR8 :$src1, GR8 :$src2)>;
1550 def : Pat<(sub GR16:$src1, GR16:$src2), (SUB16rr GR16:$src1, GR16:$src2)>;
1551 def : Pat<(sub GR32:$src1, GR32:$src2), (SUB32rr GR32:$src1, GR32:$src2)>;
1552
1553 // sub reg, mem
1554 def : Pat<(sub GR8:$src1, (loadi8 addr:$src2)),
1555           (SUB8rm GR8:$src1, addr:$src2)>;
1556 def : Pat<(sub GR16:$src1, (loadi16 addr:$src2)),
1557           (SUB16rm GR16:$src1, addr:$src2)>;
1558 def : Pat<(sub GR32:$src1, (loadi32 addr:$src2)),
1559           (SUB32rm GR32:$src1, addr:$src2)>;
1560
1561 // sub reg, imm
1562 def : Pat<(sub GR8:$src1, imm:$src2),
1563           (SUB8ri GR8:$src1, imm:$src2)>;
1564 def : Pat<(sub GR16:$src1, imm:$src2),
1565           (SUB16ri GR16:$src1, imm:$src2)>;
1566 def : Pat<(sub GR32:$src1, imm:$src2),
1567           (SUB32ri GR32:$src1, imm:$src2)>;
1568 def : Pat<(sub GR16:$src1, i16immSExt8:$src2),
1569           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
1570 def : Pat<(sub GR32:$src1, i32immSExt8:$src2),
1571           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
1572
1573 // sub 0, reg
1574 def : Pat<(X86sub_flag 0, GR8 :$src), (NEG8r  GR8 :$src)>;
1575 def : Pat<(X86sub_flag 0, GR16:$src), (NEG16r GR16:$src)>;
1576 def : Pat<(X86sub_flag 0, GR32:$src), (NEG32r GR32:$src)>;
1577 def : Pat<(X86sub_flag 0, GR64:$src), (NEG64r GR64:$src)>;
1578
1579 // mul reg, reg
1580 def : Pat<(mul GR16:$src1, GR16:$src2),
1581           (IMUL16rr GR16:$src1, GR16:$src2)>;
1582 def : Pat<(mul GR32:$src1, GR32:$src2),
1583           (IMUL32rr GR32:$src1, GR32:$src2)>;
1584
1585 // mul reg, mem
1586 def : Pat<(mul GR16:$src1, (loadi16 addr:$src2)),
1587           (IMUL16rm GR16:$src1, addr:$src2)>;
1588 def : Pat<(mul GR32:$src1, (loadi32 addr:$src2)),
1589           (IMUL32rm GR32:$src1, addr:$src2)>;
1590
1591 // mul reg, imm
1592 def : Pat<(mul GR16:$src1, imm:$src2),
1593           (IMUL16rri GR16:$src1, imm:$src2)>;
1594 def : Pat<(mul GR32:$src1, imm:$src2),
1595           (IMUL32rri GR32:$src1, imm:$src2)>;
1596 def : Pat<(mul GR16:$src1, i16immSExt8:$src2),
1597           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
1598 def : Pat<(mul GR32:$src1, i32immSExt8:$src2),
1599           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
1600
1601 // reg = mul mem, imm
1602 def : Pat<(mul (loadi16 addr:$src1), imm:$src2),
1603           (IMUL16rmi addr:$src1, imm:$src2)>;
1604 def : Pat<(mul (loadi32 addr:$src1), imm:$src2),
1605           (IMUL32rmi addr:$src1, imm:$src2)>;
1606 def : Pat<(mul (loadi16 addr:$src1), i16immSExt8:$src2),
1607           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
1608 def : Pat<(mul (loadi32 addr:$src1), i32immSExt8:$src2),
1609           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
1610
1611 // Patterns for nodes that do not produce flags, for instructions that do.
1612
1613 // addition
1614 def : Pat<(add GR64:$src1, GR64:$src2),
1615           (ADD64rr GR64:$src1, GR64:$src2)>;
1616 def : Pat<(add GR64:$src1, i64immSExt8:$src2),
1617           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1618 def : Pat<(add GR64:$src1, i64immSExt32:$src2),
1619           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1620 def : Pat<(add GR64:$src1, (loadi64 addr:$src2)),
1621           (ADD64rm GR64:$src1, addr:$src2)>;
1622
1623 // subtraction
1624 def : Pat<(sub GR64:$src1, GR64:$src2),
1625           (SUB64rr GR64:$src1, GR64:$src2)>;
1626 def : Pat<(sub GR64:$src1, (loadi64 addr:$src2)),
1627           (SUB64rm GR64:$src1, addr:$src2)>;
1628 def : Pat<(sub GR64:$src1, i64immSExt8:$src2),
1629           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1630 def : Pat<(sub GR64:$src1, i64immSExt32:$src2),
1631           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1632
1633 // Multiply
1634 def : Pat<(mul GR64:$src1, GR64:$src2),
1635           (IMUL64rr GR64:$src1, GR64:$src2)>;
1636 def : Pat<(mul GR64:$src1, (loadi64 addr:$src2)),
1637           (IMUL64rm GR64:$src1, addr:$src2)>;
1638 def : Pat<(mul GR64:$src1, i64immSExt8:$src2),
1639           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1640 def : Pat<(mul GR64:$src1, i64immSExt32:$src2),
1641           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1642 def : Pat<(mul (loadi64 addr:$src1), i64immSExt8:$src2),
1643           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1644 def : Pat<(mul (loadi64 addr:$src1), i64immSExt32:$src2),
1645           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1646
1647 // Increment reg.
1648 // Do not make INC if it is slow
1649 def : Pat<(add GR8:$src, 1),
1650           (INC8r GR8:$src)>, Requires<[NotSlowIncDec]>;
1651 def : Pat<(add GR16:$src, 1),
1652           (INC16r GR16:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1653 def : Pat<(add GR16:$src, 1),
1654           (INC64_16r GR16:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1655 def : Pat<(add GR32:$src, 1),
1656           (INC32r GR32:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1657 def : Pat<(add GR32:$src, 1),
1658           (INC64_32r GR32:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1659 def : Pat<(add GR64:$src, 1),
1660           (INC64r GR64:$src)>, Requires<[NotSlowIncDec]>;
1661
1662 // Decrement reg.
1663 // Do not make DEC if it is slow
1664 def : Pat<(add GR8:$src, -1),
1665           (DEC8r GR8:$src)>, Requires<[NotSlowIncDec]>;
1666 def : Pat<(add GR16:$src, -1),
1667           (DEC16r GR16:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1668 def : Pat<(add GR16:$src, -1),
1669           (DEC64_16r GR16:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1670 def : Pat<(add GR32:$src, -1),
1671           (DEC32r GR32:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1672 def : Pat<(add GR32:$src, -1),
1673           (DEC64_32r GR32:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1674 def : Pat<(add GR64:$src, -1),
1675           (DEC64r GR64:$src)>, Requires<[NotSlowIncDec]>;
1676
1677 // or reg/reg.
1678 def : Pat<(or GR8 :$src1, GR8 :$src2), (OR8rr  GR8 :$src1, GR8 :$src2)>;
1679 def : Pat<(or GR16:$src1, GR16:$src2), (OR16rr GR16:$src1, GR16:$src2)>;
1680 def : Pat<(or GR32:$src1, GR32:$src2), (OR32rr GR32:$src1, GR32:$src2)>;
1681 def : Pat<(or GR64:$src1, GR64:$src2), (OR64rr GR64:$src1, GR64:$src2)>;
1682
1683 // or reg/mem
1684 def : Pat<(or GR8:$src1, (loadi8 addr:$src2)),
1685           (OR8rm GR8:$src1, addr:$src2)>;
1686 def : Pat<(or GR16:$src1, (loadi16 addr:$src2)),
1687           (OR16rm GR16:$src1, addr:$src2)>;
1688 def : Pat<(or GR32:$src1, (loadi32 addr:$src2)),
1689           (OR32rm GR32:$src1, addr:$src2)>;
1690 def : Pat<(or GR64:$src1, (loadi64 addr:$src2)),
1691           (OR64rm GR64:$src1, addr:$src2)>;
1692
1693 // or reg/imm
1694 def : Pat<(or GR8:$src1 , imm:$src2), (OR8ri  GR8 :$src1, imm:$src2)>;
1695 def : Pat<(or GR16:$src1, imm:$src2), (OR16ri GR16:$src1, imm:$src2)>;
1696 def : Pat<(or GR32:$src1, imm:$src2), (OR32ri GR32:$src1, imm:$src2)>;
1697 def : Pat<(or GR16:$src1, i16immSExt8:$src2),
1698           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1699 def : Pat<(or GR32:$src1, i32immSExt8:$src2),
1700           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1701 def : Pat<(or GR64:$src1, i64immSExt8:$src2),
1702           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1703 def : Pat<(or GR64:$src1, i64immSExt32:$src2),
1704           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1705
1706 // xor reg/reg
1707 def : Pat<(xor GR8 :$src1, GR8 :$src2), (XOR8rr  GR8 :$src1, GR8 :$src2)>;
1708 def : Pat<(xor GR16:$src1, GR16:$src2), (XOR16rr GR16:$src1, GR16:$src2)>;
1709 def : Pat<(xor GR32:$src1, GR32:$src2), (XOR32rr GR32:$src1, GR32:$src2)>;
1710 def : Pat<(xor GR64:$src1, GR64:$src2), (XOR64rr GR64:$src1, GR64:$src2)>;
1711
1712 // xor reg/mem
1713 def : Pat<(xor GR8:$src1, (loadi8 addr:$src2)),
1714           (XOR8rm GR8:$src1, addr:$src2)>;
1715 def : Pat<(xor GR16:$src1, (loadi16 addr:$src2)),
1716           (XOR16rm GR16:$src1, addr:$src2)>;
1717 def : Pat<(xor GR32:$src1, (loadi32 addr:$src2)),
1718           (XOR32rm GR32:$src1, addr:$src2)>;
1719 def : Pat<(xor GR64:$src1, (loadi64 addr:$src2)),
1720           (XOR64rm GR64:$src1, addr:$src2)>;
1721
1722 // xor reg/imm
1723 def : Pat<(xor GR8:$src1, imm:$src2),
1724           (XOR8ri GR8:$src1, imm:$src2)>;
1725 def : Pat<(xor GR16:$src1, imm:$src2),
1726           (XOR16ri GR16:$src1, imm:$src2)>;
1727 def : Pat<(xor GR32:$src1, imm:$src2),
1728           (XOR32ri GR32:$src1, imm:$src2)>;
1729 def : Pat<(xor GR16:$src1, i16immSExt8:$src2),
1730           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1731 def : Pat<(xor GR32:$src1, i32immSExt8:$src2),
1732           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1733 def : Pat<(xor GR64:$src1, i64immSExt8:$src2),
1734           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1735 def : Pat<(xor GR64:$src1, i64immSExt32:$src2),
1736           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1737
1738 // and reg/reg
1739 def : Pat<(and GR8 :$src1, GR8 :$src2), (AND8rr  GR8 :$src1, GR8 :$src2)>;
1740 def : Pat<(and GR16:$src1, GR16:$src2), (AND16rr GR16:$src1, GR16:$src2)>;
1741 def : Pat<(and GR32:$src1, GR32:$src2), (AND32rr GR32:$src1, GR32:$src2)>;
1742 def : Pat<(and GR64:$src1, GR64:$src2), (AND64rr GR64:$src1, GR64:$src2)>;
1743
1744 // and reg/mem
1745 def : Pat<(and GR8:$src1, (loadi8 addr:$src2)),
1746           (AND8rm GR8:$src1, addr:$src2)>;
1747 def : Pat<(and GR16:$src1, (loadi16 addr:$src2)),
1748           (AND16rm GR16:$src1, addr:$src2)>;
1749 def : Pat<(and GR32:$src1, (loadi32 addr:$src2)),
1750           (AND32rm GR32:$src1, addr:$src2)>;
1751 def : Pat<(and GR64:$src1, (loadi64 addr:$src2)),
1752           (AND64rm GR64:$src1, addr:$src2)>;
1753
1754 // and reg/imm
1755 def : Pat<(and GR8:$src1, imm:$src2),
1756           (AND8ri GR8:$src1, imm:$src2)>;
1757 def : Pat<(and GR16:$src1, imm:$src2),
1758           (AND16ri GR16:$src1, imm:$src2)>;
1759 def : Pat<(and GR32:$src1, imm:$src2),
1760           (AND32ri GR32:$src1, imm:$src2)>;
1761 def : Pat<(and GR16:$src1, i16immSExt8:$src2),
1762           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
1763 def : Pat<(and GR32:$src1, i32immSExt8:$src2),
1764           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
1765 def : Pat<(and GR64:$src1, i64immSExt8:$src2),
1766           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
1767 def : Pat<(and GR64:$src1, i64immSExt32:$src2),
1768           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
1769
1770 // Bit scan instruction patterns to match explicit zero-undef behavior.
1771 def : Pat<(cttz_zero_undef GR16:$src), (BSF16rr GR16:$src)>;
1772 def : Pat<(cttz_zero_undef GR32:$src), (BSF32rr GR32:$src)>;
1773 def : Pat<(cttz_zero_undef GR64:$src), (BSF64rr GR64:$src)>;
1774 def : Pat<(cttz_zero_undef (loadi16 addr:$src)), (BSF16rm addr:$src)>;
1775 def : Pat<(cttz_zero_undef (loadi32 addr:$src)), (BSF32rm addr:$src)>;
1776 def : Pat<(cttz_zero_undef (loadi64 addr:$src)), (BSF64rm addr:$src)>;
1777
1778 // When HasMOVBE is enabled it is possible to get a non-legalized
1779 // register-register 16 bit bswap. This maps it to a ROL instruction.
1780 let Predicates = [HasMOVBE] in {
1781  def : Pat<(bswap GR16:$src), (ROL16ri GR16:$src, (i8 8))>;
1782 }