lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isVI : Predicate <
  12   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  13   AssemblerPredicate<"FeatureGCN3Encoding">;
  14
  15 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  16
  17 class vop {
  18   field bits<9> SI3;
  19   field bits<10> VI3;
  20 }
  21
  22 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  23   field bits<8> SI = si;
  24   field bits<8> VI = vi;
  25
  26   field bits<9>  SI3 = {0, si{7-0}};
  27   field bits<10> VI3 = {0, 0, vi{7-0}};
  28 }
  29
  30 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  31   field bits<8> SI = si;
  32   field bits<8> VI = vi;
  33
  34   field bits<9>  SI3 = {1, 1, si{6-0}};
  35   field bits<10> VI3 = !add(0x140, vi);
  36 }
  37
  38 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  39   field bits<6> SI = si;
  40   field bits<6> VI = vi;
  41
  42   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  43   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  44 }
  45
  46 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  47 // that doesn't have VOP2 encoding on VI
  48 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  49   let VI3 = vi;
  50 }
  51
  52 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  53   let SI3 = si;
  54   let VI3 = vi;
  55 }
  56
  57 class sop1 <bits<8> si, bits<8> vi = si> {
  58   field bits<8> SI = si;
  59   field bits<8> VI = vi;
  60 }
  61
  62 class sop2 <bits<7> si, bits<7> vi = si> {
  63   field bits<7> SI = si;
  64   field bits<7> VI = vi;
  65 }
  66
  67 class sopk <bits<5> si, bits<5> vi = si> {
  68   field bits<5> SI = si;
  69   field bits<5> VI = vi;
  70 }
  71
  72 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  73 // in AMDGPUInstrInfo.cpp
  74 def SISubtarget {
  75   int NONE = -1;
  76   int SI = 0;
  77   int VI = 1;
  78 }
  79
  80 //===----------------------------------------------------------------------===//
  81 // SI DAG Nodes
  82 //===----------------------------------------------------------------------===//
  83
  84 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  85   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  86                       [SDNPMayLoad, SDNPMemOperand]
  87 >;
  88
  89 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  90   SDTypeProfile<0, 13,
  91     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  92      SDTCisVT<1, iAny>,   // vdata(VGPR)
  93      SDTCisVT<2, i32>,    // num_channels(imm)
  94      SDTCisVT<3, i32>,    // vaddr(VGPR)
  95      SDTCisVT<4, i32>,    // soffset(SGPR)
  96      SDTCisVT<5, i32>,    // inst_offset(imm)
  97      SDTCisVT<6, i32>,    // dfmt(imm)
  98      SDTCisVT<7, i32>,    // nfmt(imm)
  99      SDTCisVT<8, i32>,    // offen(imm)
 100      SDTCisVT<9, i32>,    // idxen(imm)
 101      SDTCisVT<10, i32>,   // glc(imm)
 102      SDTCisVT<11, i32>,   // slc(imm)
 103      SDTCisVT<12, i32>    // tfe(imm)
 104     ]>,
 105   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 106 >;
 107
 108 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 109   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 110                        SDTCisVT<3, i32>]>
 111 >;
 112
 113 class SDSample<string opcode> : SDNode <opcode,
 114   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 115                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 116 >;
 117
 118 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 119 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 120 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 121 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 122
 123 def SIconstdata_ptr : SDNode<
 124   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 125 >;
 126
 127 // Transformation function, extract the lower 32bit of a 64bit immediate
 128 def LO32 : SDNodeXForm<imm, [{
 129   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 130                                    MVT::i32);
 131 }]>;
 132
 133 def LO32f : SDNodeXForm<fpimm, [{
 134   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 135   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 136 }]>;
 137
 138 // Transformation function, extract the upper 32bit of a 64bit immediate
 139 def HI32 : SDNodeXForm<imm, [{
 140   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 141 }]>;
 142
 143 def HI32f : SDNodeXForm<fpimm, [{
 144   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 145   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 146                                      MVT::f32);
 147 }]>;
 148
 149 def IMM8bitDWORD : PatLeaf <(imm),
 150   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 151 >;
 152
 153 def as_dword_i32imm : SDNodeXForm<imm, [{
 154   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 155 }]>;
 156
 157 def as_i1imm : SDNodeXForm<imm, [{
 158   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 159 }]>;
 160
 161 def as_i8imm : SDNodeXForm<imm, [{
 162   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 163 }]>;
 164
 165 def as_i16imm : SDNodeXForm<imm, [{
 166   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 167 }]>;
 168
 169 def as_i32imm: SDNodeXForm<imm, [{
 170   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 171 }]>;
 172
 173 def as_i64imm: SDNodeXForm<imm, [{
 174   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 175 }]>;
 176
 177 // Copied from the AArch64 backend:
 178 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 179 return CurDAG->getTargetConstant(
 180   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 181 }]>;
 182
 183 // Copied from the AArch64 backend:
 184 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 185 return CurDAG->getTargetConstant(
 186   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 187 }]>;
 188
 189 def IMM8bit : PatLeaf <(imm),
 190   [{return isUInt<8>(N->getZExtValue());}]
 191 >;
 192
 193 def IMM12bit : PatLeaf <(imm),
 194   [{return isUInt<12>(N->getZExtValue());}]
 195 >;
 196
 197 def IMM16bit : PatLeaf <(imm),
 198   [{return isUInt<16>(N->getZExtValue());}]
 199 >;
 200
 201 def IMM20bit : PatLeaf <(imm),
 202   [{return isUInt<20>(N->getZExtValue());}]
 203 >;
 204
 205 def IMM32bit : PatLeaf <(imm),
 206   [{return isUInt<32>(N->getZExtValue());}]
 207 >;
 208
 209 def mubuf_vaddr_offset : PatFrag<
 210   (ops node:$ptr, node:$offset, node:$imm_offset),
 211   (add (add node:$ptr, node:$offset), node:$imm_offset)
 212 >;
 213
 214 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 215   return isInlineImmediate(N);
 216 }]>;
 217
 218 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 219   return isInlineImmediate(N);
 220 }]>;
 221
 222 class SGPRImm <dag frag> : PatLeaf<frag, [{
 223   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 224     return false;
 225   }
 226   const SIRegisterInfo *SIRI =
 227       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 228   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 229                                                 U != E; ++U) {
 230     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 231       return true;
 232     }
 233   }
 234   return false;
 235 }]>;
 236
 237 //===----------------------------------------------------------------------===//
 238 // Custom Operands
 239 //===----------------------------------------------------------------------===//
 240
 241 def FRAMEri32 : Operand<iPTR> {
 242   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 243 }
 244
 245 def SoppBrTarget : AsmOperandClass {
 246   let Name = "SoppBrTarget";
 247   let ParserMethod = "parseSOppBrTarget";
 248 }
 249
 250 def sopp_brtarget : Operand<OtherVT> {
 251   let EncoderMethod = "getSOPPBrEncoding";
 252   let OperandType = "OPERAND_PCREL";
 253   let ParserMatchClass = SoppBrTarget;
 254 }
 255
 256 include "SIInstrFormats.td"
 257 include "VIInstrFormats.td"
 258
 259 def MubufOffsetMatchClass : AsmOperandClass {
 260   let Name = "MubufOffset";
 261   let ParserMethod = "parseMubufOptionalOps";
 262   let RenderMethod = "addImmOperands";
 263 }
 264
 265 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 266   let Name = "DSOffset"#parser;
 267   let ParserMethod = parser;
 268   let RenderMethod = "addImmOperands";
 269   let PredicateMethod = "isDSOffset";
 270 }
 271
 272 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 273 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 274
 275 def DSOffset01MatchClass : AsmOperandClass {
 276   let Name = "DSOffset1";
 277   let ParserMethod = "parseDSOff01OptionalOps";
 278   let RenderMethod = "addImmOperands";
 279   let PredicateMethod = "isDSOffset01";
 280 }
 281
 282 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 283   let Name = "GDS"#parser;
 284   let PredicateMethod = "isImm";
 285   let ParserMethod = parser;
 286   let RenderMethod = "addImmOperands";
 287 }
 288
 289 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 290 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 291
 292 def GLCMatchClass : AsmOperandClass {
 293   let Name = "GLC";
 294   let PredicateMethod = "isImm";
 295   let ParserMethod = "parseMubufOptionalOps";
 296   let RenderMethod = "addImmOperands";
 297 }
 298
 299 def SLCMatchClass : AsmOperandClass {
 300   let Name = "SLC";
 301   let PredicateMethod = "isImm";
 302   let ParserMethod = "parseMubufOptionalOps";
 303   let RenderMethod = "addImmOperands";
 304 }
 305
 306 def TFEMatchClass : AsmOperandClass {
 307   let Name = "TFE";
 308   let PredicateMethod = "isImm";
 309   let ParserMethod = "parseMubufOptionalOps";
 310   let RenderMethod = "addImmOperands";
 311 }
 312
 313 def OModMatchClass : AsmOperandClass {
 314   let Name = "OMod";
 315   let PredicateMethod = "isImm";
 316   let ParserMethod = "parseVOP3OptionalOps";
 317   let RenderMethod = "addImmOperands";
 318 }
 319
 320 def ClampMatchClass : AsmOperandClass {
 321   let Name = "Clamp";
 322   let PredicateMethod = "isImm";
 323   let ParserMethod = "parseVOP3OptionalOps";
 324   let RenderMethod = "addImmOperands";
 325 }
 326
 327 let OperandType = "OPERAND_IMMEDIATE" in {
 328
 329 def offen : Operand<i1> {
 330   let PrintMethod = "printOffen";
 331 }
 332 def idxen : Operand<i1> {
 333   let PrintMethod = "printIdxen";
 334 }
 335 def addr64 : Operand<i1> {
 336   let PrintMethod = "printAddr64";
 337 }
 338 def mbuf_offset : Operand<i16> {
 339   let PrintMethod = "printMBUFOffset";
 340   let ParserMatchClass = MubufOffsetMatchClass;
 341 }
 342 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 343   let PrintMethod = "printDSOffset";
 344   let ParserMatchClass = mc;
 345 }
 346 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 347 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 348
 349 def ds_offset0 : Operand<i8> {
 350   let PrintMethod = "printDSOffset0";
 351   let ParserMatchClass = DSOffset01MatchClass;
 352 }
 353 def ds_offset1 : Operand<i8> {
 354   let PrintMethod = "printDSOffset1";
 355   let ParserMatchClass = DSOffset01MatchClass;
 356 }
 357 class gds_base <AsmOperandClass mc> : Operand <i1> {
 358   let PrintMethod = "printGDS";
 359   let ParserMatchClass = mc;
 360 }
 361 def gds : gds_base <GDSMatchClass>;
 362
 363 def gds01 : gds_base <GDS01MatchClass>;
 364
 365 def glc : Operand <i1> {
 366   let PrintMethod = "printGLC";
 367   let ParserMatchClass = GLCMatchClass;
 368 }
 369 def slc : Operand <i1> {
 370   let PrintMethod = "printSLC";
 371   let ParserMatchClass = SLCMatchClass;
 372 }
 373 def tfe : Operand <i1> {
 374   let PrintMethod = "printTFE";
 375   let ParserMatchClass = TFEMatchClass;
 376 }
 377
 378 def omod : Operand <i32> {
 379   let PrintMethod = "printOModSI";
 380   let ParserMatchClass = OModMatchClass;
 381 }
 382
 383 def ClampMod : Operand <i1> {
 384   let PrintMethod = "printClampSI";
 385   let ParserMatchClass = ClampMatchClass;
 386 }
 387
 388 } // End OperandType = "OPERAND_IMMEDIATE"
 389
 390 def VOPDstS64 : VOPDstOperand <SReg_64>;
 391
 392 //===----------------------------------------------------------------------===//
 393 // Complex patterns
 394 //===----------------------------------------------------------------------===//
 395
 396 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 397 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 398
 399 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 400 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 401 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 402 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 403 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 404 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 405
 406 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 407 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 408 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 409 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 410
 411 //===----------------------------------------------------------------------===//
 412 // SI assembler operands
 413 //===----------------------------------------------------------------------===//
 414
 415 def SIOperand {
 416   int ZERO = 0x80;
 417   int VCC = 0x6A;
 418   int FLAT_SCR = 0x68;
 419 }
 420
 421 def SRCMODS {
 422   int NONE = 0;
 423   int NEG = 1;
 424 }
 425
 426 def DSTCLAMP {
 427   int NONE = 0;
 428 }
 429
 430 def DSTOMOD {
 431   int NONE = 0;
 432 }
 433
 434 //===----------------------------------------------------------------------===//
 435 //
 436 // SI Instruction multiclass helpers.
 437 //
 438 // Instructions with _32 take 32-bit operands.
 439 // Instructions with _64 take 64-bit operands.
 440 //
 441 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 442 // encoding is the standard encoding, but instruction that make use of
 443 // any of the instruction modifiers must use the 64-bit encoding.
 444 //
 445 // Instructions with _e32 use the 32-bit encoding.
 446 // Instructions with _e64 use the 64-bit encoding.
 447 //
 448 //===----------------------------------------------------------------------===//
 449
 450 class SIMCInstr <string pseudo, int subtarget> {
 451   string PseudoInstr = pseudo;
 452   int Subtarget = subtarget;
 453 }
 454
 455 //===----------------------------------------------------------------------===//
 456 // EXP classes
 457 //===----------------------------------------------------------------------===//
 458
 459 class EXPCommon : InstSI<
 460   (outs),
 461   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 462        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 463   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 464   [] > {
 465
 466   let EXP_CNT = 1;
 467   let Uses = [EXEC];
 468 }
 469
 470 multiclass EXP_m {
 471
 472   let isPseudo = 1, isCodeGenOnly = 1 in {
 473     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 474   }
 475
 476   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 477
 478   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 479 }
 480
 481 //===----------------------------------------------------------------------===//
 482 // Scalar classes
 483 //===----------------------------------------------------------------------===//
 484
 485 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 486   SOP1 <outs, ins, "", pattern>,
 487   SIMCInstr<opName, SISubtarget.NONE> {
 488   let isPseudo = 1;
 489   let isCodeGenOnly = 1;
 490 }
 491
 492 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 493   SOP1 <outs, ins, asm, []>,
 494   SOP1e <op.SI>,
 495   SIMCInstr<opName, SISubtarget.SI> {
 496   let isCodeGenOnly = 0;
 497   let AssemblerPredicates = [isSICI];
 498 }
 499
 500 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 501   SOP1 <outs, ins, asm, []>,
 502   SOP1e <op.VI>,
 503   SIMCInstr<opName, SISubtarget.VI> {
 504   let isCodeGenOnly = 0;
 505   let AssemblerPredicates = [isVI];
 506 }
 507
 508 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 509                    list<dag> pattern> {
 510
 511   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 512
 513   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 514
 515   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 516
 517 }
 518
 519 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 520     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 521     opName#" $dst, $src0", pattern
 522 >;
 523
 524 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 525     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 526     opName#" $dst, $src0", pattern
 527 >;
 528
 529 // no input, 64-bit output.
 530 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 531   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 532
 533   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 534     opName#" $dst"> {
 535     let ssrc0 = 0;
 536   }
 537
 538   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 539     opName#" $dst"> {
 540     let ssrc0 = 0;
 541   }
 542 }
 543
 544 // 64-bit input, no output
 545 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 546   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 547
 548   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 549     opName#" $src0"> {
 550     let sdst = 0;
 551   }
 552
 553   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 554     opName#" $src0"> {
 555     let sdst = 0;
 556   }
 557 }
 558
 559 // 64-bit input, 32-bit output.
 560 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 561     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 562     opName#" $dst, $src0", pattern
 563 >;
 564
 565 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 566   SOP2<outs, ins, "", pattern>,
 567   SIMCInstr<opName, SISubtarget.NONE> {
 568   let isPseudo = 1;
 569   let isCodeGenOnly = 1;
 570   let Size = 4;
 571
 572   // Pseudo instructions have no encodings, but adding this field here allows
 573   // us to do:
 574   // let sdst = xxx in {
 575   // for multiclasses that include both real and pseudo instructions.
 576   field bits<7> sdst = 0;
 577 }
 578
 579 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 580   SOP2<outs, ins, asm, []>,
 581   SOP2e<op.SI>,
 582   SIMCInstr<opName, SISubtarget.SI> {
 583   let AssemblerPredicates = [isSICI];
 584 }
 585
 586 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 587   SOP2<outs, ins, asm, []>,
 588   SOP2e<op.VI>,
 589   SIMCInstr<opName, SISubtarget.VI> {
 590   let AssemblerPredicates = [isVI];
 591 }
 592
 593 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 594   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 595     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 596
 597   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 598     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 599     opName#" $dst, $src0, $src1 [$scc]">;
 600
 601   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 602     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 603     opName#" $dst, $src0, $src1 [$scc]">;
 604 }
 605
 606 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 607                    list<dag> pattern> {
 608
 609   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 610
 611   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 612
 613   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 614
 615 }
 616
 617 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 618     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 619     opName#" $dst, $src0, $src1", pattern
 620 >;
 621
 622 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 623     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 624     opName#" $dst, $src0, $src1", pattern
 625 >;
 626
 627 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 628     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 629     opName#" $dst, $src0, $src1", pattern
 630 >;
 631
 632 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 633                     string opName, PatLeaf cond> : SOPC <
 634   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 635   opName#" $src0, $src1", []>;
 636
 637 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 638   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 639
 640 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 641   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 642
 643 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 644   SOPK <outs, ins, "", pattern>,
 645   SIMCInstr<opName, SISubtarget.NONE> {
 646   let isPseudo = 1;
 647   let isCodeGenOnly = 1;
 648 }
 649
 650 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 651   SOPK <outs, ins, asm, []>,
 652   SOPKe <op.SI>,
 653   SIMCInstr<opName, SISubtarget.SI> {
 654   let AssemblerPredicates = [isSICI];
 655   let isCodeGenOnly = 0;
 656 }
 657
 658 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 659   SOPK <outs, ins, asm, []>,
 660   SOPKe <op.VI>,
 661   SIMCInstr<opName, SISubtarget.VI> {
 662   let AssemblerPredicates = [isVI];
 663   let isCodeGenOnly = 0;
 664 }
 665
 666 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 667                    string asm = opName#opAsm> {
 668   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 669
 670   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 671
 672   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 673
 674 }
 675
 676 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 677   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 678     pattern>;
 679
 680   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 681     opName#" $dst, $src0">;
 682
 683   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 684     opName#" $dst, $src0">;
 685 }
 686
 687 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 688   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 689     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 690
 691   let DisableEncoding = "$dst" in {
 692     def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 693       (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16">;
 694
 695     def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 696       (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16">;
 697   }
 698 }
 699
 700 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 701   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 702   " $sdst, $simm16"
 703 >;
 704
 705 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 706                        string argAsm, string asm = opName#argAsm> {
 707
 708   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 709
 710   def _si : SOPK <outs, ins, asm, []>,
 711             SOPK64e <op.SI>,
 712             SIMCInstr<opName, SISubtarget.SI> {
 713               let AssemblerPredicates = [isSICI];
 714               let isCodeGenOnly = 0;
 715             }
 716
 717   def _vi : SOPK <outs, ins, asm, []>,
 718             SOPK64e <op.VI>,
 719             SIMCInstr<opName, SISubtarget.VI> {
 720               let AssemblerPredicates = [isVI];
 721               let isCodeGenOnly = 0;
 722             }
 723 }
 724 //===----------------------------------------------------------------------===//
 725 // SMRD classes
 726 //===----------------------------------------------------------------------===//
 727
 728 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 729   SMRD <outs, ins, "", pattern>,
 730   SIMCInstr<opName, SISubtarget.NONE> {
 731   let isPseudo = 1;
 732   let isCodeGenOnly = 1;
 733 }
 734
 735 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 736                     string asm> :
 737   SMRD <outs, ins, asm, []>,
 738   SMRDe <op, imm>,
 739   SIMCInstr<opName, SISubtarget.SI> {
 740   let AssemblerPredicates = [isSICI];
 741 }
 742
 743 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 744                     string asm> :
 745   SMRD <outs, ins, asm, []>,
 746   SMEMe_vi <op, imm>,
 747   SIMCInstr<opName, SISubtarget.VI> {
 748   let AssemblerPredicates = [isVI];
 749 }
 750
 751 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 752                    string asm, list<dag> pattern> {
 753
 754   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 755
 756   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 757
 758   // glc is only applicable to scalar stores, which are not yet
 759   // implemented.
 760   let glc = 0 in {
 761     def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 762   }
 763 }
 764
 765 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 766                         RegisterClass dstClass> {
 767   defm _IMM : SMRD_m <
 768     op, opName#"_IMM", 1, (outs dstClass:$dst),
 769     (ins baseClass:$sbase, u32imm:$offset),
 770     opName#" $dst, $sbase, $offset", []
 771   >;
 772
 773   defm _SGPR : SMRD_m <
 774     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 775     (ins baseClass:$sbase, SReg_32:$soff),
 776     opName#" $dst, $sbase, $soff", []
 777   >;
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 // Vector ALU classes
 782 //===----------------------------------------------------------------------===//
 783
 784 // This must always be right before the operand being input modified.
 785 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 786   let PrintMethod = "printOperandAndMods";
 787 }
 788
 789 def InputModsMatchClass : AsmOperandClass {
 790   let Name = "RegWithInputMods";
 791 }
 792
 793 def InputModsNoDefault : Operand <i32> {
 794   let PrintMethod = "printOperandAndMods";
 795   let ParserMatchClass = InputModsMatchClass;
 796 }
 797
 798 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 799   int ret =
 800     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 801          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 802                                               3)); // VOP3
 803 }
 804
 805 // Returns the register class to use for the destination of VOP[123C]
 806 // instructions for the given VT.
 807 class getVALUDstForVT<ValueType VT> {
 808   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
 809                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
 810                             VOPDstOperand<SReg_64>)); // else VT == i1
 811 }
 812
 813 // Returns the register class to use for source 0 of VOP[12C]
 814 // instructions for the given VT.
 815 class getVOPSrc0ForVT<ValueType VT> {
 816   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 817 }
 818
 819 // Returns the register class to use for source 1 of VOP[12C] for the
 820 // given VT.
 821 class getVOPSrc1ForVT<ValueType VT> {
 822   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 823 }
 824
 825 // Returns the register class to use for sources of VOP3 instructions for the
 826 // given VT.
 827 class getVOP3SrcForVT<ValueType VT> {
 828   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 829 }
 830
 831 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 832 class hasModifiers<ValueType SrcVT> {
 833   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 834             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 835 }
 836
 837 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 838 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 839   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 840             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 841                                     (ins)));
 842 }
 843
 844 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 845 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
 846                 RegisterOperand Src2RC, int NumSrcArgs,
 847                 bit HasModifiers> {
 848
 849   dag ret =
 850     !if (!eq(NumSrcArgs, 1),
 851       !if (!eq(HasModifiers, 1),
 852         // VOP1 with modifiers
 853         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 854              ClampMod:$clamp, omod:$omod)
 855       /* else */,
 856         // VOP1 without modifiers
 857         (ins Src0RC:$src0)
 858       /* endif */ ),
 859     !if (!eq(NumSrcArgs, 2),
 860       !if (!eq(HasModifiers, 1),
 861         // VOP 2 with modifiers
 862         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 863              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 864              ClampMod:$clamp, omod:$omod)
 865       /* else */,
 866         // VOP2 without modifiers
 867         (ins Src0RC:$src0, Src1RC:$src1)
 868       /* endif */ )
 869     /* NumSrcArgs == 3 */,
 870       !if (!eq(HasModifiers, 1),
 871         // VOP3 with modifiers
 872         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 873              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 874              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 875              ClampMod:$clamp, omod:$omod)
 876       /* else */,
 877         // VOP3 without modifiers
 878         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 879       /* endif */ )));
 880 }
 881
 882 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 883 // instruction.  This does not add the _e32 suffix, so it can be reused
 884 // by getAsm64.
 885 class getAsm32 <int NumSrcArgs> {
 886   string src1 = ", $src1";
 887   string src2 = ", $src2";
 888   string ret = "$dst, $src0"#
 889                !if(!eq(NumSrcArgs, 1), "", src1)#
 890                !if(!eq(NumSrcArgs, 3), src2, "");
 891 }
 892
 893 // Returns the assembly string for the inputs and outputs of a VOP3
 894 // instruction.
 895 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 896   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
 897   string src1 = !if(!eq(NumSrcArgs, 1), "",
 898                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 899                                            " $src1_modifiers,"));
 900   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 901   string ret =
 902   !if(!eq(HasModifiers, 0),
 903       getAsm32<NumSrcArgs>.ret,
 904       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
 905 }
 906
 907
 908 class VOPProfile <list<ValueType> _ArgVT> {
 909
 910   field list<ValueType> ArgVT = _ArgVT;
 911
 912   field ValueType DstVT = ArgVT[0];
 913   field ValueType Src0VT = ArgVT[1];
 914   field ValueType Src1VT = ArgVT[2];
 915   field ValueType Src2VT = ArgVT[3];
 916   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
 917   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 918   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 919   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 920   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 921   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 922
 923   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 924   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 925
 926   field dag Outs = (outs DstRC:$dst);
 927
 928   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 929   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 930                              HasModifiers>.ret;
 931
 932   field string Asm32 = getAsm32<NumSrcArgs>.ret;
 933   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 934 }
 935
 936 // FIXME: I think these F16 profiles will need to use f16 types in order
 937 //        for the instruction patterns to work.
 938 def VOP_F16_F16 : VOPProfile <[f32, f32, untyped, untyped]>;
 939 def VOP_F16_I16 : VOPProfile <[f32, i32, untyped, untyped]>;
 940 def VOP_I16_F16 : VOPProfile <[i32, f32, untyped, untyped]>;
 941
 942 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 943 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 944 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 945 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 946 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 947 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 948 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 949 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 950 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 951
 952 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 953 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 954 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 955 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 956 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 957 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
 958 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 959 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 960   let Src0RC32 = VCSrc_32;
 961 }
 962
 963 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
 964   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 965   let Asm64 = "$dst, $src0_modifiers, $src1";
 966 }
 967
 968 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
 969   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 970   let Asm64 = "$dst, $src0_modifiers, $src1";
 971 }
 972
 973 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 974 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
 975 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 976 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
 977   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VCCReg:$src2);
 978   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
 979   let Asm64 = "$dst, $src0, $src1, $src2";
 980 }
 981
 982 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 983 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
 984   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
 985   field string Asm = "$dst, $src0, $vsrc1, $src2";
 986 }
 987 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 988 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 989 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 990
 991
 992 class VOP <string opName> {
 993   string OpName = opName;
 994 }
 995
 996 class VOP2_REV <string revOp, bit isOrig> {
 997   string RevOp = revOp;
 998   bit IsOrig = isOrig;
 999 }
1000
1001 class AtomicNoRet <string noRetOp, bit isRet> {
1002   string NoRetOp = noRetOp;
1003   bit IsRet = isRet;
1004 }
1005
1006 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1007   VOP1Common <outs, ins, "", pattern>,
1008   VOP <opName>,
1009   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1010   MnemonicAlias<opName#"_e32", opName> {
1011   let isPseudo = 1;
1012   let isCodeGenOnly = 1;
1013
1014   field bits<8> vdst;
1015   field bits<9> src0;
1016 }
1017
1018 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1019   VOP1<op.SI, outs, ins, asm, []>,
1020   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1021   let AssemblerPredicate = SIAssemblerPredicate;
1022 }
1023
1024 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1025   VOP1<op.VI, outs, ins, asm, []>,
1026   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1027   let AssemblerPredicates = [isVI];
1028 }
1029
1030 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1031                    string opName> {
1032   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1033
1034   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1035
1036   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1037 }
1038
1039 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1040                    string opName> {
1041   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1042
1043   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1044 }
1045
1046 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1047   VOP2Common <outs, ins, "", pattern>,
1048   VOP <opName>,
1049   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1050   MnemonicAlias<opName#"_e32", opName> {
1051   let isPseudo = 1;
1052   let isCodeGenOnly = 1;
1053 }
1054
1055 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1056   VOP2 <op.SI, outs, ins, opName#asm, []>,
1057   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1058   let AssemblerPredicates = [isSICI];
1059 }
1060
1061 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1062   VOP2 <op.VI, outs, ins, opName#asm, []>,
1063   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1064   let AssemblerPredicates = [isVI];
1065 }
1066
1067 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1068                      string opName, string revOp> {
1069   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1070            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1071
1072   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1073 }
1074
1075 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1076                    string opName, string revOp> {
1077   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1078            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1079
1080   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1081
1082   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1083
1084 }
1085
1086 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1087
1088   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1089   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1090   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1091   bits<2> omod = !if(HasModifiers, ?, 0);
1092   bits<1> clamp = !if(HasModifiers, ?, 0);
1093   bits<9> src1 = !if(HasSrc1, ?, 0);
1094   bits<9> src2 = !if(HasSrc2, ?, 0);
1095 }
1096
1097 class VOP3DisableModFields <bit HasSrc0Mods,
1098                             bit HasSrc1Mods = 0,
1099                             bit HasSrc2Mods = 0,
1100                             bit HasOutputMods = 0> {
1101   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1102   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1103   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1104   bits<2> omod = !if(HasOutputMods, ?, 0);
1105   bits<1> clamp = !if(HasOutputMods, ?, 0);
1106 }
1107
1108 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1109   VOP3Common <outs, ins, "", pattern>,
1110   VOP <opName>,
1111   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1112   MnemonicAlias<opName#"_e64", opName> {
1113   let isPseudo = 1;
1114   let isCodeGenOnly = 1;
1115 }
1116
1117 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1118   VOP3Common <outs, ins, asm, []>,
1119   VOP3e <op>,
1120   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1121   let AssemblerPredicates = [isSICI];
1122 }
1123
1124 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1125   VOP3Common <outs, ins, asm, []>,
1126   VOP3e_vi <op>,
1127   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1128   let AssemblerPredicates = [isVI];
1129 }
1130
1131 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1132   VOP3Common <outs, ins, asm, []>,
1133   VOP3be <op>,
1134   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1135   let AssemblerPredicates = [isSICI];
1136 }
1137
1138 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1139   VOP3Common <outs, ins, asm, []>,
1140   VOP3be_vi <op>,
1141   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1142   let AssemblerPredicates = [isVI];
1143 }
1144
1145 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1146                    string opName, int NumSrcArgs, bit HasMods = 1> {
1147
1148   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1149
1150   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1151             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1152                               !if(!eq(NumSrcArgs, 2), 0, 1),
1153                               HasMods>;
1154   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1155             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1156                               !if(!eq(NumSrcArgs, 2), 0, 1),
1157                               HasMods>;
1158 }
1159
1160 // VOP3_m without source modifiers
1161 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1162                    string opName, int NumSrcArgs, bit HasMods = 1> {
1163
1164   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1165
1166   let src0_modifiers = 0,
1167       src1_modifiers = 0,
1168       src2_modifiers = 0,
1169       clamp = 0,
1170       omod = 0 in {
1171     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1172     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1173   }
1174 }
1175
1176 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1177                      list<dag> pattern, string opName, bit HasMods = 1> {
1178
1179   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1180
1181   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1182             VOP3DisableFields<0, 0, HasMods>;
1183
1184   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1185             VOP3DisableFields<0, 0, HasMods>;
1186 }
1187
1188 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1189                      list<dag> pattern, string opName, bit HasMods = 1> {
1190
1191   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1192
1193   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1194             VOP3DisableFields<0, 0, HasMods>;
1195   // No VI instruction. This class is for SI only.
1196 }
1197
1198 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1199                      list<dag> pattern, string opName, string revOp,
1200                      bit HasMods = 1, bit UseFullOp = 0> {
1201
1202   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1203            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1204
1205   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1206             VOP3DisableFields<1, 0, HasMods>;
1207
1208   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1209             VOP3DisableFields<1, 0, HasMods>;
1210 }
1211
1212 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1213                      list<dag> pattern, string opName, string revOp,
1214                      bit HasMods = 1, bit UseFullOp = 0> {
1215
1216   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1217            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1218
1219   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1220             VOP3DisableFields<1, 0, HasMods>;
1221
1222   // No VI instruction. This class is for SI only.
1223 }
1224
1225 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1226 // option of implicit vcc use?
1227 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1228                       list<dag> pattern, string opName, string revOp,
1229                       bit HasMods = 1, bit UseFullOp = 0> {
1230   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1231            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1232
1233   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1234   // can write it into any SGPR. We currently don't use the carry out,
1235   // so for now hardcode it to VCC as well.
1236   let sdst = SIOperand.VCC, Defs = [VCC] in {
1237     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1238               VOP3DisableFields<1, 0, HasMods>;
1239
1240     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1241               VOP3DisableFields<1, 0, HasMods>;
1242   } // End sdst = SIOperand.VCC, Defs = [VCC]
1243 }
1244
1245 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1246                       list<dag> pattern, string opName, string revOp,
1247                       bit HasMods = 1, bit UseFullOp = 0> {
1248   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1249
1250
1251   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1252             VOP3DisableFields<1, 1, HasMods>;
1253
1254   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1255             VOP3DisableFields<1, 1, HasMods>;
1256 }
1257
1258 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1259                      list<dag> pattern, string opName,
1260                      bit HasMods, bit defExec, string revOp> {
1261
1262   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1263            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1264
1265   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1266             VOP3DisableFields<1, 0, HasMods> {
1267     let Defs = !if(defExec, [EXEC], []);
1268   }
1269
1270   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1271             VOP3DisableFields<1, 0, HasMods> {
1272     let Defs = !if(defExec, [EXEC], []);
1273   }
1274 }
1275
1276 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1277 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1278                          string asm, list<dag> pattern = []> {
1279   let isPseudo = 1, isCodeGenOnly = 1 in {
1280     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1281              SIMCInstr<opName, SISubtarget.NONE>;
1282   }
1283
1284   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1285             SIMCInstr <opName, SISubtarget.SI> {
1286             let AssemblerPredicates = [isSICI];
1287   }
1288
1289   def _vi : VOP3Common <outs, ins, asm, []>,
1290             VOP3e_vi <op.VI3>,
1291             VOP3DisableFields <1, 0, 0>,
1292             SIMCInstr <opName, SISubtarget.VI> {
1293             let AssemblerPredicates = [isVI];
1294   }
1295 }
1296
1297 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1298                         dag ins32, string asm32, list<dag> pat32,
1299                         dag ins64, string asm64, list<dag> pat64,
1300                         bit HasMods> {
1301
1302   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1303
1304   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1305 }
1306
1307 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1308                      SDPatternOperator node = null_frag> : VOP1_Helper <
1309   op, opName, P.Outs,
1310   P.Ins32, P.Asm32, [],
1311   P.Ins64, P.Asm64,
1312   !if(P.HasModifiers,
1313       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1314                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1315       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1316   P.HasModifiers
1317 >;
1318
1319 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1320                        SDPatternOperator node = null_frag> {
1321
1322   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1323
1324   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1325     !if(P.HasModifiers,
1326       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1327                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1328       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1329     opName, P.HasModifiers>;
1330 }
1331
1332 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1333                         dag ins32, string asm32, list<dag> pat32,
1334                         dag ins64, string asm64, list<dag> pat64,
1335                         string revOp, bit HasMods> {
1336   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1337
1338   defm _e64 : VOP3_2_m <op,
1339     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1340   >;
1341 }
1342
1343 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1344                      SDPatternOperator node = null_frag,
1345                      string revOp = opName> : VOP2_Helper <
1346   op, opName, P.Outs,
1347   P.Ins32, P.Asm32, [],
1348   P.Ins64, P.Asm64,
1349   !if(P.HasModifiers,
1350       [(set P.DstVT:$dst,
1351            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1352                                       i1:$clamp, i32:$omod)),
1353                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1354       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1355   revOp, P.HasModifiers
1356 >;
1357
1358 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1359                        SDPatternOperator node = null_frag,
1360                        string revOp = opName> {
1361   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1362
1363   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1364     !if(P.HasModifiers,
1365         [(set P.DstVT:$dst,
1366              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1367                                         i1:$clamp, i32:$omod)),
1368                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1369         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1370     opName, revOp, P.HasModifiers>;
1371 }
1372
1373 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1374                          dag ins32, string asm32, list<dag> pat32,
1375                          dag ins64, string asm64, list<dag> pat64,
1376                          string revOp, bit HasMods> {
1377
1378   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1379
1380   defm _e64 : VOP3b_2_m <op,
1381     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1382   >;
1383 }
1384
1385 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1386                       SDPatternOperator node = null_frag,
1387                       string revOp = opName> : VOP2b_Helper <
1388   op, opName, P.Outs,
1389   P.Ins32, P.Asm32, [],
1390   P.Ins64, P.Asm64,
1391   !if(P.HasModifiers,
1392       [(set P.DstVT:$dst,
1393            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1394                                       i1:$clamp, i32:$omod)),
1395                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1396       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1397   revOp, P.HasModifiers
1398 >;
1399
1400 // A VOP2 instruction that is VOP3-only on VI.
1401 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1402                             dag ins32, string asm32, list<dag> pat32,
1403                             dag ins64, string asm64, list<dag> pat64,
1404                             string revOp, bit HasMods> {
1405   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1406
1407   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1408                         revOp, HasMods>;
1409 }
1410
1411 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1412                           SDPatternOperator node = null_frag,
1413                           string revOp = opName>
1414                           : VOP2_VI3_Helper <
1415   op, opName, P.Outs,
1416   P.Ins32, P.Asm32, [],
1417   P.Ins64, P.Asm64,
1418   !if(P.HasModifiers,
1419       [(set P.DstVT:$dst,
1420            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1421                                       i1:$clamp, i32:$omod)),
1422                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1423       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1424   revOp, P.HasModifiers
1425 >;
1426
1427 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1428
1429   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1430
1431 let isCodeGenOnly = 0 in {
1432   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1433                         !strconcat(opName, VOP_MADK.Asm), []>,
1434             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1435             VOP2_MADKe <op.SI>;
1436
1437   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1438                         !strconcat(opName, VOP_MADK.Asm), []>,
1439             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1440             VOP2_MADKe <op.VI>;
1441 } // End isCodeGenOnly = 0
1442 }
1443
1444 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1445   VOPCCommon <ins, "", pattern>,
1446   VOP <opName>,
1447   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1448   MnemonicAlias<opName#"_e32", opName> {
1449   let isPseudo = 1;
1450   let isCodeGenOnly = 1;
1451 }
1452
1453 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1454                    string opName, bit DefExec, string revOpName = ""> {
1455   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1456
1457   def _si : VOPC<op.SI, ins, asm, []>,
1458             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1459     let Defs = !if(DefExec, [EXEC], []);
1460     let hasSideEffects = DefExec;
1461   }
1462
1463   def _vi : VOPC<op.VI, ins, asm, []>,
1464             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1465     let Defs = !if(DefExec, [EXEC], []);
1466     let hasSideEffects = DefExec;
1467   }
1468 }
1469
1470 multiclass VOPC_Helper <vopc op, string opName,
1471                         dag ins32, string asm32, list<dag> pat32,
1472                         dag out64, dag ins64, string asm64, list<dag> pat64,
1473                         bit HasMods, bit DefExec, string revOp> {
1474   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1475
1476   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1477                         opName, HasMods, DefExec, revOp>;
1478 }
1479
1480 // Special case for class instructions which only have modifiers on
1481 // the 1st source operand.
1482 multiclass VOPC_Class_Helper <vopc op, string opName,
1483                              dag ins32, string asm32, list<dag> pat32,
1484                              dag out64, dag ins64, string asm64, list<dag> pat64,
1485                              bit HasMods, bit DefExec, string revOp> {
1486   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1487
1488   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1489                         opName, HasMods, DefExec, revOp>,
1490                         VOP3DisableModFields<1, 0, 0>;
1491 }
1492
1493 multiclass VOPCInst <vopc op, string opName,
1494                      VOPProfile P, PatLeaf cond = COND_NULL,
1495                      string revOp = opName,
1496                      bit DefExec = 0> : VOPC_Helper <
1497   op, opName,
1498   P.Ins32, P.Asm32, [],
1499   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1500   !if(P.HasModifiers,
1501       [(set i1:$dst,
1502           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1503                                       i1:$clamp, i32:$omod)),
1504                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1505                  cond))],
1506       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1507   P.HasModifiers, DefExec, revOp
1508 >;
1509
1510 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1511                      bit DefExec = 0> : VOPC_Class_Helper <
1512   op, opName,
1513   P.Ins32, P.Asm32, [],
1514   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1515   !if(P.HasModifiers,
1516       [(set i1:$dst,
1517           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1518       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1519   P.HasModifiers, DefExec, opName
1520 >;
1521
1522
1523 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1524   VOPCInst <op, opName, VOP_F32_F32_F32, cond, revOp>;
1525
1526 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1527   VOPCInst <op, opName, VOP_F64_F64_F64, cond, revOp>;
1528
1529 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1530   VOPCInst <op, opName, VOP_I32_I32_I32, cond, revOp>;
1531
1532 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1533   VOPCInst <op, opName, VOP_I64_I64_I64, cond, revOp>;
1534
1535
1536 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1537                   PatLeaf cond = COND_NULL,
1538                   string revOp = "">
1539   : VOPCInst <op, opName, P, cond, revOp, 1>;
1540
1541 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1542   VOPCX <op, opName, VOP_F32_F32_F32, COND_NULL, revOp>;
1543
1544 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1545   VOPCX <op, opName, VOP_F64_F64_F64, COND_NULL, revOp>;
1546
1547 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1548   VOPCX <op, opName, VOP_I32_I32_I32, COND_NULL, revOp>;
1549
1550 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1551   VOPCX <op, opName, VOP_I64_I64_I64, COND_NULL, revOp>;
1552
1553 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1554                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1555     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1556 >;
1557
1558 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1559   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1560
1561 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1562   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1563
1564 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1565   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1566
1567 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1568   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1569
1570 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1571                      SDPatternOperator node = null_frag> : VOP3_Helper <
1572   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1573   !if(!eq(P.NumSrcArgs, 3),
1574     !if(P.HasModifiers,
1575         [(set P.DstVT:$dst,
1576             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1577                                        i1:$clamp, i32:$omod)),
1578                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1579                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1580         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1581                                   P.Src2VT:$src2))]),
1582   !if(!eq(P.NumSrcArgs, 2),
1583     !if(P.HasModifiers,
1584         [(set P.DstVT:$dst,
1585             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1586                                        i1:$clamp, i32:$omod)),
1587                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1588         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1589   /* P.NumSrcArgs == 1 */,
1590     !if(P.HasModifiers,
1591         [(set P.DstVT:$dst,
1592             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1593                                        i1:$clamp, i32:$omod))))],
1594         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1595   P.NumSrcArgs, P.HasModifiers
1596 >;
1597
1598 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1599 // only VOP instruction that implicitly reads VCC.
1600 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1601                           VOPProfile P,
1602                           SDPatternOperator node = null_frag> : VOP3_Helper <
1603   op, opName,
1604   (outs P.DstRC.RegClass:$dst),
1605   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1606        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1607        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1608        ClampMod:$clamp,
1609        omod:$omod),
1610   " $dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1611   [(set P.DstVT:$dst,
1612             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1613                                        i1:$clamp, i32:$omod)),
1614                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1615                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1616                   (i1 VCC)))],
1617   3, 1
1618 >;
1619
1620 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1621                     string opName, list<dag> pattern> :
1622   VOP3b_3_m <
1623   op, (outs vrc:$vdst, SReg_64:$sdst),
1624       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1625            InputModsNoDefault:$src1_modifiers, arc:$src1,
1626            InputModsNoDefault:$src2_modifiers, arc:$src2,
1627            ClampMod:$clamp, omod:$omod),
1628   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1629   opName, opName, 1, 1
1630 >;
1631
1632 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1633   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1634
1635 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1636   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1637
1638
1639 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1640   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1641         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1642         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1643   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1644         i32:$src1_modifiers, P.Src1VT:$src1,
1645         i32:$src2_modifiers, P.Src2VT:$src2,
1646         i1:$clamp,
1647         i32:$omod)>;
1648
1649 //===----------------------------------------------------------------------===//
1650 // Interpolation opcodes
1651 //===----------------------------------------------------------------------===//
1652
1653 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1654   VINTRPCommon <outs, ins, "", pattern>,
1655   SIMCInstr<opName, SISubtarget.NONE> {
1656   let isPseudo = 1;
1657   let isCodeGenOnly = 1;
1658 }
1659
1660 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1661                       string asm> :
1662   VINTRPCommon <outs, ins, asm, []>,
1663   VINTRPe <op>,
1664   SIMCInstr<opName, SISubtarget.SI>;
1665
1666 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1667                       string asm> :
1668   VINTRPCommon <outs, ins, asm, []>,
1669   VINTRPe_vi <op>,
1670   SIMCInstr<opName, SISubtarget.VI>;
1671
1672 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1673                      string disableEncoding = "", string constraints = "",
1674                      list<dag> pattern = []> {
1675   let DisableEncoding = disableEncoding,
1676       Constraints = constraints in {
1677     def "" : VINTRP_Pseudo <opName, outs, ins, pattern>;
1678
1679     def _si : VINTRP_Real_si <op, opName, outs, ins, asm>;
1680
1681     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm>;
1682   }
1683 }
1684
1685 //===----------------------------------------------------------------------===//
1686 // Vector I/O classes
1687 //===----------------------------------------------------------------------===//
1688
1689 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1690   DS <outs, ins, "", pattern>,
1691   SIMCInstr <opName, SISubtarget.NONE> {
1692   let isPseudo = 1;
1693   let isCodeGenOnly = 1;
1694 }
1695
1696 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1697   DS <outs, ins, asm, []>,
1698   DSe <op>,
1699   SIMCInstr <opName, SISubtarget.SI> {
1700   let isCodeGenOnly = 0;
1701 }
1702
1703 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1704   DS <outs, ins, asm, []>,
1705   DSe_vi <op>,
1706   SIMCInstr <opName, SISubtarget.VI>;
1707
1708 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1709   DS_Real_si <op,opName, outs, ins, asm> {
1710
1711   // Single load interpret the 2 i8imm operands as a single i16 offset.
1712   bits<16> offset;
1713   let offset0 = offset{7-0};
1714   let offset1 = offset{15-8};
1715   let isCodeGenOnly = 0;
1716 }
1717
1718 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1719   DS_Real_vi <op, opName, outs, ins, asm> {
1720
1721   // Single load interpret the 2 i8imm operands as a single i16 offset.
1722   bits<16> offset;
1723   let offset0 = offset{7-0};
1724   let offset1 = offset{15-8};
1725 }
1726
1727 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
1728   dag outs = (outs rc:$vdst),
1729   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds, M0Reg:$m0),
1730   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
1731
1732   def "" : DS_Pseudo <opName, outs, ins, []>;
1733
1734   let data0 = 0, data1 = 0 in {
1735     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1736     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1737   }
1738 }
1739
1740 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
1741   dag outs = (outs rc:$vdst),
1742   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1743                  gds01:$gds, M0Reg:$m0),
1744   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
1745
1746   def "" : DS_Pseudo <opName, outs, ins, []>;
1747
1748   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
1749     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1750     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1751   }
1752 }
1753
1754 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
1755   dag outs = (outs),
1756   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds,
1757                  M0Reg:$m0),
1758   string asm = opName#" $addr, $data0"#"$offset$gds"> {
1759
1760   def "" : DS_Pseudo <opName, outs, ins, []>,
1761            AtomicNoRet<opName, 0>;
1762
1763   let data1 = 0, vdst = 0 in {
1764     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1765     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1766   }
1767 }
1768
1769 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
1770   dag outs = (outs),
1771   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1772               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds, M0Reg:$m0),
1773   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
1774
1775   def "" : DS_Pseudo <opName, outs, ins, []>;
1776
1777   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
1778     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1779     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1780   }
1781 }
1782
1783 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
1784                         string noRetOp = "",
1785   dag outs = (outs rc:$vdst),
1786   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds,
1787                  M0Reg:$m0),
1788   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
1789
1790   def "" : DS_Pseudo <opName, outs, ins, []>,
1791            AtomicNoRet<noRetOp, 1>;
1792
1793   let data1 = 0 in {
1794     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1795     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1796   }
1797 }
1798
1799 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
1800                           string noRetOp = "", dag ins,
1801   dag outs = (outs rc:$vdst),
1802   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
1803
1804   def "" : DS_Pseudo <opName, outs, ins, []>,
1805            AtomicNoRet<noRetOp, 1>;
1806
1807   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1808   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1809 }
1810
1811 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
1812                         string noRetOp = "", RegisterClass src = rc> :
1813   DS_1A2D_RET_m <op, asm, rc, noRetOp,
1814                  (ins VGPR_32:$addr, src:$data0, src:$data1,
1815                       ds_offset:$offset, gds:$gds, M0Reg:$m0)
1816 >;
1817
1818 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
1819                           string noRetOp = opName,
1820   dag outs = (outs),
1821   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1822                  ds_offset:$offset, gds:$gds, M0Reg:$m0),
1823   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
1824
1825   def "" : DS_Pseudo <opName, outs, ins, []>,
1826            AtomicNoRet<noRetOp, 0>;
1827
1828   let vdst = 0 in {
1829     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1830     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1831   }
1832 }
1833
1834 multiclass DS_0A_RET <bits<8> op, string opName,
1835   dag outs = (outs VGPR_32:$vdst),
1836   dag ins = (ins ds_offset:$offset, gds:$gds, M0Reg:$m0),
1837   string asm = opName#" $vdst"#"$offset"#"$gds"> {
1838
1839   let mayLoad = 1, mayStore = 1 in {
1840     def "" : DS_Pseudo <opName, outs, ins, []>;
1841
1842     let addr = 0, data0 = 0, data1 = 0 in {
1843       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1844       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1845     } // end addr = 0, data0 = 0, data1 = 0
1846   } // end mayLoad = 1, mayStore = 1
1847 }
1848
1849 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
1850   dag outs = (outs VGPR_32:$vdst),
1851   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset, M0Reg:$m0),
1852   string asm = opName#" $vdst, $addr"#"$offset gds"> {
1853
1854   def "" : DS_Pseudo <opName, outs, ins, []>;
1855
1856   let data0 = 0, data1 = 0, gds = 1 in {
1857     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1858     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1859   } // end data0 = 0, data1 = 0, gds = 1
1860 }
1861
1862 multiclass DS_1A_GDS <bits<8> op, string opName,
1863   dag outs = (outs),
1864   dag ins = (ins VGPR_32:$addr, M0Reg:$m0),
1865   string asm = opName#" $addr gds"> {
1866
1867   def "" : DS_Pseudo <opName, outs, ins, []>;
1868
1869   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
1870     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1871     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1872   } // end vdst = 0, data = 0, data1 = 0, gds = 1
1873 }
1874
1875 multiclass DS_1A <bits<8> op, string opName,
1876   dag outs = (outs),
1877   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, M0Reg:$m0, gds:$gds),
1878   string asm = opName#" $addr"#"$offset"#"$gds"> {
1879
1880   let mayLoad = 1, mayStore = 1 in {
1881     def "" : DS_Pseudo <opName, outs, ins, []>;
1882
1883     let vdst = 0, data0 = 0, data1 = 0 in {
1884       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1885       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1886     } // let vdst = 0, data0 = 0, data1 = 0
1887   } // end mayLoad = 1, mayStore = 1
1888 }
1889
1890 //===----------------------------------------------------------------------===//
1891 // MTBUF classes
1892 //===----------------------------------------------------------------------===//
1893
1894 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1895   MTBUF <outs, ins, "", pattern>,
1896   SIMCInstr<opName, SISubtarget.NONE> {
1897   let isPseudo = 1;
1898   let isCodeGenOnly = 1;
1899 }
1900
1901 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1902                     string asm> :
1903   MTBUF <outs, ins, asm, []>,
1904   MTBUFe <op>,
1905   SIMCInstr<opName, SISubtarget.SI>;
1906
1907 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1908   MTBUF <outs, ins, asm, []>,
1909   MTBUFe_vi <op>,
1910   SIMCInstr <opName, SISubtarget.VI>;
1911
1912 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1913                     list<dag> pattern> {
1914
1915   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1916
1917   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1918
1919   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1920
1921 }
1922
1923 let mayStore = 1, mayLoad = 0 in {
1924
1925 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1926                                RegisterClass regClass> : MTBUF_m <
1927   op, opName, (outs),
1928   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1929    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
1930    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1931   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1932         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1933 >;
1934
1935 } // mayStore = 1, mayLoad = 0
1936
1937 let mayLoad = 1, mayStore = 0 in {
1938
1939 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1940                               RegisterClass regClass> : MTBUF_m <
1941   op, opName, (outs regClass:$dst),
1942   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1943        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
1944        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1945   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1946         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1947 >;
1948
1949 } // mayLoad = 1, mayStore = 0
1950
1951 //===----------------------------------------------------------------------===//
1952 // MUBUF classes
1953 //===----------------------------------------------------------------------===//
1954
1955 class mubuf <bits<7> si, bits<7> vi = si> {
1956   field bits<7> SI = si;
1957   field bits<7> VI = vi;
1958 }
1959
1960 let isCodeGenOnly = 0 in {
1961
1962 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1963   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
1964   let lds  = 0;
1965 }
1966
1967 } // End let isCodeGenOnly = 0
1968
1969 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1970   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
1971   let lds = 0;
1972 }
1973
1974 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1975   bit IsAddr64 = is_addr64;
1976   string OpName = NAME # suffix;
1977 }
1978
1979 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1980   MUBUF <outs, ins, "", pattern>,
1981   SIMCInstr<opName, SISubtarget.NONE> {
1982   let isPseudo = 1;
1983   let isCodeGenOnly = 1;
1984
1985   // dummy fields, so that we can use let statements around multiclasses
1986   bits<1> offen;
1987   bits<1> idxen;
1988   bits<8> vaddr;
1989   bits<1> glc;
1990   bits<1> slc;
1991   bits<1> tfe;
1992   bits<8> soffset;
1993 }
1994
1995 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
1996                      string asm> :
1997   MUBUF <outs, ins, asm, []>,
1998   MUBUFe <op.SI>,
1999   SIMCInstr<opName, SISubtarget.SI> {
2000   let lds = 0;
2001 }
2002
2003 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2004                      string asm> :
2005   MUBUF <outs, ins, asm, []>,
2006   MUBUFe_vi <op.VI>,
2007   SIMCInstr<opName, SISubtarget.VI> {
2008   let lds = 0;
2009 }
2010
2011 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2012                     list<dag> pattern> {
2013
2014   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2015            MUBUFAddr64Table <0>;
2016
2017   let addr64 = 0, isCodeGenOnly = 0 in {
2018     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2019   }
2020
2021   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2022 }
2023
2024 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2025                           dag ins, string asm, list<dag> pattern> {
2026
2027   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2028            MUBUFAddr64Table <1>;
2029
2030   let addr64 = 1, isCodeGenOnly = 0 in {
2031     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2032   }
2033
2034   // There is no VI version. If the pseudo is selected, it should be lowered
2035   // for VI appropriately.
2036 }
2037
2038 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2039                                 string asm, list<dag> pattern, bit is_return> {
2040
2041   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2042            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2043            AtomicNoRet<NAME#"_OFFSET", is_return>;
2044
2045   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2046     let addr64 = 0 in {
2047       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2048     }
2049
2050     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2051   }
2052 }
2053
2054 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2055                                 string asm, list<dag> pattern, bit is_return> {
2056
2057   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2058            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2059            AtomicNoRet<NAME#"_ADDR64", is_return>;
2060
2061   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2062     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2063   }
2064
2065   // There is no VI version. If the pseudo is selected, it should be lowered
2066   // for VI appropriately.
2067 }
2068
2069 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2070                          ValueType vt, SDPatternOperator atomic> {
2071
2072   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2073
2074     // No return variants
2075     let glc = 0 in {
2076
2077       defm _ADDR64 : MUBUFAtomicAddr64_m <
2078         op, name#"_addr64", (outs),
2079         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2080              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2081         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2082       >;
2083
2084       defm _OFFSET : MUBUFAtomicOffset_m <
2085         op, name#"_offset", (outs),
2086         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2087              slc:$slc),
2088         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2089       >;
2090     } // glc = 0
2091
2092     // Variant that return values
2093     let glc = 1, Constraints = "$vdata = $vdata_in",
2094         DisableEncoding = "$vdata_in"  in {
2095
2096       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2097         op, name#"_rtn_addr64", (outs rc:$vdata),
2098         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2099              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2100         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2101         [(set vt:$vdata,
2102          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2103                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2104       >;
2105
2106       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2107         op, name#"_rtn_offset", (outs rc:$vdata),
2108         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2109              mbuf_offset:$offset, slc:$slc),
2110         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
2111         [(set vt:$vdata,
2112          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2113                                     i1:$slc), vt:$vdata_in))], 1
2114       >;
2115
2116     } // glc = 1
2117
2118   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2119 }
2120
2121 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2122                               ValueType load_vt = i32,
2123                               SDPatternOperator ld = null_frag> {
2124
2125   let mayLoad = 1, mayStore = 0 in {
2126     let offen = 0, idxen = 0, vaddr = 0 in {
2127       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2128                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2129                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2130                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2131                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2132                                                      i32:$soffset, i16:$offset,
2133                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2134     }
2135
2136     let offen = 1, idxen = 0  in {
2137       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2138                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2139                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2140                            tfe:$tfe),
2141                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2142     }
2143
2144     let offen = 0, idxen = 1 in {
2145       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2146                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2147                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2148                            slc:$slc, tfe:$tfe),
2149                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2150     }
2151
2152     let offen = 1, idxen = 1 in {
2153       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2154                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2155                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2156                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2157     }
2158
2159     let offen = 0, idxen = 0 in {
2160       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2161                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2162                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2163                                 glc:$glc, slc:$slc, tfe:$tfe),
2164                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2165                                 "$glc"#"$slc"#"$tfe",
2166                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2167                                                   i64:$vaddr, i32:$soffset,
2168                                                   i16:$offset, i1:$glc, i1:$slc,
2169                                                   i1:$tfe)))]>;
2170     }
2171   }
2172 }
2173
2174 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2175                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2176   let mayLoad = 0, mayStore = 1 in {
2177     defm : MUBUF_m <op, name, (outs),
2178                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2179                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2180                     tfe:$tfe),
2181                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2182                          "$glc"#"$slc"#"$tfe", []>;
2183
2184     let offen = 0, idxen = 0, vaddr = 0 in {
2185       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2186                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2187                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2188                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2189                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2190                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2191     } // offen = 0, idxen = 0, vaddr = 0
2192
2193     let offen = 1, idxen = 0  in {
2194       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2195                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2196                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2197                               slc:$slc, tfe:$tfe),
2198                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2199                              "$glc"#"$slc"#"$tfe", []>;
2200     } // end offen = 1, idxen = 0
2201
2202     let offen = 0, idxen = 1 in {
2203       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2204                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2205                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2206                            slc:$slc, tfe:$tfe),
2207                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2208     }
2209
2210     let offen = 1, idxen = 1 in {
2211       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2212                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2213                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2214                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2215     }
2216
2217     let offen = 0, idxen = 0 in {
2218       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2219                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2220                                          SCSrc_32:$soffset,
2221                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2222                                          tfe:$tfe),
2223                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2224                                          "$offset"#"$glc"#"$slc"#"$tfe",
2225                                     [(st store_vt:$vdata,
2226                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2227                                                    i32:$soffset, i16:$offset,
2228                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2229     }
2230   } // End mayLoad = 0, mayStore = 1
2231 }
2232
2233 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2234       FLAT <op, (outs regClass:$vdst),
2235                 (ins VReg_64:$addr),
2236             asm#" $vdst, $addr, [M0, FLAT_SCRATCH]", []> {
2237   let glc = 0;
2238   let slc = 0;
2239   let tfe = 0;
2240   let data = 0;
2241   let mayLoad = 1;
2242 }
2243
2244 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2245       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
2246           name#" $data, $addr, [M0, FLAT_SCRATCH]",
2247          []> {
2248
2249   let mayLoad = 0;
2250   let mayStore = 1;
2251
2252   // Encoding
2253   let glc = 0;
2254   let slc = 0;
2255   let tfe = 0;
2256   let vdst = 0;
2257 }
2258
2259 class MIMG_Mask <string op, int channels> {
2260   string Op = op;
2261   int Channels = channels;
2262 }
2263
2264 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2265                              RegisterClass dst_rc,
2266                              RegisterClass src_rc> : MIMG <
2267   op,
2268   (outs dst_rc:$vdata),
2269   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2270        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2271        SReg_256:$srsrc),
2272   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2273      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2274   []> {
2275   let ssamp = 0;
2276   let mayLoad = 1;
2277   let mayStore = 0;
2278   let hasPostISelHook = 1;
2279 }
2280
2281 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2282                                       RegisterClass dst_rc,
2283                                       int channels> {
2284   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2285             MIMG_Mask<asm#"_V1", channels>;
2286   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2287             MIMG_Mask<asm#"_V2", channels>;
2288   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2289             MIMG_Mask<asm#"_V4", channels>;
2290 }
2291
2292 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2293   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2294   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2295   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2296   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2297 }
2298
2299 class MIMG_Sampler_Helper <bits<7> op, string asm,
2300                            RegisterClass dst_rc,
2301                            RegisterClass src_rc, int wqm> : MIMG <
2302   op,
2303   (outs dst_rc:$vdata),
2304   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2305        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2306        SReg_256:$srsrc, SReg_128:$ssamp),
2307   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2308      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2309   []> {
2310   let mayLoad = 1;
2311   let mayStore = 0;
2312   let hasPostISelHook = 1;
2313   let WQM = wqm;
2314 }
2315
2316 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2317                                     RegisterClass dst_rc,
2318                                     int channels, int wqm> {
2319   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2320             MIMG_Mask<asm#"_V1", channels>;
2321   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2322             MIMG_Mask<asm#"_V2", channels>;
2323   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2324             MIMG_Mask<asm#"_V4", channels>;
2325   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2326             MIMG_Mask<asm#"_V8", channels>;
2327   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2328             MIMG_Mask<asm#"_V16", channels>;
2329 }
2330
2331 multiclass MIMG_Sampler <bits<7> op, string asm> {
2332   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2333   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2334   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2335   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2336 }
2337
2338 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2339   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2340   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2341   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2342   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2343 }
2344
2345 class MIMG_Gather_Helper <bits<7> op, string asm,
2346                           RegisterClass dst_rc,
2347                           RegisterClass src_rc, int wqm> : MIMG <
2348   op,
2349   (outs dst_rc:$vdata),
2350   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2351        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2352        SReg_256:$srsrc, SReg_128:$ssamp),
2353   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2354      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2355   []> {
2356   let mayLoad = 1;
2357   let mayStore = 0;
2358
2359   // DMASK was repurposed for GATHER4. 4 components are always
2360   // returned and DMASK works like a swizzle - it selects
2361   // the component to fetch. The only useful DMASK values are
2362   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2363   // (red,red,red,red) etc.) The ISA document doesn't mention
2364   // this.
2365   // Therefore, disable all code which updates DMASK by setting these two:
2366   let MIMG = 0;
2367   let hasPostISelHook = 0;
2368   let WQM = wqm;
2369 }
2370
2371 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2372                                     RegisterClass dst_rc,
2373                                     int channels, int wqm> {
2374   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2375             MIMG_Mask<asm#"_V1", channels>;
2376   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2377             MIMG_Mask<asm#"_V2", channels>;
2378   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2379             MIMG_Mask<asm#"_V4", channels>;
2380   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2381             MIMG_Mask<asm#"_V8", channels>;
2382   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2383             MIMG_Mask<asm#"_V16", channels>;
2384 }
2385
2386 multiclass MIMG_Gather <bits<7> op, string asm> {
2387   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2388   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2389   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2390   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2391 }
2392
2393 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2394   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2395   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2396   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2397   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2398 }
2399
2400 //===----------------------------------------------------------------------===//
2401 // Vector instruction mappings
2402 //===----------------------------------------------------------------------===//
2403
2404 // Maps an opcode in e32 form to its e64 equivalent
2405 def getVOPe64 : InstrMapping {
2406   let FilterClass = "VOP";
2407   let RowFields = ["OpName"];
2408   let ColFields = ["Size"];
2409   let KeyCol = ["4"];
2410   let ValueCols = [["8"]];
2411 }
2412
2413 // Maps an opcode in e64 form to its e32 equivalent
2414 def getVOPe32 : InstrMapping {
2415   let FilterClass = "VOP";
2416   let RowFields = ["OpName"];
2417   let ColFields = ["Size"];
2418   let KeyCol = ["8"];
2419   let ValueCols = [["4"]];
2420 }
2421
2422 def getMaskedMIMGOp : InstrMapping {
2423   let FilterClass = "MIMG_Mask";
2424   let RowFields = ["Op"];
2425   let ColFields = ["Channels"];
2426   let KeyCol = ["4"];
2427   let ValueCols = [["1"], ["2"], ["3"] ];
2428 }
2429
2430 // Maps an commuted opcode to its original version
2431 def getCommuteOrig : InstrMapping {
2432   let FilterClass = "VOP2_REV";
2433   let RowFields = ["RevOp"];
2434   let ColFields = ["IsOrig"];
2435   let KeyCol = ["0"];
2436   let ValueCols = [["1"]];
2437 }
2438
2439 // Maps an original opcode to its commuted version
2440 def getCommuteRev : InstrMapping {
2441   let FilterClass = "VOP2_REV";
2442   let RowFields = ["RevOp"];
2443   let ColFields = ["IsOrig"];
2444   let KeyCol = ["1"];
2445   let ValueCols = [["0"]];
2446 }
2447
2448 def getCommuteCmpOrig : InstrMapping {
2449   let FilterClass = "VOP2_REV";
2450   let RowFields = ["RevOp"];
2451   let ColFields = ["IsOrig"];
2452   let KeyCol = ["0"];
2453   let ValueCols = [["1"]];
2454 }
2455
2456 // Maps an original opcode to its commuted version
2457 def getCommuteCmpRev : InstrMapping {
2458   let FilterClass = "VOP2_REV";
2459   let RowFields = ["RevOp"];
2460   let ColFields = ["IsOrig"];
2461   let KeyCol = ["1"];
2462   let ValueCols = [["0"]];
2463 }
2464
2465
2466 def getMCOpcodeGen : InstrMapping {
2467   let FilterClass = "SIMCInstr";
2468   let RowFields = ["PseudoInstr"];
2469   let ColFields = ["Subtarget"];
2470   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2471   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2472 }
2473
2474 def getAddr64Inst : InstrMapping {
2475   let FilterClass = "MUBUFAddr64Table";
2476   let RowFields = ["OpName"];
2477   let ColFields = ["IsAddr64"];
2478   let KeyCol = ["0"];
2479   let ValueCols = [["1"]];
2480 }
2481
2482 // Maps an atomic opcode to its version with a return value.
2483 def getAtomicRetOp : InstrMapping {
2484   let FilterClass = "AtomicNoRet";
2485   let RowFields = ["NoRetOp"];
2486   let ColFields = ["IsRet"];
2487   let KeyCol = ["0"];
2488   let ValueCols = [["1"]];
2489 }
2490
2491 // Maps an atomic opcode to its returnless version.
2492 def getAtomicNoRetOp : InstrMapping {
2493   let FilterClass = "AtomicNoRet";
2494   let RowFields = ["NoRetOp"];
2495   let ColFields = ["IsRet"];
2496   let KeyCol = ["1"];
2497   let ValueCols = [["0"]];
2498 }
2499
2500 include "SIInstructions.td"
2501 include "CIInstructions.td"
2502 include "VIInstructions.td"