lib/Target/R600/SIISelLowering.cpp

   1 //===-- SIISelLowering.cpp - SI DAG Lowering Implementation ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Custom DAG lowering for SI
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SIISelLowering.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDILIntrinsicInfo.h"
  19 #include "SIInstrInfo.h"
  20 #include "SIMachineFunctionInfo.h"
  21 #include "SIRegisterInfo.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/IR/Function.h"
  27
  28 using namespace llvm;
  29
  30 SITargetLowering::SITargetLowering(TargetMachine &TM) :
  31     AMDGPUTargetLowering(TM) {
  32   addRegisterClass(MVT::i1, &AMDGPU::SReg_64RegClass);
  33   addRegisterClass(MVT::i64, &AMDGPU::VSrc_64RegClass);
  34
  35   addRegisterClass(MVT::v32i8, &AMDGPU::SReg_256RegClass);
  36   addRegisterClass(MVT::v64i8, &AMDGPU::SReg_512RegClass);
  37
  38   addRegisterClass(MVT::i32, &AMDGPU::SReg_32RegClass);
  39   addRegisterClass(MVT::f32, &AMDGPU::VSrc_32RegClass);
  40
  41   addRegisterClass(MVT::f64, &AMDGPU::VSrc_64RegClass);
  42   addRegisterClass(MVT::v2i32, &AMDGPU::VSrc_64RegClass);
  43   addRegisterClass(MVT::v2f32, &AMDGPU::VSrc_64RegClass);
  44
  45   addRegisterClass(MVT::v4i32, &AMDGPU::VSrc_128RegClass);
  46   addRegisterClass(MVT::v4f32, &AMDGPU::VSrc_128RegClass);
  47
  48   addRegisterClass(MVT::v8i32, &AMDGPU::VReg_256RegClass);
  49   addRegisterClass(MVT::v8f32, &AMDGPU::VReg_256RegClass);
  50
  51   addRegisterClass(MVT::v16i32, &AMDGPU::VReg_512RegClass);
  52   addRegisterClass(MVT::v16f32, &AMDGPU::VReg_512RegClass);
  53
  54   computeRegisterProperties();
  55
  56   // Condition Codes
  57   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
  58   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
  59   setCondCodeAction(ISD::SETUGE, MVT::f32, Expand);
  60   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
  61   setCondCodeAction(ISD::SETULE, MVT::f32, Expand);
  62   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
  63
  64   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
  65   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
  66   setCondCodeAction(ISD::SETUGE, MVT::f64, Expand);
  67   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
  68   setCondCodeAction(ISD::SETULE, MVT::f64, Expand);
  69   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
  70
  71   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i32, Expand);
  72   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8f32, Expand);
  73   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i32, Expand);
  74   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16f32, Expand);
  75
  76   setOperationAction(ISD::ADD, MVT::i32, Legal);
  77   setOperationAction(ISD::ADDC, MVT::i32, Legal);
  78   setOperationAction(ISD::ADDE, MVT::i32, Legal);
  79
  80   // We need to custom lower vector stores from local memory
  81   setOperationAction(ISD::LOAD, MVT::v2i32, Custom);
  82   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  83   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  84   setOperationAction(ISD::LOAD, MVT::v16i32, Custom);
  85
  86   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
  87   setOperationAction(ISD::STORE, MVT::v16i32, Custom);
  88
  89   // We need to custom lower loads/stores from private memory
  90   setOperationAction(ISD::LOAD, MVT::i32, Custom);
  91   setOperationAction(ISD::LOAD, MVT::i64, Custom);
  92   setOperationAction(ISD::LOAD, MVT::v2i32, Custom);
  93   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  94   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  95
  96   setOperationAction(ISD::STORE, MVT::i1, Custom);
  97   setOperationAction(ISD::STORE, MVT::i32, Custom);
  98   setOperationAction(ISD::STORE, MVT::i64, Custom);
  99   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 100   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 101
 102   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 103   setOperationAction(ISD::SELECT, MVT::f64, Promote);
 104   AddPromotedToType(ISD::SELECT, MVT::f64, MVT::i64);
 105
 106   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 107   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 108
 109   setOperationAction(ISD::SELECT_CC, MVT::Other, Expand);
 110
 111   setOperationAction(ISD::SETCC, MVT::v2i1, Expand);
 112   setOperationAction(ISD::SETCC, MVT::v4i1, Expand);
 113
 114   setOperationAction(ISD::ANY_EXTEND, MVT::i64, Custom);
 115   setOperationAction(ISD::SIGN_EXTEND, MVT::i64, Custom);
 116   setOperationAction(ISD::ZERO_EXTEND, MVT::i64, Custom);
 117
 118   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Legal);
 119   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 120   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 121
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Legal);
 123   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 124   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 125
 126   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 127   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 128   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 129
 130   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Custom);
 131
 132   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 133
 134   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 135   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::f32, Custom);
 136   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v16i8, Custom);
 137   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v4f32, Custom);
 138
 139   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 140
 141   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 142   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Custom);
 143   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Custom);
 144   setLoadExtAction(ISD::SEXTLOAD, MVT::i32, Expand);
 145   setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, Expand);
 146   setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, Expand);
 147
 148   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 149   setLoadExtAction(ISD::ZEXTLOAD, MVT::i8, Custom);
 150   setLoadExtAction(ISD::ZEXTLOAD, MVT::i16, Custom);
 151   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
 152
 153   setLoadExtAction(ISD::EXTLOAD, MVT::i1, Promote);
 154   setLoadExtAction(ISD::EXTLOAD, MVT::i8, Custom);
 155   setLoadExtAction(ISD::EXTLOAD, MVT::i16, Custom);
 156   setLoadExtAction(ISD::EXTLOAD, MVT::i32, Expand);
 157   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 158
 159   setTruncStoreAction(MVT::i32, MVT::i8, Custom);
 160   setTruncStoreAction(MVT::i32, MVT::i16, Custom);
 161   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 163   setTruncStoreAction(MVT::v8i32, MVT::v8i16, Expand);
 164   setTruncStoreAction(MVT::v16i32, MVT::v16i16, Expand);
 165
 166   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 167
 168   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 169   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 170   setOperationAction(ISD::FrameIndex, MVT::i32, Custom);
 171
 172   // We only support LOAD/STORE and vector manipulation ops for vectors
 173   // with > 4 elements.
 174   MVT VecTypes[] = {
 175     MVT::v8i32, MVT::v8f32, MVT::v16i32, MVT::v16f32
 176   };
 177
 178   const size_t NumVecTypes = array_lengthof(VecTypes);
 179   for (unsigned Type = 0; Type < NumVecTypes; ++Type) {
 180     for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op) {
 181       switch(Op) {
 182       case ISD::LOAD:
 183       case ISD::STORE:
 184       case ISD::BUILD_VECTOR:
 185       case ISD::BITCAST:
 186       case ISD::EXTRACT_VECTOR_ELT:
 187       case ISD::INSERT_VECTOR_ELT:
 188       case ISD::CONCAT_VECTORS:
 189       case ISD::INSERT_SUBVECTOR:
 190       case ISD::EXTRACT_SUBVECTOR:
 191         break;
 192       default:
 193         setOperationAction(Op, VecTypes[Type], Expand);
 194         break;
 195       }
 196     }
 197   }
 198
 199   for (int I = MVT::v1f64; I <= MVT::v8f64; ++I) {
 200     MVT::SimpleValueType VT = static_cast<MVT::SimpleValueType>(I);
 201     setOperationAction(ISD::FTRUNC, VT, Expand);
 202     setOperationAction(ISD::FCEIL, VT, Expand);
 203     setOperationAction(ISD::FFLOOR, VT, Expand);
 204   }
 205
 206   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS) {
 207     setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 208     setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 209     setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 210     setOperationAction(ISD::FRINT, MVT::f64, Legal);
 211   }
 212
 213   setTargetDAGCombine(ISD::SELECT_CC);
 214   setTargetDAGCombine(ISD::SETCC);
 215
 216   setSchedulingPreference(Sched::RegPressure);
 217 }
 218
 219 //===----------------------------------------------------------------------===//
 220 // TargetLowering queries
 221 //===----------------------------------------------------------------------===//
 222
 223 bool SITargetLowering::allowsUnalignedMemoryAccesses(EVT  VT,
 224                                                      unsigned AddrSpace,
 225                                                      bool *IsFast) const {
 226   if (IsFast)
 227     *IsFast = false;
 228
 229   // XXX: This depends on the address space and also we may want to revist
 230   // the alignment values we specify in the DataLayout.
 231
 232   // TODO: I think v3i32 should allow unaligned accesses on CI with DS_READ_B96,
 233   // which isn't a simple VT.
 234   if (!VT.isSimple() || VT == MVT::Other)
 235     return false;
 236
 237   // XXX - CI changes say "Support for unaligned memory accesses" but I don't
 238   // see what for specifically. The wording everywhere else seems to be the
 239   // same.
 240
 241   // 3.6.4 - Operations using pairs of VGPRs (for example: double-floats) have
 242   // no alignment restrictions.
 243   if (AddrSpace == AMDGPUAS::PRIVATE_ADDRESS) {
 244     // Using any pair of GPRs should be the same as any other pair.
 245     if (IsFast)
 246       *IsFast = true;
 247     return VT.bitsGE(MVT::i64);
 248   }
 249
 250   // XXX - The only mention I see of this in the ISA manual is for LDS direct
 251   // reads the "byte address and must be dword aligned". Is it also true for the
 252   // normal loads and stores?
 253   if (AddrSpace == AMDGPUAS::LOCAL_ADDRESS)
 254     return false;
 255
 256   // 8.1.6 - For Dword or larger reads or writes, the two LSBs of the
 257   // byte-address are ignored, thus forcing Dword alignment.
 258   if (IsFast)
 259     *IsFast = true;
 260   return VT.bitsGT(MVT::i32);
 261 }
 262
 263 bool SITargetLowering::shouldSplitVectorType(EVT VT) const {
 264   return VT.getScalarType().bitsLE(MVT::i16);
 265 }
 266
 267 bool SITargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
 268                                                          Type *Ty) const {
 269   const SIInstrInfo *TII =
 270     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 271   return TII->isInlineConstant(Imm);
 272 }
 273
 274 SDValue SITargetLowering::LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
 275                                          SDLoc DL, SDValue Chain,
 276                                          unsigned Offset, bool Signed) const {
 277   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
 278   PointerType *PtrTy = PointerType::get(VT.getTypeForEVT(*DAG.getContext()),
 279                                             AMDGPUAS::CONSTANT_ADDRESS);
 280   SDValue BasePtr =  DAG.getCopyFromReg(Chain, DL,
 281                            MRI.getLiveInVirtReg(AMDGPU::SGPR0_SGPR1), MVT::i64);
 282   SDValue Ptr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
 283                                              DAG.getConstant(Offset, MVT::i64));
 284   return DAG.getExtLoad(Signed ? ISD::SEXTLOAD : ISD::ZEXTLOAD, DL, VT, Chain, Ptr,
 285                             MachinePointerInfo(UndefValue::get(PtrTy)), MemVT,
 286                             false, false, MemVT.getSizeInBits() >> 3);
 287
 288 }
 289
 290 SDValue SITargetLowering::LowerFormalArguments(
 291                                       SDValue Chain,
 292                                       CallingConv::ID CallConv,
 293                                       bool isVarArg,
 294                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 295                                       SDLoc DL, SelectionDAG &DAG,
 296                                       SmallVectorImpl<SDValue> &InVals) const {
 297
 298   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
 299
 300   MachineFunction &MF = DAG.getMachineFunction();
 301   FunctionType *FType = MF.getFunction()->getFunctionType();
 302   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 303
 304   assert(CallConv == CallingConv::C);
 305
 306   SmallVector<ISD::InputArg, 16> Splits;
 307   uint32_t Skipped = 0;
 308
 309   for (unsigned i = 0, e = Ins.size(), PSInputNum = 0; i != e; ++i) {
 310     const ISD::InputArg &Arg = Ins[i];
 311
 312     // First check if it's a PS input addr
 313     if (Info->ShaderType == ShaderType::PIXEL && !Arg.Flags.isInReg() &&
 314         !Arg.Flags.isByVal()) {
 315
 316       assert((PSInputNum <= 15) && "Too many PS inputs!");
 317
 318       if (!Arg.Used) {
 319         // We can savely skip PS inputs
 320         Skipped |= 1 << i;
 321         ++PSInputNum;
 322         continue;
 323       }
 324
 325       Info->PSInputAddr |= 1 << PSInputNum++;
 326     }
 327
 328     // Second split vertices into their elements
 329     if (Info->ShaderType != ShaderType::COMPUTE && Arg.VT.isVector()) {
 330       ISD::InputArg NewArg = Arg;
 331       NewArg.Flags.setSplit();
 332       NewArg.VT = Arg.VT.getVectorElementType();
 333
 334       // We REALLY want the ORIGINAL number of vertex elements here, e.g. a
 335       // three or five element vertex only needs three or five registers,
 336       // NOT four or eigth.
 337       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 338       unsigned NumElements = ParamType->getVectorNumElements();
 339
 340       for (unsigned j = 0; j != NumElements; ++j) {
 341         Splits.push_back(NewArg);
 342         NewArg.PartOffset += NewArg.VT.getStoreSize();
 343       }
 344
 345     } else if (Info->ShaderType != ShaderType::COMPUTE) {
 346       Splits.push_back(Arg);
 347     }
 348   }
 349
 350   SmallVector<CCValAssign, 16> ArgLocs;
 351   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 352                  getTargetMachine(), ArgLocs, *DAG.getContext());
 353
 354   // At least one interpolation mode must be enabled or else the GPU will hang.
 355   if (Info->ShaderType == ShaderType::PIXEL && (Info->PSInputAddr & 0x7F) == 0) {
 356     Info->PSInputAddr |= 1;
 357     CCInfo.AllocateReg(AMDGPU::VGPR0);
 358     CCInfo.AllocateReg(AMDGPU::VGPR1);
 359   }
 360
 361   // The pointer to the list of arguments is stored in SGPR0, SGPR1
 362   if (Info->ShaderType == ShaderType::COMPUTE) {
 363     CCInfo.AllocateReg(AMDGPU::SGPR0);
 364     CCInfo.AllocateReg(AMDGPU::SGPR1);
 365     MF.addLiveIn(AMDGPU::SGPR0_SGPR1, &AMDGPU::SReg_64RegClass);
 366   }
 367
 368   if (Info->ShaderType == ShaderType::COMPUTE) {
 369     getOriginalFunctionArgs(DAG, DAG.getMachineFunction().getFunction(), Ins,
 370                             Splits);
 371   }
 372
 373   AnalyzeFormalArguments(CCInfo, Splits);
 374
 375   for (unsigned i = 0, e = Ins.size(), ArgIdx = 0; i != e; ++i) {
 376
 377     const ISD::InputArg &Arg = Ins[i];
 378     if (Skipped & (1 << i)) {
 379       InVals.push_back(DAG.getUNDEF(Arg.VT));
 380       continue;
 381     }
 382
 383     CCValAssign &VA = ArgLocs[ArgIdx++];
 384     EVT VT = VA.getLocVT();
 385
 386     if (VA.isMemLoc()) {
 387       VT = Ins[i].VT;
 388       EVT MemVT = Splits[i].VT;
 389       // The first 36 bytes of the input buffer contains information about
 390       // thread group and global sizes.
 391       SDValue Arg = LowerParameter(DAG, VT, MemVT,  DL, DAG.getRoot(),
 392                                    36 + VA.getLocMemOffset(),
 393                                    Ins[i].Flags.isSExt());
 394       InVals.push_back(Arg);
 395       continue;
 396     }
 397     assert(VA.isRegLoc() && "Parameter must be in a register!");
 398
 399     unsigned Reg = VA.getLocReg();
 400
 401     if (VT == MVT::i64) {
 402       // For now assume it is a pointer
 403       Reg = TRI->getMatchingSuperReg(Reg, AMDGPU::sub0,
 404                                      &AMDGPU::SReg_64RegClass);
 405       Reg = MF.addLiveIn(Reg, &AMDGPU::SReg_64RegClass);
 406       InVals.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 407       continue;
 408     }
 409
 410     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg, VT);
 411
 412     Reg = MF.addLiveIn(Reg, RC);
 413     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 414
 415     if (Arg.VT.isVector()) {
 416
 417       // Build a vector from the registers
 418       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 419       unsigned NumElements = ParamType->getVectorNumElements();
 420
 421       SmallVector<SDValue, 4> Regs;
 422       Regs.push_back(Val);
 423       for (unsigned j = 1; j != NumElements; ++j) {
 424         Reg = ArgLocs[ArgIdx++].getLocReg();
 425         Reg = MF.addLiveIn(Reg, RC);
 426         Regs.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 427       }
 428
 429       // Fill up the missing vector elements
 430       NumElements = Arg.VT.getVectorNumElements() - NumElements;
 431       for (unsigned j = 0; j != NumElements; ++j)
 432         Regs.push_back(DAG.getUNDEF(VT));
 433
 434       InVals.push_back(DAG.getNode(ISD::BUILD_VECTOR, DL, Arg.VT, Regs));
 435       continue;
 436     }
 437
 438     InVals.push_back(Val);
 439   }
 440   return Chain;
 441 }
 442
 443 MachineBasicBlock * SITargetLowering::EmitInstrWithCustomInserter(
 444     MachineInstr * MI, MachineBasicBlock * BB) const {
 445
 446   MachineBasicBlock::iterator I = *MI;
 447
 448   switch (MI->getOpcode()) {
 449   default:
 450     return AMDGPUTargetLowering::EmitInstrWithCustomInserter(MI, BB);
 451   case AMDGPU::BRANCH: return BB;
 452   case AMDGPU::SI_ADDR64_RSRC: {
 453     const SIInstrInfo *TII =
 454       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 455     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 456     unsigned SuperReg = MI->getOperand(0).getReg();
 457     unsigned SubRegLo = MRI.createVirtualRegister(&AMDGPU::SGPR_64RegClass);
 458     unsigned SubRegHi = MRI.createVirtualRegister(&AMDGPU::SGPR_64RegClass);
 459     unsigned SubRegHiHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 460     unsigned SubRegHiLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 461     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B64), SubRegLo)
 462             .addOperand(MI->getOperand(1));
 463     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B32), SubRegHiLo)
 464             .addImm(0);
 465     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B32), SubRegHiHi)
 466             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
 467     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::REG_SEQUENCE), SubRegHi)
 468             .addReg(SubRegHiLo)
 469             .addImm(AMDGPU::sub0)
 470             .addReg(SubRegHiHi)
 471             .addImm(AMDGPU::sub1);
 472     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::REG_SEQUENCE), SuperReg)
 473             .addReg(SubRegLo)
 474             .addImm(AMDGPU::sub0_sub1)
 475             .addReg(SubRegHi)
 476             .addImm(AMDGPU::sub2_sub3);
 477     MI->eraseFromParent();
 478     break;
 479   }
 480   case AMDGPU::V_SUB_F64: {
 481     const SIInstrInfo *TII =
 482       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 483     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_ADD_F64),
 484             MI->getOperand(0).getReg())
 485             .addReg(MI->getOperand(1).getReg())
 486             .addReg(MI->getOperand(2).getReg())
 487             .addImm(0)  /* src2 */
 488             .addImm(0)  /* ABS */
 489             .addImm(0)  /* CLAMP */
 490             .addImm(0)  /* OMOD */
 491             .addImm(2); /* NEG */
 492     MI->eraseFromParent();
 493     break;
 494   }
 495   case AMDGPU::SI_RegisterStorePseudo: {
 496     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 497     const SIInstrInfo *TII =
 498       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 499     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 500     MachineInstrBuilder MIB =
 501         BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::SI_RegisterStore),
 502                 Reg);
 503     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 504       MIB.addOperand(MI->getOperand(i));
 505
 506     MI->eraseFromParent();
 507   }
 508   }
 509   return BB;
 510 }
 511
 512 EVT SITargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 513   if (!VT.isVector()) {
 514     return MVT::i1;
 515   }
 516   return MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
 517 }
 518
 519 MVT SITargetLowering::getScalarShiftAmountTy(EVT VT) const {
 520   return MVT::i32;
 521 }
 522
 523 bool SITargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 524   VT = VT.getScalarType();
 525
 526   if (!VT.isSimple())
 527     return false;
 528
 529   switch (VT.getSimpleVT().SimpleTy) {
 530   case MVT::f32:
 531     return false; /* There is V_MAD_F32 for f32 */
 532   case MVT::f64:
 533     return true;
 534   default:
 535     break;
 536   }
 537
 538   return false;
 539 }
 540
 541 //===----------------------------------------------------------------------===//
 542 // Custom DAG Lowering Operations
 543 //===----------------------------------------------------------------------===//
 544
 545 SDValue SITargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
 546   MachineFunction &MF = DAG.getMachineFunction();
 547   SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 548   switch (Op.getOpcode()) {
 549   default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 550   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 551   case ISD::LOAD: {
 552     LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 553     if (Op.getValueType().isVector() &&
 554         (Load->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
 555          Load->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS ||
 556          (Load->getAddressSpace() == AMDGPUAS::GLOBAL_ADDRESS &&
 557           Op.getValueType().getVectorNumElements() > 4))) {
 558       SDValue MergedValues[2] = {
 559         SplitVectorLoad(Op, DAG),
 560         Load->getChain()
 561       };
 562       return DAG.getMergeValues(MergedValues, 2, SDLoc(Op));
 563     } else {
 564       return LowerLOAD(Op, DAG);
 565     }
 566   }
 567
 568   case ISD::SELECT: return LowerSELECT(Op, DAG);
 569   case ISD::SELECT_CC: return LowerSELECT_CC(Op, DAG);
 570   case ISD::SIGN_EXTEND: return LowerSIGN_EXTEND(Op, DAG);
 571   case ISD::STORE: return LowerSTORE(Op, DAG);
 572   case ISD::ANY_EXTEND: // Fall-through
 573   case ISD::ZERO_EXTEND: return LowerZERO_EXTEND(Op, DAG);
 574   case ISD::GlobalAddress: return LowerGlobalAddress(MFI, Op, DAG);
 575   case ISD::INTRINSIC_WO_CHAIN: {
 576     unsigned IntrinsicID =
 577                          cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 578     EVT VT = Op.getValueType();
 579     SDLoc DL(Op);
 580     //XXX: Hardcoded we only use two to store the pointer to the parameters.
 581     unsigned NumUserSGPRs = 2;
 582     switch (IntrinsicID) {
 583     default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 584     case Intrinsic::r600_read_ngroups_x:
 585       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 0, false);
 586     case Intrinsic::r600_read_ngroups_y:
 587       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 4, false);
 588     case Intrinsic::r600_read_ngroups_z:
 589       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 8, false);
 590     case Intrinsic::r600_read_global_size_x:
 591       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 12, false);
 592     case Intrinsic::r600_read_global_size_y:
 593       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 16, false);
 594     case Intrinsic::r600_read_global_size_z:
 595       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 20, false);
 596     case Intrinsic::r600_read_local_size_x:
 597       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 24, false);
 598     case Intrinsic::r600_read_local_size_y:
 599       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 28, false);
 600     case Intrinsic::r600_read_local_size_z:
 601       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 32, false);
 602     case Intrinsic::r600_read_tgid_x:
 603       return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 604                      AMDGPU::SReg_32RegClass.getRegister(NumUserSGPRs + 0), VT);
 605     case Intrinsic::r600_read_tgid_y:
 606       return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 607                      AMDGPU::SReg_32RegClass.getRegister(NumUserSGPRs + 1), VT);
 608     case Intrinsic::r600_read_tgid_z:
 609       return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 610                      AMDGPU::SReg_32RegClass.getRegister(NumUserSGPRs + 2), VT);
 611     case Intrinsic::r600_read_tidig_x:
 612       return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 613                                   AMDGPU::VGPR0, VT);
 614     case Intrinsic::r600_read_tidig_y:
 615       return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 616                                   AMDGPU::VGPR1, VT);
 617     case Intrinsic::r600_read_tidig_z:
 618       return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 619                                   AMDGPU::VGPR2, VT);
 620     case AMDGPUIntrinsic::SI_load_const: {
 621       SDValue Ops [] = {
 622         Op.getOperand(1),
 623         Op.getOperand(2)
 624       };
 625
 626       MachineMemOperand *MMO = MF.getMachineMemOperand(
 627           MachinePointerInfo(),
 628           MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant,
 629           VT.getSizeInBits() / 8, 4);
 630       return DAG.getMemIntrinsicNode(AMDGPUISD::LOAD_CONSTANT, DL,
 631                                      Op->getVTList(), Ops, 2, VT, MMO);
 632     }
 633     case AMDGPUIntrinsic::SI_sample:
 634       return LowerSampleIntrinsic(AMDGPUISD::SAMPLE, Op, DAG);
 635     case AMDGPUIntrinsic::SI_sampleb:
 636       return LowerSampleIntrinsic(AMDGPUISD::SAMPLEB, Op, DAG);
 637     case AMDGPUIntrinsic::SI_sampled:
 638       return LowerSampleIntrinsic(AMDGPUISD::SAMPLED, Op, DAG);
 639     case AMDGPUIntrinsic::SI_samplel:
 640       return LowerSampleIntrinsic(AMDGPUISD::SAMPLEL, Op, DAG);
 641     case AMDGPUIntrinsic::SI_vs_load_input:
 642       return DAG.getNode(AMDGPUISD::LOAD_INPUT, DL, VT,
 643                          Op.getOperand(1),
 644                          Op.getOperand(2),
 645                          Op.getOperand(3));
 646     }
 647   }
 648
 649   case ISD::INTRINSIC_VOID:
 650     SDValue Chain = Op.getOperand(0);
 651     unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 652
 653     switch (IntrinsicID) {
 654       case AMDGPUIntrinsic::SI_tbuffer_store: {
 655         SDLoc DL(Op);
 656         SDValue Ops [] = {
 657           Chain,
 658           Op.getOperand(2),
 659           Op.getOperand(3),
 660           Op.getOperand(4),
 661           Op.getOperand(5),
 662           Op.getOperand(6),
 663           Op.getOperand(7),
 664           Op.getOperand(8),
 665           Op.getOperand(9),
 666           Op.getOperand(10),
 667           Op.getOperand(11),
 668           Op.getOperand(12),
 669           Op.getOperand(13),
 670           Op.getOperand(14)
 671         };
 672         EVT VT = Op.getOperand(3).getValueType();
 673
 674         MachineMemOperand *MMO = MF.getMachineMemOperand(
 675             MachinePointerInfo(),
 676             MachineMemOperand::MOStore,
 677             VT.getSizeInBits() / 8, 4);
 678         return DAG.getMemIntrinsicNode(AMDGPUISD::TBUFFER_STORE_FORMAT, DL,
 679                                        Op->getVTList(), Ops,
 680                                        sizeof(Ops)/sizeof(Ops[0]), VT, MMO);
 681       }
 682       default:
 683         break;
 684     }
 685   }
 686   return SDValue();
 687 }
 688
 689 /// \brief Helper function for LowerBRCOND
 690 static SDNode *findUser(SDValue Value, unsigned Opcode) {
 691
 692   SDNode *Parent = Value.getNode();
 693   for (SDNode::use_iterator I = Parent->use_begin(), E = Parent->use_end();
 694        I != E; ++I) {
 695
 696     if (I.getUse().get() != Value)
 697       continue;
 698
 699     if (I->getOpcode() == Opcode)
 700       return *I;
 701   }
 702   return nullptr;
 703 }
 704
 705 /// This transforms the control flow intrinsics to get the branch destination as
 706 /// last parameter, also switches branch target with BR if the need arise
 707 SDValue SITargetLowering::LowerBRCOND(SDValue BRCOND,
 708                                       SelectionDAG &DAG) const {
 709
 710   SDLoc DL(BRCOND);
 711
 712   SDNode *Intr = BRCOND.getOperand(1).getNode();
 713   SDValue Target = BRCOND.getOperand(2);
 714   SDNode *BR = nullptr;
 715
 716   if (Intr->getOpcode() == ISD::SETCC) {
 717     // As long as we negate the condition everything is fine
 718     SDNode *SetCC = Intr;
 719     assert(SetCC->getConstantOperandVal(1) == 1);
 720     assert(cast<CondCodeSDNode>(SetCC->getOperand(2).getNode())->get() ==
 721            ISD::SETNE);
 722     Intr = SetCC->getOperand(0).getNode();
 723
 724   } else {
 725     // Get the target from BR if we don't negate the condition
 726     BR = findUser(BRCOND, ISD::BR);
 727     Target = BR->getOperand(1);
 728   }
 729
 730   assert(Intr->getOpcode() == ISD::INTRINSIC_W_CHAIN);
 731
 732   // Build the result and
 733   SmallVector<EVT, 4> Res;
 734   for (unsigned i = 1, e = Intr->getNumValues(); i != e; ++i)
 735     Res.push_back(Intr->getValueType(i));
 736
 737   // operands of the new intrinsic call
 738   SmallVector<SDValue, 4> Ops;
 739   Ops.push_back(BRCOND.getOperand(0));
 740   for (unsigned i = 1, e = Intr->getNumOperands(); i != e; ++i)
 741     Ops.push_back(Intr->getOperand(i));
 742   Ops.push_back(Target);
 743
 744   // build the new intrinsic call
 745   SDNode *Result = DAG.getNode(
 746     Res.size() > 1 ? ISD::INTRINSIC_W_CHAIN : ISD::INTRINSIC_VOID, DL,
 747     DAG.getVTList(Res), Ops).getNode();
 748
 749   if (BR) {
 750     // Give the branch instruction our target
 751     SDValue Ops[] = {
 752       BR->getOperand(0),
 753       BRCOND.getOperand(2)
 754     };
 755     DAG.MorphNodeTo(BR, ISD::BR, BR->getVTList(), Ops, 2);
 756   }
 757
 758   SDValue Chain = SDValue(Result, Result->getNumValues() - 1);
 759
 760   // Copy the intrinsic results to registers
 761   for (unsigned i = 1, e = Intr->getNumValues() - 1; i != e; ++i) {
 762     SDNode *CopyToReg = findUser(SDValue(Intr, i), ISD::CopyToReg);
 763     if (!CopyToReg)
 764       continue;
 765
 766     Chain = DAG.getCopyToReg(
 767       Chain, DL,
 768       CopyToReg->getOperand(1),
 769       SDValue(Result, i - 1),
 770       SDValue());
 771
 772     DAG.ReplaceAllUsesWith(SDValue(CopyToReg, 0), CopyToReg->getOperand(0));
 773   }
 774
 775   // Remove the old intrinsic from the chain
 776   DAG.ReplaceAllUsesOfValueWith(
 777     SDValue(Intr, Intr->getNumValues() - 1),
 778     Intr->getOperand(0));
 779
 780   return Chain;
 781 }
 782
 783 SDValue SITargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 784   SDLoc DL(Op);
 785   LoadSDNode *Load = cast<LoadSDNode>(Op);
 786   SDValue Ret = AMDGPUTargetLowering::LowerLOAD(Op, DAG);
 787   SDValue MergedValues[2];
 788   MergedValues[1] = Load->getChain();
 789   if (Ret.getNode()) {
 790     MergedValues[0] = Ret;
 791     return DAG.getMergeValues(MergedValues, 2, DL);
 792   }
 793
 794   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS) {
 795     return SDValue();
 796   }
 797
 798   EVT MemVT = Load->getMemoryVT();
 799
 800   assert(!MemVT.isVector() && "Private loads should be scalarized");
 801   assert(!MemVT.isFloatingPoint() && "FP loads should be promoted to int");
 802
 803   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
 804                             DAG.getConstant(2, MVT::i32));
 805   Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 806                     Load->getChain(), Ptr,
 807                     DAG.getTargetConstant(0, MVT::i32),
 808                     Op.getOperand(2));
 809   if (MemVT.getSizeInBits() == 64) {
 810     SDValue IncPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, Ptr,
 811                                  DAG.getConstant(1, MVT::i32));
 812
 813     SDValue LoadUpper = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 814                                     Load->getChain(), IncPtr,
 815                                     DAG.getTargetConstant(0, MVT::i32),
 816                                     Op.getOperand(2));
 817
 818     Ret = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ret, LoadUpper);
 819   }
 820
 821   MergedValues[0] = Ret;
 822   return DAG.getMergeValues(MergedValues, 2, DL);
 823
 824 }
 825
 826 SDValue SITargetLowering::LowerSampleIntrinsic(unsigned Opcode,
 827                                                const SDValue &Op,
 828                                                SelectionDAG &DAG) const {
 829   return DAG.getNode(Opcode, SDLoc(Op), Op.getValueType(), Op.getOperand(1),
 830                      Op.getOperand(2),
 831                      Op.getOperand(3),
 832                      Op.getOperand(4));
 833 }
 834
 835 SDValue SITargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
 836   if (Op.getValueType() != MVT::i64)
 837     return SDValue();
 838
 839   SDLoc DL(Op);
 840   SDValue Cond = Op.getOperand(0);
 841
 842   SDValue Zero = DAG.getConstant(0, MVT::i32);
 843   SDValue One = DAG.getConstant(1, MVT::i32);
 844
 845   SDValue LHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(1));
 846   SDValue RHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(2));
 847
 848   SDValue Lo0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, Zero);
 849   SDValue Lo1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, Zero);
 850
 851   SDValue Lo = DAG.getSelect(DL, MVT::i32, Cond, Lo0, Lo1);
 852
 853   SDValue Hi0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, One);
 854   SDValue Hi1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, One);
 855
 856   SDValue Hi = DAG.getSelect(DL, MVT::i32, Cond, Hi0, Hi1);
 857
 858   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i32, Lo, Hi);
 859   return DAG.getNode(ISD::BITCAST, DL, MVT::i64, Res);
 860 }
 861
 862 SDValue SITargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
 863   SDValue LHS = Op.getOperand(0);
 864   SDValue RHS = Op.getOperand(1);
 865   SDValue True = Op.getOperand(2);
 866   SDValue False = Op.getOperand(3);
 867   SDValue CC = Op.getOperand(4);
 868   EVT VT = Op.getValueType();
 869   SDLoc DL(Op);
 870
 871   // Possible Min/Max pattern
 872   SDValue MinMax = LowerMinMax(Op, DAG);
 873   if (MinMax.getNode()) {
 874     return MinMax;
 875   }
 876
 877   SDValue Cond = DAG.getNode(ISD::SETCC, DL, MVT::i1, LHS, RHS, CC);
 878   return DAG.getNode(ISD::SELECT, DL, VT, Cond, True, False);
 879 }
 880
 881 SDValue SITargetLowering::LowerSIGN_EXTEND(SDValue Op,
 882                                            SelectionDAG &DAG) const {
 883   EVT VT = Op.getValueType();
 884   SDLoc DL(Op);
 885
 886   if (VT != MVT::i64) {
 887     return SDValue();
 888   }
 889
 890   SDValue Hi = DAG.getNode(ISD::SRA, DL, MVT::i32, Op.getOperand(0),
 891                                                  DAG.getConstant(31, MVT::i32));
 892
 893   return DAG.getNode(ISD::BUILD_PAIR, DL, VT, Op.getOperand(0), Hi);
 894 }
 895
 896 SDValue SITargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
 897   SDLoc DL(Op);
 898   StoreSDNode *Store = cast<StoreSDNode>(Op);
 899   EVT VT = Store->getMemoryVT();
 900
 901   SDValue Ret = AMDGPUTargetLowering::LowerSTORE(Op, DAG);
 902   if (Ret.getNode())
 903     return Ret;
 904
 905   if (VT.isVector() && VT.getVectorNumElements() >= 8)
 906       return SplitVectorStore(Op, DAG);
 907
 908   if (VT == MVT::i1)
 909     return DAG.getTruncStore(Store->getChain(), DL,
 910                         DAG.getSExtOrTrunc(Store->getValue(), DL, MVT::i32),
 911                         Store->getBasePtr(), MVT::i1, Store->getMemOperand());
 912
 913   if (Store->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS)
 914     return SDValue();
 915
 916   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Store->getBasePtr(),
 917                             DAG.getConstant(2, MVT::i32));
 918   SDValue Chain = Store->getChain();
 919   SmallVector<SDValue, 8> Values;
 920
 921   if (Store->isTruncatingStore()) {
 922     unsigned Mask = 0;
 923     if (Store->getMemoryVT() == MVT::i8) {
 924       Mask = 0xff;
 925     } else if (Store->getMemoryVT() == MVT::i16) {
 926       Mask = 0xffff;
 927     }
 928     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 929                               Chain, Store->getBasePtr(),
 930                               DAG.getConstant(0, MVT::i32));
 931     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, Store->getBasePtr(),
 932                                   DAG.getConstant(0x3, MVT::i32));
 933     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
 934                                    DAG.getConstant(3, MVT::i32));
 935     SDValue MaskedValue = DAG.getNode(ISD::AND, DL, MVT::i32, Store->getValue(),
 936                                       DAG.getConstant(Mask, MVT::i32));
 937     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
 938                                        MaskedValue, ShiftAmt);
 939     SDValue RotrAmt = DAG.getNode(ISD::SUB, DL, MVT::i32,
 940                                   DAG.getConstant(32, MVT::i32), ShiftAmt);
 941     SDValue DstMask = DAG.getNode(ISD::ROTR, DL, MVT::i32,
 942                                   DAG.getConstant(Mask, MVT::i32),
 943                                   RotrAmt);
 944     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
 945     Dst = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
 946
 947     Values.push_back(Dst);
 948   } else if (VT == MVT::i64) {
 949     for (unsigned i = 0; i < 2; ++i) {
 950       Values.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32,
 951                        Store->getValue(), DAG.getConstant(i, MVT::i32)));
 952     }
 953   } else if (VT == MVT::i128) {
 954     for (unsigned i = 0; i < 2; ++i) {
 955       for (unsigned j = 0; j < 2; ++j) {
 956         Values.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32,
 957                            DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i64,
 958                            Store->getValue(), DAG.getConstant(i, MVT::i32)),
 959                          DAG.getConstant(j, MVT::i32)));
 960       }
 961     }
 962   } else {
 963     Values.push_back(Store->getValue());
 964   }
 965
 966   for (unsigned i = 0; i < Values.size(); ++i) {
 967     SDValue PartPtr = DAG.getNode(ISD::ADD, DL, MVT::i32,
 968                                   Ptr, DAG.getConstant(i, MVT::i32));
 969     Chain = DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
 970                         Chain, Values[i], PartPtr,
 971                         DAG.getTargetConstant(0, MVT::i32));
 972   }
 973   return Chain;
 974 }
 975
 976
 977 SDValue SITargetLowering::LowerZERO_EXTEND(SDValue Op,
 978                                            SelectionDAG &DAG) const {
 979   EVT VT = Op.getValueType();
 980   SDLoc DL(Op);
 981
 982   if (VT != MVT::i64) {
 983     return SDValue();
 984   }
 985
 986   SDValue Src = Op.getOperand(0);
 987   if (Src.getValueType() != MVT::i32)
 988     Src = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, Src);
 989
 990   SDValue Zero = DAG.getConstant(0, MVT::i32);
 991   return DAG.getNode(ISD::BUILD_PAIR, DL, VT, Src, Zero);
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995 // Custom DAG optimizations
 996 //===----------------------------------------------------------------------===//
 997
 998 SDValue SITargetLowering::PerformDAGCombine(SDNode *N,
 999                                             DAGCombinerInfo &DCI) const {
1000   SelectionDAG &DAG = DCI.DAG;
1001   SDLoc DL(N);
1002   EVT VT = N->getValueType(0);
1003
1004   switch (N->getOpcode()) {
1005     default: return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1006     case ISD::SELECT_CC: {
1007       ConstantSDNode *True, *False;
1008       // i1 selectcc(l, r, -1, 0, cc) -> i1 setcc(l, r, cc)
1009       if ((True = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1010           && (False = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1011           && True->isAllOnesValue()
1012           && False->isNullValue()
1013           && VT == MVT::i1) {
1014         return DAG.getNode(ISD::SETCC, DL, VT, N->getOperand(0),
1015                            N->getOperand(1), N->getOperand(4));
1016
1017       }
1018       break;
1019     }
1020     case ISD::SETCC: {
1021       SDValue Arg0 = N->getOperand(0);
1022       SDValue Arg1 = N->getOperand(1);
1023       SDValue CC = N->getOperand(2);
1024       ConstantSDNode * C = nullptr;
1025       ISD::CondCode CCOp = dyn_cast<CondCodeSDNode>(CC)->get();
1026
1027       // i1 setcc (sext(i1), 0, setne) -> i1 setcc(i1, 0, setne)
1028       if (VT == MVT::i1
1029           && Arg0.getOpcode() == ISD::SIGN_EXTEND
1030           && Arg0.getOperand(0).getValueType() == MVT::i1
1031           && (C = dyn_cast<ConstantSDNode>(Arg1))
1032           && C->isNullValue()
1033           && CCOp == ISD::SETNE) {
1034         return SimplifySetCC(VT, Arg0.getOperand(0),
1035                              DAG.getConstant(0, MVT::i1), CCOp, true, DCI, DL);
1036       }
1037       break;
1038     }
1039   }
1040   return SDValue();
1041 }
1042
1043 /// \brief Test if RegClass is one of the VSrc classes
1044 static bool isVSrc(unsigned RegClass) {
1045   return AMDGPU::VSrc_32RegClassID == RegClass ||
1046          AMDGPU::VSrc_64RegClassID == RegClass;
1047 }
1048
1049 /// \brief Test if RegClass is one of the SSrc classes
1050 static bool isSSrc(unsigned RegClass) {
1051   return AMDGPU::SSrc_32RegClassID == RegClass ||
1052          AMDGPU::SSrc_64RegClassID == RegClass;
1053 }
1054
1055 /// \brief Analyze the possible immediate value Op
1056 ///
1057 /// Returns -1 if it isn't an immediate, 0 if it's and inline immediate
1058 /// and the immediate value if it's a literal immediate
1059 int32_t SITargetLowering::analyzeImmediate(const SDNode *N) const {
1060
1061   union {
1062     int32_t I;
1063     float F;
1064   } Imm;
1065
1066   if (const ConstantSDNode *Node = dyn_cast<ConstantSDNode>(N)) {
1067     if (Node->getZExtValue() >> 32) {
1068         return -1;
1069     }
1070     Imm.I = Node->getSExtValue();
1071   } else if (const ConstantFPSDNode *Node = dyn_cast<ConstantFPSDNode>(N)) {
1072     if (N->getValueType(0) != MVT::f32)
1073       return -1;
1074     Imm.F = Node->getValueAPF().convertToFloat();
1075   } else
1076     return -1; // It isn't an immediate
1077
1078   if ((Imm.I >= -16 && Imm.I <= 64) ||
1079       Imm.F == 0.5f || Imm.F == -0.5f ||
1080       Imm.F == 1.0f || Imm.F == -1.0f ||
1081       Imm.F == 2.0f || Imm.F == -2.0f ||
1082       Imm.F == 4.0f || Imm.F == -4.0f)
1083     return 0; // It's an inline immediate
1084
1085   return Imm.I; // It's a literal immediate
1086 }
1087
1088 /// \brief Try to fold an immediate directly into an instruction
1089 bool SITargetLowering::foldImm(SDValue &Operand, int32_t &Immediate,
1090                                bool &ScalarSlotUsed) const {
1091
1092   MachineSDNode *Mov = dyn_cast<MachineSDNode>(Operand);
1093   const SIInstrInfo *TII =
1094     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1095   if (!Mov || !TII->isMov(Mov->getMachineOpcode()))
1096     return false;
1097
1098   const SDValue &Op = Mov->getOperand(0);
1099   int32_t Value = analyzeImmediate(Op.getNode());
1100   if (Value == -1) {
1101     // Not an immediate at all
1102     return false;
1103
1104   } else if (Value == 0) {
1105     // Inline immediates can always be fold
1106     Operand = Op;
1107     return true;
1108
1109   } else if (Value == Immediate) {
1110     // Already fold literal immediate
1111     Operand = Op;
1112     return true;
1113
1114   } else if (!ScalarSlotUsed && !Immediate) {
1115     // Fold this literal immediate
1116     ScalarSlotUsed = true;
1117     Immediate = Value;
1118     Operand = Op;
1119     return true;
1120
1121   }
1122
1123   return false;
1124 }
1125
1126 const TargetRegisterClass *SITargetLowering::getRegClassForNode(
1127                                    SelectionDAG &DAG, const SDValue &Op) const {
1128   const SIInstrInfo *TII =
1129     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1130   const SIRegisterInfo &TRI = TII->getRegisterInfo();
1131
1132   if (!Op->isMachineOpcode()) {
1133     switch(Op->getOpcode()) {
1134     case ISD::CopyFromReg: {
1135       MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1136       unsigned Reg = cast<RegisterSDNode>(Op->getOperand(1))->getReg();
1137       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1138         return MRI.getRegClass(Reg);
1139       }
1140       return TRI.getPhysRegClass(Reg);
1141     }
1142     default:  return nullptr;
1143     }
1144   }
1145   const MCInstrDesc &Desc = TII->get(Op->getMachineOpcode());
1146   int OpClassID = Desc.OpInfo[Op.getResNo()].RegClass;
1147   if (OpClassID != -1) {
1148     return TRI.getRegClass(OpClassID);
1149   }
1150   switch(Op.getMachineOpcode()) {
1151   case AMDGPU::COPY_TO_REGCLASS:
1152     // Operand 1 is the register class id for COPY_TO_REGCLASS instructions.
1153     OpClassID = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
1154
1155     // If the COPY_TO_REGCLASS instruction is copying to a VSrc register
1156     // class, then the register class for the value could be either a
1157     // VReg or and SReg.  In order to get a more accurate
1158     if (OpClassID == AMDGPU::VSrc_32RegClassID ||
1159         OpClassID == AMDGPU::VSrc_64RegClassID) {
1160       return getRegClassForNode(DAG, Op.getOperand(0));
1161     }
1162     return TRI.getRegClass(OpClassID);
1163   case AMDGPU::EXTRACT_SUBREG: {
1164     int SubIdx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1165     const TargetRegisterClass *SuperClass =
1166       getRegClassForNode(DAG, Op.getOperand(0));
1167     return TRI.getSubClassWithSubReg(SuperClass, SubIdx);
1168   }
1169   case AMDGPU::REG_SEQUENCE:
1170     // Operand 0 is the register class id for REG_SEQUENCE instructions.
1171     return TRI.getRegClass(
1172       cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue());
1173   default:
1174     return getRegClassFor(Op.getSimpleValueType());
1175   }
1176 }
1177
1178 /// \brief Does "Op" fit into register class "RegClass" ?
1179 bool SITargetLowering::fitsRegClass(SelectionDAG &DAG, const SDValue &Op,
1180                                     unsigned RegClass) const {
1181   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1182   const TargetRegisterClass *RC = getRegClassForNode(DAG, Op);
1183   if (!RC) {
1184     return false;
1185   }
1186   return TRI->getRegClass(RegClass)->hasSubClassEq(RC);
1187 }
1188
1189 /// \brief Make sure that we don't exeed the number of allowed scalars
1190 void SITargetLowering::ensureSRegLimit(SelectionDAG &DAG, SDValue &Operand,
1191                                        unsigned RegClass,
1192                                        bool &ScalarSlotUsed) const {
1193
1194   // First map the operands register class to a destination class
1195   if (RegClass == AMDGPU::VSrc_32RegClassID)
1196     RegClass = AMDGPU::VReg_32RegClassID;
1197   else if (RegClass == AMDGPU::VSrc_64RegClassID)
1198     RegClass = AMDGPU::VReg_64RegClassID;
1199   else
1200     return;
1201
1202   // Nothing to do if they fit naturally
1203   if (fitsRegClass(DAG, Operand, RegClass))
1204     return;
1205
1206   // If the scalar slot isn't used yet use it now
1207   if (!ScalarSlotUsed) {
1208     ScalarSlotUsed = true;
1209     return;
1210   }
1211
1212   // This is a conservative aproach. It is possible that we can't determine the
1213   // correct register class and copy too often, but better safe than sorry.
1214   SDValue RC = DAG.getTargetConstant(RegClass, MVT::i32);
1215   SDNode *Node = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS, SDLoc(),
1216                                     Operand.getValueType(), Operand, RC);
1217   Operand = SDValue(Node, 0);
1218 }
1219
1220 /// \returns true if \p Node's operands are different from the SDValue list
1221 /// \p Ops
1222 static bool isNodeChanged(const SDNode *Node, const std::vector<SDValue> &Ops) {
1223   for (unsigned i = 0, e = Node->getNumOperands(); i < e; ++i) {
1224     if (Ops[i].getNode() != Node->getOperand(i).getNode()) {
1225       return true;
1226     }
1227   }
1228   return false;
1229 }
1230
1231 /// \brief Try to fold the Nodes operands into the Node
1232 SDNode *SITargetLowering::foldOperands(MachineSDNode *Node,
1233                                        SelectionDAG &DAG) const {
1234
1235   // Original encoding (either e32 or e64)
1236   int Opcode = Node->getMachineOpcode();
1237   const SIInstrInfo *TII =
1238     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1239   const MCInstrDesc *Desc = &TII->get(Opcode);
1240
1241   unsigned NumDefs = Desc->getNumDefs();
1242   unsigned NumOps = Desc->getNumOperands();
1243
1244   // Commuted opcode if available
1245   int OpcodeRev = Desc->isCommutable() ? TII->commuteOpcode(Opcode) : -1;
1246   const MCInstrDesc *DescRev = OpcodeRev == -1 ? nullptr : &TII->get(OpcodeRev);
1247
1248   assert(!DescRev || DescRev->getNumDefs() == NumDefs);
1249   assert(!DescRev || DescRev->getNumOperands() == NumOps);
1250
1251   // e64 version if available, -1 otherwise
1252   int OpcodeE64 = AMDGPU::getVOPe64(Opcode);
1253   const MCInstrDesc *DescE64 = OpcodeE64 == -1 ? nullptr : &TII->get(OpcodeE64);
1254
1255   assert(!DescE64 || DescE64->getNumDefs() == NumDefs);
1256   assert(!DescE64 || DescE64->getNumOperands() == (NumOps + 4));
1257
1258   int32_t Immediate = Desc->getSize() == 4 ? 0 : -1;
1259   bool HaveVSrc = false, HaveSSrc = false;
1260
1261   // First figure out what we alread have in this instruction
1262   for (unsigned i = 0, e = Node->getNumOperands(), Op = NumDefs;
1263        i != e && Op < NumOps; ++i, ++Op) {
1264
1265     unsigned RegClass = Desc->OpInfo[Op].RegClass;
1266     if (isVSrc(RegClass))
1267       HaveVSrc = true;
1268     else if (isSSrc(RegClass))
1269       HaveSSrc = true;
1270     else
1271       continue;
1272
1273     int32_t Imm = analyzeImmediate(Node->getOperand(i).getNode());
1274     if (Imm != -1 && Imm != 0) {
1275       // Literal immediate
1276       Immediate = Imm;
1277     }
1278   }
1279
1280   // If we neither have VSrc nor SSrc it makes no sense to continue
1281   if (!HaveVSrc && !HaveSSrc)
1282     return Node;
1283
1284   // No scalar allowed when we have both VSrc and SSrc
1285   bool ScalarSlotUsed = HaveVSrc && HaveSSrc;
1286
1287   // Second go over the operands and try to fold them
1288   std::vector<SDValue> Ops;
1289   bool Promote2e64 = false;
1290   for (unsigned i = 0, e = Node->getNumOperands(), Op = NumDefs;
1291        i != e && Op < NumOps; ++i, ++Op) {
1292
1293     const SDValue &Operand = Node->getOperand(i);
1294     Ops.push_back(Operand);
1295
1296     // Already folded immediate ?
1297     if (isa<ConstantSDNode>(Operand.getNode()) ||
1298         isa<ConstantFPSDNode>(Operand.getNode()))
1299       continue;
1300
1301     // Is this a VSrc or SSrc operand ?
1302     unsigned RegClass = Desc->OpInfo[Op].RegClass;
1303     if (isVSrc(RegClass) || isSSrc(RegClass)) {
1304       // Try to fold the immediates
1305       if (!foldImm(Ops[i], Immediate, ScalarSlotUsed)) {
1306         // Folding didn't worked, make sure we don't hit the SReg limit
1307         ensureSRegLimit(DAG, Ops[i], RegClass, ScalarSlotUsed);
1308       }
1309       continue;
1310     }
1311
1312     if (i == 1 && DescRev && fitsRegClass(DAG, Ops[0], RegClass)) {
1313
1314       unsigned OtherRegClass = Desc->OpInfo[NumDefs].RegClass;
1315       assert(isVSrc(OtherRegClass) || isSSrc(OtherRegClass));
1316
1317       // Test if it makes sense to swap operands
1318       if (foldImm(Ops[1], Immediate, ScalarSlotUsed) ||
1319           (!fitsRegClass(DAG, Ops[1], RegClass) &&
1320            fitsRegClass(DAG, Ops[1], OtherRegClass))) {
1321
1322         // Swap commutable operands
1323         std::swap(Ops[0], Ops[1]);
1324
1325         Desc = DescRev;
1326         DescRev = nullptr;
1327         continue;
1328       }
1329     }
1330
1331     if (DescE64 && !Immediate) {
1332
1333       // Test if it makes sense to switch to e64 encoding
1334       unsigned OtherRegClass = DescE64->OpInfo[Op].RegClass;
1335       if (!isVSrc(OtherRegClass) && !isSSrc(OtherRegClass))
1336         continue;
1337
1338       int32_t TmpImm = -1;
1339       if (foldImm(Ops[i], TmpImm, ScalarSlotUsed) ||
1340           (!fitsRegClass(DAG, Ops[i], RegClass) &&
1341            fitsRegClass(DAG, Ops[1], OtherRegClass))) {
1342
1343         // Switch to e64 encoding
1344         Immediate = -1;
1345         Promote2e64 = true;
1346         Desc = DescE64;
1347         DescE64 = nullptr;
1348       }
1349     }
1350   }
1351
1352   if (Promote2e64) {
1353     // Add the modifier flags while promoting
1354     for (unsigned i = 0; i < 4; ++i)
1355       Ops.push_back(DAG.getTargetConstant(0, MVT::i32));
1356   }
1357
1358   // Add optional chain and glue
1359   for (unsigned i = NumOps - NumDefs, e = Node->getNumOperands(); i < e; ++i)
1360     Ops.push_back(Node->getOperand(i));
1361
1362   // Nodes that have a glue result are not CSE'd by getMachineNode(), so in
1363   // this case a brand new node is always be created, even if the operands
1364   // are the same as before.  So, manually check if anything has been changed.
1365   if (Desc->Opcode == Opcode && !isNodeChanged(Node, Ops)) {
1366     return Node;
1367   }
1368
1369   // Create a complete new instruction
1370   return DAG.getMachineNode(Desc->Opcode, SDLoc(Node), Node->getVTList(), Ops);
1371 }
1372
1373 /// \brief Helper function for adjustWritemask
1374 static unsigned SubIdx2Lane(unsigned Idx) {
1375   switch (Idx) {
1376   default: return 0;
1377   case AMDGPU::sub0: return 0;
1378   case AMDGPU::sub1: return 1;
1379   case AMDGPU::sub2: return 2;
1380   case AMDGPU::sub3: return 3;
1381   }
1382 }
1383
1384 /// \brief Adjust the writemask of MIMG instructions
1385 void SITargetLowering::adjustWritemask(MachineSDNode *&Node,
1386                                        SelectionDAG &DAG) const {
1387   SDNode *Users[4] = { };
1388   unsigned Lane = 0;
1389   unsigned OldDmask = Node->getConstantOperandVal(0);
1390   unsigned NewDmask = 0;
1391
1392   // Try to figure out the used register components
1393   for (SDNode::use_iterator I = Node->use_begin(), E = Node->use_end();
1394        I != E; ++I) {
1395
1396     // Abort if we can't understand the usage
1397     if (!I->isMachineOpcode() ||
1398         I->getMachineOpcode() != TargetOpcode::EXTRACT_SUBREG)
1399       return;
1400
1401     // Lane means which subreg of %VGPRa_VGPRb_VGPRc_VGPRd is used.
1402     // Note that subregs are packed, i.e. Lane==0 is the first bit set
1403     // in OldDmask, so it can be any of X,Y,Z,W; Lane==1 is the second bit
1404     // set, etc.
1405     Lane = SubIdx2Lane(I->getConstantOperandVal(1));
1406
1407     // Set which texture component corresponds to the lane.
1408     unsigned Comp;
1409     for (unsigned i = 0, Dmask = OldDmask; i <= Lane; i++) {
1410       assert(Dmask);
1411       Comp = countTrailingZeros(Dmask);
1412       Dmask &= ~(1 << Comp);
1413     }
1414
1415     // Abort if we have more than one user per component
1416     if (Users[Lane])
1417       return;
1418
1419     Users[Lane] = *I;
1420     NewDmask |= 1 << Comp;
1421   }
1422
1423   // Abort if there's no change
1424   if (NewDmask == OldDmask)
1425     return;
1426
1427   // Adjust the writemask in the node
1428   std::vector<SDValue> Ops;
1429   Ops.push_back(DAG.getTargetConstant(NewDmask, MVT::i32));
1430   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i)
1431     Ops.push_back(Node->getOperand(i));
1432   Node = (MachineSDNode*)DAG.UpdateNodeOperands(Node, Ops.data(), Ops.size());
1433
1434   // If we only got one lane, replace it with a copy
1435   // (if NewDmask has only one bit set...)
1436   if (NewDmask && (NewDmask & (NewDmask-1)) == 0) {
1437     SDValue RC = DAG.getTargetConstant(AMDGPU::VReg_32RegClassID, MVT::i32);
1438     SDNode *Copy = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS,
1439                                       SDLoc(), Users[Lane]->getValueType(0),
1440                                       SDValue(Node, 0), RC);
1441     DAG.ReplaceAllUsesWith(Users[Lane], Copy);
1442     return;
1443   }
1444
1445   // Update the users of the node with the new indices
1446   for (unsigned i = 0, Idx = AMDGPU::sub0; i < 4; ++i) {
1447
1448     SDNode *User = Users[i];
1449     if (!User)
1450       continue;
1451
1452     SDValue Op = DAG.getTargetConstant(Idx, MVT::i32);
1453     DAG.UpdateNodeOperands(User, User->getOperand(0), Op);
1454
1455     switch (Idx) {
1456     default: break;
1457     case AMDGPU::sub0: Idx = AMDGPU::sub1; break;
1458     case AMDGPU::sub1: Idx = AMDGPU::sub2; break;
1459     case AMDGPU::sub2: Idx = AMDGPU::sub3; break;
1460     }
1461   }
1462 }
1463
1464 /// \brief Fold the instructions after slecting them
1465 SDNode *SITargetLowering::PostISelFolding(MachineSDNode *Node,
1466                                           SelectionDAG &DAG) const {
1467   const SIInstrInfo *TII =
1468       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1469   Node = AdjustRegClass(Node, DAG);
1470
1471   if (TII->isMIMG(Node->getMachineOpcode()))
1472     adjustWritemask(Node, DAG);
1473
1474   return foldOperands(Node, DAG);
1475 }
1476
1477 /// \brief Assign the register class depending on the number of
1478 /// bits set in the writemask
1479 void SITargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
1480                                                      SDNode *Node) const {
1481   const SIInstrInfo *TII =
1482       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1483   if (!TII->isMIMG(MI->getOpcode()))
1484     return;
1485
1486   unsigned VReg = MI->getOperand(0).getReg();
1487   unsigned Writemask = MI->getOperand(1).getImm();
1488   unsigned BitsSet = 0;
1489   for (unsigned i = 0; i < 4; ++i)
1490     BitsSet += Writemask & (1 << i) ? 1 : 0;
1491
1492   const TargetRegisterClass *RC;
1493   switch (BitsSet) {
1494   default: return;
1495   case 1:  RC = &AMDGPU::VReg_32RegClass; break;
1496   case 2:  RC = &AMDGPU::VReg_64RegClass; break;
1497   case 3:  RC = &AMDGPU::VReg_96RegClass; break;
1498   }
1499
1500   unsigned NewOpcode = TII->getMaskedMIMGOp(MI->getOpcode(), BitsSet);
1501   MI->setDesc(TII->get(NewOpcode));
1502   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1503   MRI.setRegClass(VReg, RC);
1504 }
1505
1506 MachineSDNode *SITargetLowering::AdjustRegClass(MachineSDNode *N,
1507                                                 SelectionDAG &DAG) const {
1508
1509   SDLoc DL(N);
1510   unsigned NewOpcode = N->getMachineOpcode();
1511
1512   switch (N->getMachineOpcode()) {
1513   default: return N;
1514   case AMDGPU::S_LOAD_DWORD_IMM:
1515     NewOpcode = AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1516     // Fall-through
1517   case AMDGPU::S_LOAD_DWORDX2_SGPR:
1518     if (NewOpcode == N->getMachineOpcode()) {
1519       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1520     }
1521     // Fall-through
1522   case AMDGPU::S_LOAD_DWORDX4_IMM:
1523   case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1524     if (NewOpcode == N->getMachineOpcode()) {
1525       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1526     }
1527     if (fitsRegClass(DAG, N->getOperand(0), AMDGPU::SReg_64RegClassID)) {
1528       return N;
1529     }
1530     ConstantSDNode *Offset = cast<ConstantSDNode>(N->getOperand(1));
1531     SDValue Ops[] = {
1532       SDValue(DAG.getMachineNode(AMDGPU::SI_ADDR64_RSRC, DL, MVT::i128,
1533                                  DAG.getConstant(0, MVT::i64)), 0),
1534       N->getOperand(0),
1535       DAG.getConstant(Offset->getSExtValue() << 2, MVT::i32)
1536     };
1537     return DAG.getMachineNode(NewOpcode, DL, N->getVTList(), Ops);
1538   }
1539   }
1540 }
1541
1542 SDValue SITargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
1543                                                const TargetRegisterClass *RC,
1544                                                unsigned Reg, EVT VT) const {
1545   SDValue VReg = AMDGPUTargetLowering::CreateLiveInRegister(DAG, RC, Reg, VT);
1546
1547   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(DAG.getEntryNode()),
1548                             cast<RegisterSDNode>(VReg)->getReg(), VT);
1549 }