lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm12 : Operand<i32> {
   4   let DecoderMethod = "DecodeSimm12";
   5 }
   6
   7 def uimm5_lsl2 : Operand<OtherVT> {
   8   let EncoderMethod = "getUImm5Lsl2Encoding";
   9 }
  10
  11 def mem_mm_12 : Operand<i32> {
  12   let PrintMethod = "printMemOperand";
  13   let MIOperandInfo = (ops GPR32, simm12);
  14   let EncoderMethod = "getMemEncodingMMImm12";
  15   let ParserMatchClass = MipsMemAsmOperand;
  16   let OperandType = "OPERAND_MEMORY";
  17 }
  18
  19 def jmptarget_mm : Operand<OtherVT> {
  20   let EncoderMethod = "getJumpTargetOpValueMM";
  21 }
  22
  23 def calltarget_mm : Operand<iPTR> {
  24   let EncoderMethod = "getJumpTargetOpValueMM";
  25 }
  26
  27 def brtarget_mm : Operand<OtherVT> {
  28   let EncoderMethod = "getBranchTargetOpValueMM";
  29   let OperandType   = "OPERAND_PCREL";
  30   let DecoderMethod = "DecodeBranchTargetMM";
  31 }
  32
  33 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  34                       RegisterOperand RO> :
  35   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  36          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  37   let isBranch = 1;
  38   let isTerminator = 1;
  39   let hasDelaySlot = 0;
  40   let Defs = [AT];
  41 }
  42
  43 let canFoldAsLoad = 1 in
  44 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  45                       Operand MemOpnd> :
  46   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  47          !strconcat(opstr, "\t$rt, $addr"),
  48          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  49          NoItinerary, FrmI> {
  50   let DecoderMethod = "DecodeMemMMImm12";
  51   string Constraints = "$src = $rt";
  52 }
  53
  54 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  55                        Operand MemOpnd>:
  56   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  57          !strconcat(opstr, "\t$rt, $addr"),
  58          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  59   let DecoderMethod = "DecodeMemMMImm12";
  60 }
  61
  62 class LLBaseMM<string opstr, RegisterOperand RO> :
  63   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  64          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  65   let DecoderMethod = "DecodeMemMMImm12";
  66   let mayLoad = 1;
  67 }
  68
  69 class SCBaseMM<string opstr, RegisterOperand RO> :
  70   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  71          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  72   let DecoderMethod = "DecodeMemMMImm12";
  73   let mayStore = 1;
  74   let Constraints = "$rt = $dst";
  75 }
  76
  77 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
  78              InstrItinClass Itin = NoItinerary> :
  79   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  80          !strconcat(opstr, "\t$rt, $addr"),
  81          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
  82   let DecoderMethod = "DecodeMemMMImm12";
  83   let canFoldAsLoad = 1;
  84   let mayLoad = 1;
  85 }
  86
  87 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
  88       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
  89   [], II_MFHI_MFLO, FrmR> {
  90   let Uses = [UseReg];
  91   let hasSideEffects = 0;
  92 }
  93
  94 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
  95                InstrItinClass Itin = NoItinerary> :
  96   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
  97                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
  98   let isCommutable = isComm;
  99   let isReMaterializable = 1;
 100 }
 101
 102 // 16-bit Jump and Link (Call)
 103 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 104   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 105            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 106   let isCall = 1;
 107   let hasDelaySlot = 1;
 108   let Defs = [RA];
 109 }
 110
 111 // Base class for JRADDIUSP instruction.
 112 class JumpRAddiuStackMM16 :
 113   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 114                   [], IIBranch, FrmR> {
 115   let isTerminator = 1;
 116   let isBarrier = 1;
 117   let hasDelaySlot = 1;
 118   let isBranch = 1;
 119   let isIndirectBranch = 1;
 120 }
 121
 122 // 16-bit Jump and Link (Call) - Short Delay Slot
 123 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 124   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 125            [], IIBranch, FrmR> {
 126   let isCall = 1;
 127   let hasDelaySlot = 1;
 128   let Defs = [RA];
 129 }
 130
 131 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 132 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 133   class JumpLinkMM<string opstr, DAGOperand opnd> :
 134     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 135            [], IIBranch, FrmJ, opstr> {
 136     let DecoderMethod = "DecodeJumpTargetMM";
 137   }
 138
 139   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 140     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 141             [], IIBranch, FrmR>;
 142
 143   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 144                                   RegisterOperand RO> :
 145     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 146            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 147 }
 148
 149 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 150 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 151 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 152 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 153 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 154 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 155
 156 class WaitMM<string opstr> :
 157   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 158          NoItinerary, FrmOther, opstr>;
 159
 160 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 161   /// Compact Branch Instructions
 162   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 163                  COMPACT_BRANCH_FM_MM<0x7>;
 164   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 165                  COMPACT_BRANCH_FM_MM<0x5>;
 166
 167   /// Arithmetic Instructions (ALU Immediate)
 168   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 169                  ADDI_FM_MM<0xc>;
 170   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 171                  ADDI_FM_MM<0x4>;
 172   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 173                  SLTI_FM_MM<0x24>;
 174   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 175                  SLTI_FM_MM<0x2c>;
 176   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 177                  ADDI_FM_MM<0x34>;
 178   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 179                  ADDI_FM_MM<0x14>;
 180   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 181                  ADDI_FM_MM<0x1c>;
 182   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 183
 184   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 185                      LW_FM_MM<0xc>;
 186
 187   /// Arithmetic Instructions (3-Operand, R-Type)
 188   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 189   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 190   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 191   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 192   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 193   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 194   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 195                  ADD_FM_MM<0, 0x390>;
 196   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 197                  ADD_FM_MM<0, 0x250>;
 198   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 199                  ADD_FM_MM<0, 0x290>;
 200   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 201                  ADD_FM_MM<0, 0x310>;
 202   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 203   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 204                  MULT_FM_MM<0x22c>;
 205   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 206                  MULT_FM_MM<0x26c>;
 207   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 208                  MULT_FM_MM<0x2ac>;
 209   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 210                  MULT_FM_MM<0x2ec>;
 211
 212   /// Shift Instructions
 213   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 214                  SRA_FM_MM<0, 0>;
 215   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 216                  SRA_FM_MM<0x40, 0>;
 217   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 218                  SRA_FM_MM<0x80, 0>;
 219   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 220                  SRLV_FM_MM<0x10, 0>;
 221   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 222                  SRLV_FM_MM<0x50, 0>;
 223   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 224                  SRLV_FM_MM<0x90, 0>;
 225   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 226                  SRA_FM_MM<0xc0, 0>;
 227   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 228                  SRLV_FM_MM<0xd0, 0>;
 229
 230   /// Load and Store Instructions - aligned
 231   let DecoderMethod = "DecodeMemMMImm16" in {
 232     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 233     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 234     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 235     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 236     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 237     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 238     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 239     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 240   }
 241
 242   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 243
 244   /// Load and Store Instructions - unaligned
 245   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 246                LWL_FM_MM<0x0>;
 247   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 248                LWL_FM_MM<0x1>;
 249   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 250                LWL_FM_MM<0x8>;
 251   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 252                LWL_FM_MM<0x9>;
 253
 254   /// Move Conditional
 255   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 256                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 257   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 258                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 259   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 260                   CMov_F_I_FM_MM<0x25>;
 261   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 262                   CMov_F_I_FM_MM<0x5>;
 263
 264   /// Move to/from HI/LO
 265   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 266                 MTLO_FM_MM<0x0b5>;
 267   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 268                 MTLO_FM_MM<0x0f5>;
 269   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 270                 MFLO_FM_MM<0x035>;
 271   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 272                 MFLO_FM_MM<0x075>;
 273
 274   /// Multiply Add/Sub Instructions
 275   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 276   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 277   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 278   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 279
 280   /// Count Leading
 281   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 282                ISA_MIPS32;
 283   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 284                ISA_MIPS32;
 285
 286   /// Sign Ext In Register Instructions.
 287   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 288                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 289   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 290                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 291
 292   /// Word Swap Bytes Within Halfwords
 293   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 294                 ISA_MIPS32R2;
 295
 296   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 297                EXT_FM_MM<0x2c>;
 298   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 299                EXT_FM_MM<0x0c>;
 300
 301   /// Jump Instructions
 302   let DecoderMethod = "DecodeJumpTargetMM" in {
 303     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 304                       J_FM_MM<0x35>;
 305     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 306   }
 307   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 308   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 309
 310   /// Jump Instructions - Short Delay Slot
 311   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 312   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 313
 314   /// Branch Instructions
 315   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 316                 BEQ_FM_MM<0x25>;
 317   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 318                 BEQ_FM_MM<0x2d>;
 319   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 320                 BGEZ_FM_MM<0x2>;
 321   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 322                 BGEZ_FM_MM<0x6>;
 323   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 324                 BGEZ_FM_MM<0x4>;
 325   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 326                 BGEZ_FM_MM<0x0>;
 327   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 328                   BGEZAL_FM_MM<0x03>;
 329   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 330                   BGEZAL_FM_MM<0x01>;
 331
 332   /// Branch Instructions - Short Delay Slot
 333   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 334                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 335   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 336                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 337
 338   /// Control Instructions
 339   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 340   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 341   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 342   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 343   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 344   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 345   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 346                    ISA_MIPS32R2;
 347   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 348                    ISA_MIPS32R2;
 349
 350   /// Trap Instructions
 351   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 352   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 353   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 354   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 355   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 356   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 357
 358   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 359   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 360   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 361   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 362   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 363   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 364
 365   /// Load-linked, Store-conditional
 366   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 367   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 368
 369   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 370   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 371   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 372   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // MicroMips instruction aliases
 377 //===----------------------------------------------------------------------===//
 378
 379 let Predicates = [InMicroMips] in {
 380   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 381 }