[mips][microMIPS] Implement BGEZALS and BLTZALS instructions
[oota-llvm.git] / lib / Target / Mips / MicroMipsInstrInfo.td
1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
2
3 def simm12 : Operand<i32> {
4   let DecoderMethod = "DecodeSimm12";
5 }
6
7 def mem_mm_12 : Operand<i32> {
8   let PrintMethod = "printMemOperand";
9   let MIOperandInfo = (ops GPR32, simm12);
10   let EncoderMethod = "getMemEncodingMMImm12";
11   let ParserMatchClass = MipsMemAsmOperand;
12   let OperandType = "OPERAND_MEMORY";
13 }
14
15 def jmptarget_mm : Operand<OtherVT> {
16   let EncoderMethod = "getJumpTargetOpValueMM";
17 }
18
19 def calltarget_mm : Operand<iPTR> {
20   let EncoderMethod = "getJumpTargetOpValueMM";
21 }
22
23 def brtarget_mm : Operand<OtherVT> {
24   let EncoderMethod = "getBranchTargetOpValueMM";
25   let OperandType   = "OPERAND_PCREL";
26   let DecoderMethod = "DecodeBranchTargetMM";
27 }
28
29 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
30                       RegisterOperand RO> :
31   InstSE<(outs), (ins RO:$rs, opnd:$offset),
32          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
33   let isBranch = 1;
34   let isTerminator = 1;
35   let hasDelaySlot = 0;
36   let Defs = [AT];
37 }
38
39 let canFoldAsLoad = 1 in
40 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
41                       Operand MemOpnd> :
42   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
43          !strconcat(opstr, "\t$rt, $addr"),
44          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
45          NoItinerary, FrmI> {
46   let DecoderMethod = "DecodeMemMMImm12";
47   string Constraints = "$src = $rt";
48 }
49
50 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
51                        Operand MemOpnd>:
52   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
53          !strconcat(opstr, "\t$rt, $addr"),
54          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
55   let DecoderMethod = "DecodeMemMMImm12";
56 }
57
58 class LLBaseMM<string opstr, RegisterOperand RO> :
59   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
60          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
61   let DecoderMethod = "DecodeMemMMImm12";
62   let mayLoad = 1;
63 }
64
65 class SCBaseMM<string opstr, RegisterOperand RO> :
66   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
67          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
68   let DecoderMethod = "DecodeMemMMImm12";
69   let mayStore = 1;
70   let Constraints = "$rt = $dst";
71 }
72
73 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
74              InstrItinClass Itin = NoItinerary> :
75   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
76          !strconcat(opstr, "\t$rt, $addr"),
77          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
78   let DecoderMethod = "DecodeMemMMImm12";
79   let canFoldAsLoad = 1;
80   let mayLoad = 1;
81 }
82
83 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
84       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
85   [], II_MFHI_MFLO, FrmR> {
86   let Uses = [UseReg];
87   let hasSideEffects = 0;
88 }
89
90 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
91                InstrItinClass Itin = NoItinerary> :
92   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
93                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
94   let isCommutable = isComm;
95   let isReMaterializable = 1;
96 }
97
98 // 16-bit Jump and Link (Call)
99 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
100   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
101            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
102   let isCall = 1;
103   let hasDelaySlot = 1;
104   let Defs = [RA];
105 }
106
107 // MicroMIPS Jump and Link (Call) - Short Delay Slot
108 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
109   class JumpLinkMM<string opstr, DAGOperand opnd> :
110     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
111            [], IIBranch, FrmJ, opstr> {
112     let DecoderMethod = "DecodeJumpTargetMM";
113   }
114
115   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
116     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
117             [], IIBranch, FrmR>;
118
119   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
120                                   RegisterOperand RO> :
121     InstSE<(outs), (ins RO:$rs, opnd:$offset),
122            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
123 }
124
125 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
126 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
127 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
128 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
129
130 class WaitMM<string opstr> :
131   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
132          NoItinerary, FrmOther, opstr>;
133
134 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
135   /// Compact Branch Instructions
136   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
137                  COMPACT_BRANCH_FM_MM<0x7>;
138   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
139                  COMPACT_BRANCH_FM_MM<0x5>;
140
141   /// Arithmetic Instructions (ALU Immediate)
142   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
143                  ADDI_FM_MM<0xc>;
144   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
145                  ADDI_FM_MM<0x4>;
146   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
147                  SLTI_FM_MM<0x24>;
148   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
149                  SLTI_FM_MM<0x2c>;
150   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
151                  ADDI_FM_MM<0x34>;
152   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
153                  ADDI_FM_MM<0x14>;
154   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
155                  ADDI_FM_MM<0x1c>;
156   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
157
158   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
159                      LW_FM_MM<0xc>;
160
161   /// Arithmetic Instructions (3-Operand, R-Type)
162   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
163   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
164   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
165   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
166   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
167   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
168   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
169                  ADD_FM_MM<0, 0x390>;
170   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
171                  ADD_FM_MM<0, 0x250>;
172   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
173                  ADD_FM_MM<0, 0x290>;
174   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
175                  ADD_FM_MM<0, 0x310>;
176   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
177   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
178                  MULT_FM_MM<0x22c>;
179   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
180                  MULT_FM_MM<0x26c>;
181   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
182                  MULT_FM_MM<0x2ac>;
183   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
184                  MULT_FM_MM<0x2ec>;
185
186   /// Shift Instructions
187   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
188                  SRA_FM_MM<0, 0>;
189   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
190                  SRA_FM_MM<0x40, 0>;
191   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
192                  SRA_FM_MM<0x80, 0>;
193   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
194                  SRLV_FM_MM<0x10, 0>;
195   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
196                  SRLV_FM_MM<0x50, 0>;
197   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
198                  SRLV_FM_MM<0x90, 0>;
199   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
200                  SRA_FM_MM<0xc0, 0>;
201   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
202                  SRLV_FM_MM<0xd0, 0>;
203
204   /// Load and Store Instructions - aligned
205   let DecoderMethod = "DecodeMemMMImm16" in {
206     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
207     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
208     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
209     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
210     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
211     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
212     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
213     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
214   }
215
216   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
217
218   /// Load and Store Instructions - unaligned
219   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
220                LWL_FM_MM<0x0>;
221   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
222                LWL_FM_MM<0x1>;
223   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
224                LWL_FM_MM<0x8>;
225   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
226                LWL_FM_MM<0x9>;
227
228   /// Move Conditional
229   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
230                   NoItinerary>, ADD_FM_MM<0, 0x58>;
231   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
232                   NoItinerary>, ADD_FM_MM<0, 0x18>;
233   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
234                   CMov_F_I_FM_MM<0x25>;
235   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
236                   CMov_F_I_FM_MM<0x5>;
237
238   /// Move to/from HI/LO
239   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
240                 MTLO_FM_MM<0x0b5>;
241   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
242                 MTLO_FM_MM<0x0f5>;
243   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
244                 MFLO_FM_MM<0x035>;
245   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
246                 MFLO_FM_MM<0x075>;
247
248   /// Multiply Add/Sub Instructions
249   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
250   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
251   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
252   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
253
254   /// Count Leading
255   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
256                ISA_MIPS32;
257   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
258                ISA_MIPS32;
259
260   /// Sign Ext In Register Instructions.
261   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
262                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
263   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
264                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
265
266   /// Word Swap Bytes Within Halfwords
267   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
268                 ISA_MIPS32R2;
269
270   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
271                EXT_FM_MM<0x2c>;
272   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
273                EXT_FM_MM<0x0c>;
274
275   /// Jump Instructions
276   let DecoderMethod = "DecodeJumpTargetMM" in {
277     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
278                       J_FM_MM<0x35>;
279     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
280   }
281   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
282   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
283
284   /// Jump Instructions - Short Delay Slot
285   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
286   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
287
288   /// Branch Instructions
289   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
290                 BEQ_FM_MM<0x25>;
291   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
292                 BEQ_FM_MM<0x2d>;
293   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
294                 BGEZ_FM_MM<0x2>;
295   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
296                 BGEZ_FM_MM<0x6>;
297   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
298                 BGEZ_FM_MM<0x4>;
299   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
300                 BGEZ_FM_MM<0x0>;
301   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
302                   BGEZAL_FM_MM<0x03>;
303   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
304                   BGEZAL_FM_MM<0x01>;
305
306   /// Branch Instructions - Short Delay Slot
307   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
308                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
309   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
310                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
311
312   /// Control Instructions
313   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
314   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
315   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
316   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
317   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
318   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
319   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
320                    ISA_MIPS32R2;
321   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
322                    ISA_MIPS32R2;
323
324   /// Trap Instructions
325   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
326   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
327   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
328   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
329   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
330   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
331
332   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
333   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
334   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
335   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
336   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
337   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
338
339   /// Load-linked, Store-conditional
340   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
341   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
342
343   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
344   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
345   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
346   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
347 }
348
349 //===----------------------------------------------------------------------===//
350 // MicroMips instruction aliases
351 //===----------------------------------------------------------------------===//
352
353 let Predicates = [InMicroMips] in {
354   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
355 }