lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 // Use vldmia to load a Q register as a D register pair.
 119 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoadm,
 120                 "vldmia", "$addr, ${dst:dregpair}",
 121                 [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 122   let Inst{27-25} = 0b110;
 123   let Inst{24}    = 0; // P bit
 124   let Inst{23}    = 1; // U bit
 125   let Inst{20}    = 1;
 126   let Inst{11-8}  = 0b1011;
 127 }
 128
 129 // Use vstmia to store a Q register as a D register pair.
 130 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStorem,
 131                 "vstmia", "$addr, ${src:dregpair}",
 132                 [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 133   let Inst{27-25} = 0b110;
 134   let Inst{24}    = 0; // P bit
 135   let Inst{23}    = 1; // U bit
 136   let Inst{20}    = 0;
 137   let Inst{11-8}  = 0b1011;
 138 }
 139
 140 //   VLD1     : Vector Load (multiple single elements)
 141 class VLD1D<bits<4> op7_4, string Dt, ValueType Ty>
 142   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 143           "vld1", Dt, "\\{$dst\\}, $addr", "",
 144           [(set DPR:$dst, (Ty (int_arm_neon_vld1 addrmode6:$addr)))]>;
 145 class VLD1Q<bits<4> op7_4, string Dt, ValueType Ty>
 146   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 147           "vld1", Dt, "${dst:dregpair}, $addr", "",
 148           [(set QPR:$dst, (Ty (int_arm_neon_vld1 addrmode6:$addr)))]>;
 149
 150 def  VLD1d8   : VLD1D<0b0000, "8",  v8i8>;
 151 def  VLD1d16  : VLD1D<0b0100, "16", v4i16>;
 152 def  VLD1d32  : VLD1D<0b1000, "32", v2i32>;
 153 def  VLD1df   : VLD1D<0b1000, "32", v2f32>;
 154 def  VLD1d64  : VLD1D<0b1100, "64", v1i64>;
 155
 156 def  VLD1q8   : VLD1Q<0b0000, "8",  v16i8>;
 157 def  VLD1q16  : VLD1Q<0b0100, "16", v8i16>;
 158 def  VLD1q32  : VLD1Q<0b1000, "32", v4i32>;
 159 def  VLD1qf   : VLD1Q<0b1000, "32", v4f32>;
 160 def  VLD1q64  : VLD1Q<0b1100, "64", v2i64>;
 161
 162 let mayLoad = 1 in {
 163
 164 // ...with address register writeback:
 165 class VLD1DWB<bits<4> op7_4, string Dt>
 166   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 167           (ins addrmode6:$addr), IIC_VLD1,
 168           "vld1", Dt, "\\{$dst\\}, $addr",
 169           "$addr.addr = $wb", []>;
 170 class VLD1QWB<bits<4> op7_4, string Dt>
 171   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 172           (ins addrmode6:$addr), IIC_VLD1,
 173           "vld1", Dt, "${dst:dregpair}, $addr",
 174           "$addr.addr = $wb", []>;
 175
 176 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 177 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 178 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 179 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 180
 181 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 182 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 183 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 184 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 185 } // mayLoad = 1
 186
 187 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 188
 189 // These (dreg triple/quadruple) are for disassembly only.
 190 class VLD1D3<bits<4> op7_4, string Dt>
 191   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 192           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 193           "\\{$dst1, $dst2, $dst3\\}, $addr", "",
 194           [/* For disassembly only; pattern left blank */]>;
 195 class VLD1D4<bits<4> op7_4, string Dt>
 196   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 197           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 198           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "",
 199           [/* For disassembly only; pattern left blank */]>;
 200
 201 def  VLD1d8T  : VLD1D3<0b0000, "8">;
 202 def  VLD1d16T : VLD1D3<0b0100, "16">;
 203 def  VLD1d32T : VLD1D3<0b1000, "32">;
 204 //   VLD1d64T : implemented as VLD3d64
 205
 206 def  VLD1d8Q  : VLD1D4<0b0000, "8">;
 207 def  VLD1d16Q : VLD1D4<0b0100, "16">;
 208 def  VLD1d32Q : VLD1D4<0b1000, "32">;
 209 //   VLD1d64Q : implemented as VLD4d64
 210
 211 // ...with address register writeback:
 212 class VLD1D3WB<bits<4> op7_4, string Dt>
 213   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 214           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 215           "\\{$dst1, $dst2, $dst3\\}, $addr", "$addr.addr = $wb",
 216           [/* For disassembly only; pattern left blank */]>;
 217 class VLD1D4WB<bits<4> op7_4, string Dt>
 218   : NLdSt<0,0b10,0b0010,op7_4,
 219           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 220           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 221           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "$addr.addr = $wb",
 222           [/* For disassembly only; pattern left blank */]>;
 223
 224 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 225 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 226 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 227 //  VLD1d64T_UPD : implemented as VLD3d64_UPD
 228
 229 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 230 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 231 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 232 //  VLD1d64Q_UPD : implemented as VLD4d64_UPD
 233
 234 //   VLD2     : Vector Load (multiple 2-element structures)
 235 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 236   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 237           (ins addrmode6:$addr), IIC_VLD2,
 238           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 239 class VLD2Q<bits<4> op7_4, string Dt>
 240   : NLdSt<0, 0b10, 0b0011, op7_4,
 241           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 242           (ins addrmode6:$addr), IIC_VLD2,
 243           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 244
 245 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 246 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 247 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 248 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 249                       (ins addrmode6:$addr), IIC_VLD1,
 250                       "vld1", "64", "\\{$dst1, $dst2\\}, $addr", "", []>;
 251
 252 def  VLD2q8   : VLD2Q<0b0000, "8">;
 253 def  VLD2q16  : VLD2Q<0b0100, "16">;
 254 def  VLD2q32  : VLD2Q<0b1000, "32">;
 255
 256 // ...with address register writeback:
 257 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 258   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 259           (ins addrmode6:$addr), IIC_VLD2,
 260           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr",
 261           "$addr.addr = $wb", []>;
 262 class VLD2QWB<bits<4> op7_4, string Dt>
 263   : NLdSt<0, 0b10, 0b0011, op7_4,
 264           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 265           (ins addrmode6:$addr), IIC_VLD2,
 266           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 267           "$addr.addr = $wb", []>;
 268
 269 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 270 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 271 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 272 def VLD2d64_UPD : NLdSt<0,0b10,0b1010,0b1100,
 273                         (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 274                         (ins addrmode6:$addr), IIC_VLD1,
 275                         "vld1", "64", "\\{$dst1, $dst2\\}, $addr",
 276                         "$addr.addr = $wb", []>;
 277
 278 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 279 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 280 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 281
 282 // ...with double-spaced registers (for disassembly only):
 283 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 284 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 285 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 286 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 287 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 288 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 289
 290 //   VLD3     : Vector Load (multiple 3-element structures)
 291 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 292   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 293           (ins addrmode6:$addr), IIC_VLD3,
 294           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 295
 296 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 297 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 298 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 299 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 300                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 301                       (ins addrmode6:$addr), IIC_VLD1,
 302                       "vld1", "64", "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 303
 304 // ...with address register writeback:
 305 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 306   : NLdSt<0, 0b10, op11_8, op7_4,
 307           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 308           (ins addrmode6:$addr), IIC_VLD3,
 309           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr",
 310           "$addr.addr = $wb", []>;
 311
 312 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 313 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 314 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 315 def VLD3d64_UPD : NLdSt<0,0b10,0b0110,0b1100,
 316                         (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 317                         (ins addrmode6:$addr), IIC_VLD1,
 318                         "vld1", "64", "\\{$dst1, $dst2, $dst3\\}, $addr",
 319                         "$addr.addr = $wb", []>;
 320
 321 // ...with double-spaced registers (non-updating versions for disassembly only):
 322 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 323 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 324 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 325 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 326 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 327 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 328
 329 // ...alternate versions to be allocated odd register numbers:
 330 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 331 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 332 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 333
 334 //   VLD4     : Vector Load (multiple 4-element structures)
 335 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 336   : NLdSt<0, 0b10, op11_8, op7_4,
 337           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 338           (ins addrmode6:$addr), IIC_VLD4,
 339           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 340
 341 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 342 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 343 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 344 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 345                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 346                       (ins addrmode6:$addr), IIC_VLD1,
 347                       "vld1", "64", "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 348                       "", []>;
 349
 350 // ...with address register writeback:
 351 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 352   : NLdSt<0, 0b10, op11_8, op7_4,
 353           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 354           (ins addrmode6:$addr), IIC_VLD4,
 355           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 356           "$addr.addr = $wb", []>;
 357
 358 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 359 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 360 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 361 def VLD4d64_UPD : NLdSt<0,0b10,0b0010,0b1100,
 362                         (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4,
 363                          GPR:$wb),
 364                         (ins addrmode6:$addr), IIC_VLD1,
 365                         "vld1", "64",
 366                         "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 367                         "$addr.addr = $wb", []>;
 368
 369 // ...with double-spaced registers (non-updating versions for disassembly only):
 370 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 371 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 372 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 373 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 374 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 375 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 376
 377 // ...alternate versions to be allocated odd register numbers:
 378 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 379 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 380 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 381
 382 //   VLD1LN   : Vector Load (single element to one lane)
 383 //   FIXME: Not yet implemented.
 384
 385 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 386 class VLD2LN<bits<4> op11_8, string Dt>
 387   : NLdSt<1, 0b10, op11_8, {?,?,?,?}, (outs DPR:$dst1, DPR:$dst2),
 388           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 389           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 390           "$src1 = $dst1, $src2 = $dst2", []>;
 391
 392 def VLD2LNd8  : VLD2LN<0b0001, "8">;
 393 def VLD2LNd16 : VLD2LN<0b0101, "16"> { let Inst{5} = 0; }
 394 def VLD2LNd32 : VLD2LN<0b1001, "32"> { let Inst{6} = 0; }
 395
 396 // ...with double-spaced registers:
 397 def VLD2LNq16 : VLD2LN<0b0101, "16"> { let Inst{5} = 1; }
 398 def VLD2LNq32 : VLD2LN<0b1001, "32"> { let Inst{6} = 1; }
 399
 400 // ...alternate versions to be allocated odd register numbers:
 401 def VLD2LNq16odd : VLD2LN<0b0101, "16"> { let Inst{5} = 1; }
 402 def VLD2LNq32odd : VLD2LN<0b1001, "32"> { let Inst{6} = 1; }
 403
 404 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 405 class VLD3LN<bits<4> op11_8, string Dt>
 406   : NLdSt<1, 0b10, op11_8, {?,?,?,?}, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 407           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 408           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 409           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 410           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 411
 412 def VLD3LNd8  : VLD3LN<0b0010, "8"> { let Inst{4} = 0; }
 413 def VLD3LNd16 : VLD3LN<0b0110, "16"> { let Inst{5-4} = 0b00; }
 414 def VLD3LNd32 : VLD3LN<0b1010, "32"> { let Inst{6-4} = 0b000; }
 415
 416 // ...with double-spaced registers:
 417 def VLD3LNq16 : VLD3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 418 def VLD3LNq32 : VLD3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 419
 420 // ...alternate versions to be allocated odd register numbers:
 421 def VLD3LNq16odd : VLD3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 422 def VLD3LNq32odd : VLD3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 423
 424 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 425 class VLD4LN<bits<4> op11_8, string Dt>
 426   : NLdSt<1, 0b10, op11_8, {?,?,?,?},
 427           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 428           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 429           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 430           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 431           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 432
 433 def VLD4LNd8  : VLD4LN<0b0011, "8">;
 434 def VLD4LNd16 : VLD4LN<0b0111, "16"> { let Inst{5} = 0; }
 435 def VLD4LNd32 : VLD4LN<0b1011, "32"> { let Inst{6} = 0; }
 436
 437 // ...with double-spaced registers:
 438 def VLD4LNq16 : VLD4LN<0b0111, "16"> { let Inst{5} = 1; }
 439 def VLD4LNq32 : VLD4LN<0b1011, "32"> { let Inst{6} = 1; }
 440
 441 // ...alternate versions to be allocated odd register numbers:
 442 def VLD4LNq16odd : VLD4LN<0b0111, "16"> { let Inst{5} = 1; }
 443 def VLD4LNq32odd : VLD4LN<0b1011, "32"> { let Inst{6} = 1; }
 444
 445 //   VLD1DUP  : Vector Load (single element to all lanes)
 446 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 447 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 448 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 449 //   FIXME: Not yet implemented.
 450 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 451
 452 //   VST1     : Vector Store (multiple single elements)
 453 class VST1D<bits<4> op7_4, string Dt, ValueType Ty>
 454   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 455           "vst1", Dt, "\\{$src\\}, $addr", "",
 456           [(int_arm_neon_vst1 addrmode6:$addr, (Ty DPR:$src))]>;
 457 class VST1Q<bits<4> op7_4, string Dt, ValueType Ty>
 458   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 459           "vst1", Dt, "${src:dregpair}, $addr", "",
 460           [(int_arm_neon_vst1 addrmode6:$addr, (Ty QPR:$src))]>;
 461
 462 let hasExtraSrcRegAllocReq = 1 in {
 463 def  VST1d8   : VST1D<0b0000, "8",  v8i8>;
 464 def  VST1d16  : VST1D<0b0100, "16", v4i16>;
 465 def  VST1d32  : VST1D<0b1000, "32", v2i32>;
 466 def  VST1df   : VST1D<0b1000, "32", v2f32>;
 467 def  VST1d64  : VST1D<0b1100, "64", v1i64>;
 468
 469 def  VST1q8   : VST1Q<0b0000, "8",  v16i8>;
 470 def  VST1q16  : VST1Q<0b0100, "16", v8i16>;
 471 def  VST1q32  : VST1Q<0b1000, "32", v4i32>;
 472 def  VST1qf   : VST1Q<0b1000, "32", v4f32>;
 473 def  VST1q64  : VST1Q<0b1100, "64", v2i64>;
 474 } // hasExtraSrcRegAllocReq
 475
 476 // These (dreg triple/quadruple) are for disassembly only.
 477 class VST1D3<bits<4> op7_4, string Dt>
 478   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 479           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 480           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "",
 481           [/* For disassembly only; pattern left blank */]>;
 482 class VST1D4<bits<4> op7_4, string Dt>
 483   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 484           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 485           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 486           [/* For disassembly only; pattern left blank */]>;
 487
 488 def  VST1d8T  : VST1D3<0b0000, "8">;
 489 def  VST1d16T : VST1D3<0b0100, "16">;
 490 def  VST1d32T : VST1D3<0b1000, "32">;
 491 //   VST1d64T : implemented as VST3d64
 492
 493 def  VST1d8Q  : VST1D4<0b0000, "8">;
 494 def  VST1d16Q : VST1D4<0b0100, "16">;
 495 def  VST1d32Q : VST1D4<0b1000, "32">;
 496 //   VST1d64Q : implemented as VST4d64
 497
 498 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 499
 500 //   VST2     : Vector Store (multiple 2-element structures)
 501 class VST2D<bits<4> op7_4, string Dt>
 502   : NLdSt<0,0b00,0b1000,op7_4, (outs),
 503           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 504           "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 505 class VST2Q<bits<4> op7_4, string Dt>
 506   : NLdSt<0,0b00,0b0011,op7_4, (outs),
 507           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 508           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 509           "", []>;
 510
 511 def  VST2d8   : VST2D<0b0000, "8">;
 512 def  VST2d16  : VST2D<0b0100, "16">;
 513 def  VST2d32  : VST2D<0b1000, "32">;
 514 def  VST2d64  : NLdSt<0,0b00,0b1010,0b1100, (outs),
 515                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 516                       "vst1", "64", "\\{$src1, $src2\\}, $addr", "", []>;
 517
 518 def  VST2q8   : VST2Q<0b0000, "8">;
 519 def  VST2q16  : VST2Q<0b0100, "16">;
 520 def  VST2q32  : VST2Q<0b1000, "32">;
 521
 522 // These (double-spaced dreg pair) are for disassembly only.
 523 class VST2Ddbl<bits<4> op7_4, string Dt>
 524   : NLdSt<0, 0b00, 0b1001, op7_4, (outs),
 525           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 526           "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 527
 528 def  VST2d8D  : VST2Ddbl<0b0000, "8">;
 529 def  VST2d16D : VST2Ddbl<0b0100, "16">;
 530 def  VST2d32D : VST2Ddbl<0b1000, "32">;
 531
 532 //   VST3     : Vector Store (multiple 3-element structures)
 533 class VST3D<bits<4> op7_4, string Dt>
 534   : NLdSt<0,0b00,0b0100,op7_4, (outs),
 535           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 536           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 537 class VST3WB<bits<4> op7_4, string Dt>
 538   : NLdSt<0,0b00,0b0101,op7_4, (outs GPR:$wb),
 539           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 540           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr",
 541           "$addr.addr = $wb", []>;
 542
 543 def  VST3d8   : VST3D<0b0000, "8">;
 544 def  VST3d16  : VST3D<0b0100, "16">;
 545 def  VST3d32  : VST3D<0b1000, "32">;
 546 def  VST3d64  : NLdSt<0,0b00,0b0110,0b1100, (outs),
 547                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 548                       IIC_VST,
 549                       "vst1", "64", "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 550
 551 // vst3 to double-spaced even registers.
 552 def VST3q8_UPD  : VST3WB<0b0000, "8">;
 553 def VST3q16_UPD : VST3WB<0b0100, "16">;
 554 def VST3q32_UPD : VST3WB<0b1000, "32">;
 555
 556 // vst3 to double-spaced odd registers.
 557 def VST3q8odd_UPD  : VST3WB<0b0000, "8">;
 558 def VST3q16odd_UPD : VST3WB<0b0100, "16">;
 559 def VST3q32odd_UPD : VST3WB<0b1000, "32">;
 560
 561 //   VST4     : Vector Store (multiple 4-element structures)
 562 class VST4D<bits<4> op7_4, string Dt>
 563   : NLdSt<0,0b00,0b0000,op7_4, (outs),
 564           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 565           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 566           "", []>;
 567 class VST4WB<bits<4> op7_4, string Dt>
 568   : NLdSt<0,0b00,0b0001,op7_4, (outs GPR:$wb),
 569           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 570           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 571           "$addr.addr = $wb", []>;
 572
 573 def  VST4d8   : VST4D<0b0000, "8">;
 574 def  VST4d16  : VST4D<0b0100, "16">;
 575 def  VST4d32  : VST4D<0b1000, "32">;
 576 def  VST4d64  : NLdSt<0,0b00,0b0010,0b1100, (outs),
 577                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 578                        DPR:$src4), IIC_VST,
 579                       "vst1", "64", "\\{$src1, $src2, $src3, $src4\\}, $addr",
 580                       "", []>;
 581
 582 // vst4 to double-spaced even registers.
 583 def VST4q8_UPD  : VST4WB<0b0000, "8">;
 584 def VST4q16_UPD : VST4WB<0b0100, "16">;
 585 def VST4q32_UPD : VST4WB<0b1000, "32">;
 586
 587 // vst4 to double-spaced odd registers.
 588 def VST4q8odd_UPD  : VST4WB<0b0000, "8">;
 589 def VST4q16odd_UPD : VST4WB<0b0100, "16">;
 590 def VST4q32odd_UPD : VST4WB<0b1000, "32">;
 591
 592 //   VST1LN   : Vector Store (single element from one lane)
 593 //   FIXME: Not yet implemented.
 594
 595 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 596 class VST2LN<bits<4> op11_8, string Dt>
 597   : NLdSt<1, 0b00, op11_8, {?,?,?,?}, (outs),
 598           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 599           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 600           "", []>;
 601
 602 def VST2LNd8  : VST2LN<0b0001, "8">;
 603 def VST2LNd16 : VST2LN<0b0101, "16"> { let Inst{5} = 0; }
 604 def VST2LNd32 : VST2LN<0b1001, "32"> { let Inst{6} = 0; }
 605
 606 // ...with double-spaced registers:
 607 def VST2LNq16 : VST2LN<0b0101, "16"> { let Inst{5} = 1; }
 608 def VST2LNq32 : VST2LN<0b1001, "32"> { let Inst{6} = 1; }
 609
 610 // ...alternate versions to be allocated odd register numbers:
 611 def VST2LNq16odd : VST2LN<0b0101, "16"> { let Inst{5} = 1; }
 612 def VST2LNq32odd : VST2LN<0b1001, "32"> { let Inst{6} = 1; }
 613
 614 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 615 class VST3LN<bits<4> op11_8, string Dt>
 616   : NLdSt<1, 0b00, op11_8, {?,?,?,?}, (outs),
 617           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 618            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 619           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 620
 621 def VST3LNd8  : VST3LN<0b0010, "8"> { let Inst{4} = 0; }
 622 def VST3LNd16 : VST3LN<0b0110, "16"> { let Inst{5-4} = 0b00; }
 623 def VST3LNd32 : VST3LN<0b1010, "32"> { let Inst{6-4} = 0b000; }
 624
 625 // ...with double-spaced registers:
 626 def VST3LNq16 : VST3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 627 def VST3LNq32 : VST3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 628
 629 // ...alternate versions to be allocated odd register numbers:
 630 def VST3LNq16odd : VST3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 631 def VST3LNq32odd : VST3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 632
 633 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 634 class VST4LN<bits<4> op11_8, string Dt>
 635   : NLdSt<1, 0b00, op11_8, {?,?,?,?}, (outs),
 636           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 637            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 638           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 639           "", []>;
 640
 641 def VST4LNd8  : VST4LN<0b0011, "8">;
 642 def VST4LNd16 : VST4LN<0b0111, "16"> { let Inst{5} = 0; }
 643 def VST4LNd32 : VST4LN<0b1011, "32"> { let Inst{6} = 0; }
 644
 645 // ...with double-spaced registers:
 646 def VST4LNq16 : VST4LN<0b0111, "16"> { let Inst{5} = 1; }
 647 def VST4LNq32 : VST4LN<0b1011, "32"> { let Inst{6} = 1; }
 648
 649 // ...alternate versions to be allocated odd register numbers:
 650 def VST4LNq16odd : VST4LN<0b0111, "16"> { let Inst{5} = 1; }
 651 def VST4LNq32odd : VST4LN<0b1011, "32"> { let Inst{6} = 1; }
 652
 653 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 654
 655
 656 //===----------------------------------------------------------------------===//
 657 // NEON pattern fragments
 658 //===----------------------------------------------------------------------===//
 659
 660 // Extract D sub-registers of Q registers.
 661 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 662 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 663   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 664 }]>;
 665 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 666   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 667 }]>;
 668 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 669   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 670 }]>;
 671 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 672   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 673 }]>;
 674 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 675   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 676 }]>;
 677
 678 // Extract S sub-registers of Q/D registers.
 679 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 680 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 681   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 682 }]>;
 683
 684 // Translate lane numbers from Q registers to D subregs.
 685 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 686   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 687 }]>;
 688 def SubReg_i16_lane : SDNodeXForm<imm, [{
 689   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 690 }]>;
 691 def SubReg_i32_lane : SDNodeXForm<imm, [{
 692   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 693 }]>;
 694
 695 //===----------------------------------------------------------------------===//
 696 // Instruction Classes
 697 //===----------------------------------------------------------------------===//
 698
 699 // Basic 2-register operations: single-, double- and quad-register.
 700 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 701            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 702            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 703   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 704         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 705         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 706 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 707            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 708            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 709   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 710         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "",
 711         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 712 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 713            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 714            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 715   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 716         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src", "",
 717         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 718
 719 // Basic 2-register intrinsics, both double- and quad-register.
 720 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 721               bits<2> op17_16, bits<5> op11_7, bit op4,
 722               InstrItinClass itin, string OpcodeStr, string Dt,
 723               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 724   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 725         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 726         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 727 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 728               bits<2> op17_16, bits<5> op11_7, bit op4,
 729               InstrItinClass itin, string OpcodeStr, string Dt,
 730               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 731   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 732         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 733         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 734
 735 // Narrow 2-register intrinsics.
 736 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 737               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 738               InstrItinClass itin, string OpcodeStr, string Dt,
 739               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 740   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 741         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 742         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 743
 744 // Long 2-register intrinsics (currently only used for VMOVL).
 745 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 746               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 747               InstrItinClass itin, string OpcodeStr, string Dt,
 748               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 749   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 750         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 751         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 752
 753 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 754 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 755   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 756         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 757         OpcodeStr, Dt, "$dst1, $dst2",
 758         "$src1 = $dst1, $src2 = $dst2", []>;
 759 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 760                   InstrItinClass itin, string OpcodeStr, string Dt>
 761   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 762         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 763         "$src1 = $dst1, $src2 = $dst2", []>;
 764
 765 // Basic 3-register operations: single-, double- and quad-register.
 766 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 767            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 768            SDNode OpNode, bit Commutable>
 769   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 770         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 771         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 772   let isCommutable = Commutable;
 773 }
 774
 775 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 776            InstrItinClass itin, string OpcodeStr, string Dt,
 777            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 778   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 779         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 780         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 781         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 782   let isCommutable = Commutable;
 783 }
 784 // Same as N3VD but no data type.
 785 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 786            InstrItinClass itin, string OpcodeStr,
 787            ValueType ResTy, ValueType OpTy,
 788            SDNode OpNode, bit Commutable>
 789   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 790          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 791          OpcodeStr, "$dst, $src1, $src2", "",
 792          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 793   let isCommutable = Commutable;
 794 }
 795 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 796              InstrItinClass itin, string OpcodeStr, string Dt,
 797              ValueType Ty, SDNode ShOp>
 798   : N3V<0, 1, op21_20, op11_8, 1, 0,
 799         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 800         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 801         [(set (Ty DPR:$dst),
 802               (Ty (ShOp (Ty DPR:$src1),
 803                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 804   let isCommutable = 0;
 805 }
 806 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 807                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 808   : N3V<0, 1, op21_20, op11_8, 1, 0,
 809         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 810         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 811         [(set (Ty DPR:$dst),
 812               (Ty (ShOp (Ty DPR:$src1),
 813                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 814   let isCommutable = 0;
 815 }
 816
 817 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 818            InstrItinClass itin, string OpcodeStr, string Dt,
 819            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 820   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 821         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 822         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 823         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 824   let isCommutable = Commutable;
 825 }
 826 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 827            InstrItinClass itin, string OpcodeStr,
 828            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 829   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 830          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 831          OpcodeStr, "$dst, $src1, $src2", "",
 832          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 833   let isCommutable = Commutable;
 834 }
 835 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 836              InstrItinClass itin, string OpcodeStr, string Dt,
 837              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 838   : N3V<1, 1, op21_20, op11_8, 1, 0,
 839         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 840         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 841         [(set (ResTy QPR:$dst),
 842               (ResTy (ShOp (ResTy QPR:$src1),
 843                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 844                                                 imm:$lane)))))]> {
 845   let isCommutable = 0;
 846 }
 847 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
 848                ValueType ResTy, ValueType OpTy, SDNode ShOp>
 849   : N3V<1, 1, op21_20, op11_8, 1, 0,
 850         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 851         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 852         [(set (ResTy QPR:$dst),
 853               (ResTy (ShOp (ResTy QPR:$src1),
 854                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 855                                                 imm:$lane)))))]> {
 856   let isCommutable = 0;
 857 }
 858
 859 // Basic 3-register intrinsics, both double- and quad-register.
 860 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 861               InstrItinClass itin, string OpcodeStr, string Dt,
 862               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 863   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 864         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 865         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 866         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 867   let isCommutable = Commutable;
 868 }
 869 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 870                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 871   : N3V<0, 1, op21_20, op11_8, 1, 0,
 872         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 873         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 874         [(set (Ty DPR:$dst),
 875               (Ty (IntOp (Ty DPR:$src1),
 876                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 877                                            imm:$lane)))))]> {
 878   let isCommutable = 0;
 879 }
 880 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 881                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 882   : N3V<0, 1, op21_20, op11_8, 1, 0,
 883         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 884         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 885         [(set (Ty DPR:$dst),
 886               (Ty (IntOp (Ty DPR:$src1),
 887                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 888                                            imm:$lane)))))]> {
 889   let isCommutable = 0;
 890 }
 891
 892 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 893               InstrItinClass itin, string OpcodeStr, string Dt,
 894               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 895   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 896         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 897         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 898         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 899   let isCommutable = Commutable;
 900 }
 901 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 902                 string OpcodeStr, string Dt,
 903                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 904   : N3V<1, 1, op21_20, op11_8, 1, 0,
 905         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 906         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 907         [(set (ResTy QPR:$dst),
 908               (ResTy (IntOp (ResTy QPR:$src1),
 909                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 910                                                  imm:$lane)))))]> {
 911   let isCommutable = 0;
 912 }
 913 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 914                   string OpcodeStr, string Dt,
 915                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 916   : N3V<1, 1, op21_20, op11_8, 1, 0,
 917         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 918         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 919         [(set (ResTy QPR:$dst),
 920               (ResTy (IntOp (ResTy QPR:$src1),
 921                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 922                                                  imm:$lane)))))]> {
 923   let isCommutable = 0;
 924 }
 925
 926 // Multiply-Add/Sub operations: single-, double- and quad-register.
 927 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 928                 InstrItinClass itin, string OpcodeStr, string Dt,
 929                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 930   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 931         (outs DPR_VFP2:$dst),
 932         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 933         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
 934
 935 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 936                 InstrItinClass itin, string OpcodeStr, string Dt,
 937                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 938   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 939         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 940         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 941         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 942                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 943 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 944                   string OpcodeStr, string Dt,
 945                   ValueType Ty, SDNode MulOp, SDNode ShOp>
 946   : N3V<0, 1, op21_20, op11_8, 1, 0,
 947         (outs DPR:$dst),
 948         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 949         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 950         [(set (Ty DPR:$dst),
 951               (Ty (ShOp (Ty DPR:$src1),
 952                         (Ty (MulOp DPR:$src2,
 953                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 954                                                      imm:$lane)))))))]>;
 955 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 956                     string OpcodeStr, string Dt,
 957                     ValueType Ty, SDNode MulOp, SDNode ShOp>
 958   : N3V<0, 1, op21_20, op11_8, 1, 0,
 959         (outs DPR:$dst),
 960         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 961         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 962         [(set (Ty DPR:$dst),
 963               (Ty (ShOp (Ty DPR:$src1),
 964                         (Ty (MulOp DPR:$src2,
 965                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 966                                                      imm:$lane)))))))]>;
 967
 968 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 969                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
 970                 SDNode MulOp, SDNode OpNode>
 971   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 972         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 973         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 974         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 975                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 976 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 977                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 978                   SDNode MulOp, SDNode ShOp>
 979   : N3V<1, 1, op21_20, op11_8, 1, 0,
 980         (outs QPR:$dst),
 981         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 982         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 983         [(set (ResTy QPR:$dst),
 984               (ResTy (ShOp (ResTy QPR:$src1),
 985                            (ResTy (MulOp QPR:$src2,
 986                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 987                                                         imm:$lane)))))))]>;
 988 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 989                     string OpcodeStr, string Dt,
 990                     ValueType ResTy, ValueType OpTy,
 991                     SDNode MulOp, SDNode ShOp>
 992   : N3V<1, 1, op21_20, op11_8, 1, 0,
 993         (outs QPR:$dst),
 994         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 995         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 996         [(set (ResTy QPR:$dst),
 997               (ResTy (ShOp (ResTy QPR:$src1),
 998                            (ResTy (MulOp QPR:$src2,
 999                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1000                                                         imm:$lane)))))))]>;
1001
1002 // Neon 3-argument intrinsics, both double- and quad-register.
1003 // The destination register is also used as the first source operand register.
1004 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1005                InstrItinClass itin, string OpcodeStr, string Dt,
1006                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1007   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1008         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1009         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1010         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1011                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1012 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1013                InstrItinClass itin, string OpcodeStr, string Dt,
1014                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1015   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1016         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1017         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1018         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1019                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1020
1021 // Neon Long 3-argument intrinsic.  The destination register is
1022 // a quad-register and is also used as the first source operand register.
1023 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1024                InstrItinClass itin, string OpcodeStr, string Dt,
1025                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1026   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1027         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
1028         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1029         [(set QPR:$dst,
1030           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1031 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1032                  string OpcodeStr, string Dt,
1033                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1034   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1035         (outs QPR:$dst),
1036         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1037         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1038         [(set (ResTy QPR:$dst),
1039               (ResTy (IntOp (ResTy QPR:$src1),
1040                             (OpTy DPR:$src2),
1041                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1042                                                 imm:$lane)))))]>;
1043 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1044                    InstrItinClass itin, string OpcodeStr, string Dt,
1045                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1046   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1047         (outs QPR:$dst),
1048         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1049         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1050         [(set (ResTy QPR:$dst),
1051               (ResTy (IntOp (ResTy QPR:$src1),
1052                             (OpTy DPR:$src2),
1053                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1054                                                 imm:$lane)))))]>;
1055
1056 // Narrowing 3-register intrinsics.
1057 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1058               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1059               Intrinsic IntOp, bit Commutable>
1060   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1061         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
1062         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1063         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1064   let isCommutable = Commutable;
1065 }
1066
1067 // Long 3-register intrinsics.
1068 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1069               InstrItinClass itin, string OpcodeStr, string Dt,
1070               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1071   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1072         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1073         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1074         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1075   let isCommutable = Commutable;
1076 }
1077 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1078                 string OpcodeStr, string Dt,
1079                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1080   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1081         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1082         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1083         [(set (ResTy QPR:$dst),
1084               (ResTy (IntOp (OpTy DPR:$src1),
1085                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1086                                                 imm:$lane)))))]>;
1087 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1088                   InstrItinClass itin, string OpcodeStr, string Dt,
1089                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1090   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1091         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1092         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1093         [(set (ResTy QPR:$dst),
1094               (ResTy (IntOp (OpTy DPR:$src1),
1095                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1096                                                 imm:$lane)))))]>;
1097
1098 // Wide 3-register intrinsics.
1099 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1100               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1101               Intrinsic IntOp, bit Commutable>
1102   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1103         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
1104         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1105         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1106   let isCommutable = Commutable;
1107 }
1108
1109 // Pairwise long 2-register intrinsics, both double- and quad-register.
1110 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1111                 bits<2> op17_16, bits<5> op11_7, bit op4,
1112                 string OpcodeStr, string Dt,
1113                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1114   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1115         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1116         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1117 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1118                 bits<2> op17_16, bits<5> op11_7, bit op4,
1119                 string OpcodeStr, string Dt,
1120                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1121   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1122         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1123         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1124
1125 // Pairwise long 2-register accumulate intrinsics,
1126 // both double- and quad-register.
1127 // The destination register is also used as the first source operand register.
1128 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1129                  bits<2> op17_16, bits<5> op11_7, bit op4,
1130                  string OpcodeStr, string Dt,
1131                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1132   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1133         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1134         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1135         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1136 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1137                  bits<2> op17_16, bits<5> op11_7, bit op4,
1138                  string OpcodeStr, string Dt,
1139                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1140   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1141         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1142         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1143         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1144
1145 // Shift by immediate,
1146 // both double- and quad-register.
1147 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1148              InstrItinClass itin, string OpcodeStr, string Dt,
1149              ValueType Ty, SDNode OpNode>
1150   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1151            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
1152            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1153            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1154 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1155              InstrItinClass itin, string OpcodeStr, string Dt,
1156              ValueType Ty, SDNode OpNode>
1157   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1158            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1159            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1160            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1161
1162 // Long shift by immediate.
1163 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1164              string OpcodeStr, string Dt,
1165              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1166   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1167            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1168            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1169            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1170                                           (i32 imm:$SIMM))))]>;
1171
1172 // Narrow shift by immediate.
1173 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1174              InstrItinClass itin, string OpcodeStr, string Dt,
1175              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1176   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1177            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1178            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1179            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1180                                           (i32 imm:$SIMM))))]>;
1181
1182 // Shift right by immediate and accumulate,
1183 // both double- and quad-register.
1184 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1185                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1186   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1187            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1188            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1189            [(set DPR:$dst, (Ty (add DPR:$src1,
1190                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1191 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1192                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1193   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1194            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1195            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1196            [(set QPR:$dst, (Ty (add QPR:$src1,
1197                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1198
1199 // Shift by immediate and insert,
1200 // both double- and quad-register.
1201 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1202                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1203   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1204            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VSHLiD,
1205            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1206            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1207 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1208                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1209   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1210            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VSHLiQ,
1211            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1212            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1213
1214 // Convert, with fractional bits immediate,
1215 // both double- and quad-register.
1216 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1217               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1218               Intrinsic IntOp>
1219   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1220            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1221            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1222            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1223 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1224               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1225               Intrinsic IntOp>
1226   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1227            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1228            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1229            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1230
1231 //===----------------------------------------------------------------------===//
1232 // Multiclasses
1233 //===----------------------------------------------------------------------===//
1234
1235 // Abbreviations used in multiclass suffixes:
1236 //   Q = quarter int (8 bit) elements
1237 //   H = half int (16 bit) elements
1238 //   S = single int (32 bit) elements
1239 //   D = double int (64 bit) elements
1240
1241 // Neon 2-register vector operations -- for disassembly only.
1242
1243 // First with only element sizes of 8, 16 and 32 bits:
1244 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1245                        bits<5> op11_7, bit op4, string opc, string Dt,
1246                        string asm> {
1247   // 64-bit vector types.
1248   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1249                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1250                   opc, !strconcat(Dt, "8"), asm, "", []>;
1251   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1252                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1253                   opc, !strconcat(Dt, "16"), asm, "", []>;
1254   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1255                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1256                   opc, !strconcat(Dt, "32"), asm, "", []>;
1257   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1258                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1259                   opc, "f32", asm, "", []> {
1260     let Inst{10} = 1; // overwrite F = 1
1261   }
1262
1263   // 128-bit vector types.
1264   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1265                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1266                   opc, !strconcat(Dt, "8"), asm, "", []>;
1267   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1268                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1269                   opc, !strconcat(Dt, "16"), asm, "", []>;
1270   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1271                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1272                   opc, !strconcat(Dt, "32"), asm, "", []>;
1273   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1274                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1275                   opc, "f32", asm, "", []> {
1276     let Inst{10} = 1; // overwrite F = 1
1277   }
1278 }
1279
1280 // Neon 3-register vector operations.
1281
1282 // First with only element sizes of 8, 16 and 32 bits:
1283 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1284                    InstrItinClass itinD16, InstrItinClass itinD32,
1285                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1286                    string OpcodeStr, string Dt,
1287                    SDNode OpNode, bit Commutable = 0> {
1288   // 64-bit vector types.
1289   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1290                    OpcodeStr, !strconcat(Dt, "8"),
1291                    v8i8, v8i8, OpNode, Commutable>;
1292   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1293                    OpcodeStr, !strconcat(Dt, "16"),
1294                    v4i16, v4i16, OpNode, Commutable>;
1295   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1296                    OpcodeStr, !strconcat(Dt, "32"),
1297                    v2i32, v2i32, OpNode, Commutable>;
1298
1299   // 128-bit vector types.
1300   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1301                    OpcodeStr, !strconcat(Dt, "8"),
1302                    v16i8, v16i8, OpNode, Commutable>;
1303   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1304                    OpcodeStr, !strconcat(Dt, "16"),
1305                    v8i16, v8i16, OpNode, Commutable>;
1306   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1307                    OpcodeStr, !strconcat(Dt, "32"),
1308                    v4i32, v4i32, OpNode, Commutable>;
1309 }
1310
1311 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1312   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1313                        v4i16, ShOp>;
1314   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1315                      v2i32, ShOp>;
1316   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1317                        v8i16, v4i16, ShOp>;
1318   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1319                      v4i32, v2i32, ShOp>;
1320 }
1321
1322 // ....then also with element size 64 bits:
1323 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1324                     InstrItinClass itinD, InstrItinClass itinQ,
1325                     string OpcodeStr, string Dt,
1326                     SDNode OpNode, bit Commutable = 0>
1327   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1328             OpcodeStr, Dt, OpNode, Commutable> {
1329   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1330                    OpcodeStr, !strconcat(Dt, "64"),
1331                    v1i64, v1i64, OpNode, Commutable>;
1332   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1333                    OpcodeStr, !strconcat(Dt, "64"),
1334                    v2i64, v2i64, OpNode, Commutable>;
1335 }
1336
1337
1338 // Neon Narrowing 2-register vector intrinsics,
1339 //   source operand element sizes of 16, 32 and 64 bits:
1340 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1341                        bits<5> op11_7, bit op6, bit op4,
1342                        InstrItinClass itin, string OpcodeStr, string Dt,
1343                        Intrinsic IntOp> {
1344   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1345                       itin, OpcodeStr, !strconcat(Dt, "16"),
1346                       v8i8, v8i16, IntOp>;
1347   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1348                       itin, OpcodeStr, !strconcat(Dt, "32"),
1349                       v4i16, v4i32, IntOp>;
1350   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1351                       itin, OpcodeStr, !strconcat(Dt, "64"),
1352                       v2i32, v2i64, IntOp>;
1353 }
1354
1355
1356 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1357 //   source operand element sizes of 16, 32 and 64 bits:
1358 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1359                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1360   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1361                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1362   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1363                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1364   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1365                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1366 }
1367
1368
1369 // Neon 3-register vector intrinsics.
1370
1371 // First with only element sizes of 16 and 32 bits:
1372 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1373                      InstrItinClass itinD16, InstrItinClass itinD32,
1374                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1375                      string OpcodeStr, string Dt,
1376                      Intrinsic IntOp, bit Commutable = 0> {
1377   // 64-bit vector types.
1378   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16,
1379                       OpcodeStr, !strconcat(Dt, "16"),
1380                       v4i16, v4i16, IntOp, Commutable>;
1381   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32,
1382                       OpcodeStr, !strconcat(Dt, "32"),
1383                       v2i32, v2i32, IntOp, Commutable>;
1384
1385   // 128-bit vector types.
1386   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16,
1387                       OpcodeStr, !strconcat(Dt, "16"),
1388                       v8i16, v8i16, IntOp, Commutable>;
1389   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32,
1390                       OpcodeStr, !strconcat(Dt, "32"),
1391                       v4i32, v4i32, IntOp, Commutable>;
1392 }
1393
1394 multiclass N3VIntSL_HS<bits<4> op11_8,
1395                        InstrItinClass itinD16, InstrItinClass itinD32,
1396                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1397                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1398   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1399                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1400   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1401                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1402   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1403                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1404   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1405                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1406 }
1407
1408 // ....then also with element size of 8 bits:
1409 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1410                       InstrItinClass itinD16, InstrItinClass itinD32,
1411                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1412                       string OpcodeStr, string Dt,
1413                       Intrinsic IntOp, bit Commutable = 0>
1414   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1415               OpcodeStr, Dt, IntOp, Commutable> {
1416   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1417                       OpcodeStr, !strconcat(Dt, "8"),
1418                       v8i8, v8i8, IntOp, Commutable>;
1419   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1420                       OpcodeStr, !strconcat(Dt, "8"),
1421                       v16i8, v16i8, IntOp, Commutable>;
1422 }
1423
1424 // ....then also with element size of 64 bits:
1425 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1426                        InstrItinClass itinD16, InstrItinClass itinD32,
1427                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1428                        string OpcodeStr, string Dt,
1429                        Intrinsic IntOp, bit Commutable = 0>
1430   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1431                OpcodeStr, Dt, IntOp, Commutable> {
1432   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1433                       OpcodeStr, !strconcat(Dt, "64"),
1434                       v1i64, v1i64, IntOp, Commutable>;
1435   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1436                       OpcodeStr, !strconcat(Dt, "64"),
1437                       v2i64, v2i64, IntOp, Commutable>;
1438 }
1439
1440
1441 // Neon Narrowing 3-register vector intrinsics,
1442 //   source operand element sizes of 16, 32 and 64 bits:
1443 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1444                        string OpcodeStr, string Dt,
1445                        Intrinsic IntOp, bit Commutable = 0> {
1446   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1447                       OpcodeStr, !strconcat(Dt, "16"),
1448                       v8i8, v8i16, IntOp, Commutable>;
1449   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1450                       OpcodeStr, !strconcat(Dt, "32"),
1451                       v4i16, v4i32, IntOp, Commutable>;
1452   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1453                       OpcodeStr, !strconcat(Dt, "64"),
1454                       v2i32, v2i64, IntOp, Commutable>;
1455 }
1456
1457
1458 // Neon Long 3-register vector intrinsics.
1459
1460 // First with only element sizes of 16 and 32 bits:
1461 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1462                       InstrItinClass itin, string OpcodeStr, string Dt,
1463                       Intrinsic IntOp, bit Commutable = 0> {
1464   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1465                       OpcodeStr, !strconcat(Dt, "16"),
1466                       v4i32, v4i16, IntOp, Commutable>;
1467   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1468                       OpcodeStr, !strconcat(Dt, "32"),
1469                       v2i64, v2i32, IntOp, Commutable>;
1470 }
1471
1472 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1473                         InstrItinClass itin, string OpcodeStr, string Dt,
1474                         Intrinsic IntOp> {
1475   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1476                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1477   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1478                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1479 }
1480
1481 // ....then also with element size of 8 bits:
1482 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1483                        InstrItinClass itin, string OpcodeStr, string Dt,
1484                        Intrinsic IntOp, bit Commutable = 0>
1485   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1486                IntOp, Commutable> {
1487   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1488                       OpcodeStr, !strconcat(Dt, "8"),
1489                       v8i16, v8i8, IntOp, Commutable>;
1490 }
1491
1492
1493 // Neon Wide 3-register vector intrinsics,
1494 //   source operand element sizes of 8, 16 and 32 bits:
1495 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1496                        string OpcodeStr, string Dt,
1497                        Intrinsic IntOp, bit Commutable = 0> {
1498   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1499                       OpcodeStr, !strconcat(Dt, "8"),
1500                       v8i16, v8i8, IntOp, Commutable>;
1501   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1502                       OpcodeStr, !strconcat(Dt, "16"),
1503                       v4i32, v4i16, IntOp, Commutable>;
1504   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1505                       OpcodeStr, !strconcat(Dt, "32"),
1506                       v2i64, v2i32, IntOp, Commutable>;
1507 }
1508
1509
1510 // Neon Multiply-Op vector operations,
1511 //   element sizes of 8, 16 and 32 bits:
1512 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1513                         InstrItinClass itinD16, InstrItinClass itinD32,
1514                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1515                         string OpcodeStr, string Dt, SDNode OpNode> {
1516   // 64-bit vector types.
1517   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1518                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1519   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1520                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1521   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1522                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1523
1524   // 128-bit vector types.
1525   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1526                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1527   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1528                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1529   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1530                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1531 }
1532
1533 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1534                          InstrItinClass itinD16, InstrItinClass itinD32,
1535                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1536                          string OpcodeStr, string Dt, SDNode ShOp> {
1537   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1538                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1539   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1540                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1541   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1542                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1543                             mul, ShOp>;
1544   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1545                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1546                           mul, ShOp>;
1547 }
1548
1549 // Neon 3-argument intrinsics,
1550 //   element sizes of 8, 16 and 32 bits:
1551 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1552                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1553   // 64-bit vector types.
1554   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1555                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1556   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1557                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1558   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1559                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1560
1561   // 128-bit vector types.
1562   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1563                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1564   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1565                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1566   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1567                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1568 }
1569
1570
1571 // Neon Long 3-argument intrinsics.
1572
1573 // First with only element sizes of 16 and 32 bits:
1574 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1575                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1576   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1577                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1578   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1579                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1580 }
1581
1582 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1583                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1584   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1585                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1586   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1587                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1588 }
1589
1590 // ....then also with element size of 8 bits:
1591 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1592                         string OpcodeStr, string Dt, Intrinsic IntOp>
1593   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1594   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1595                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1596 }
1597
1598
1599 // Neon 2-register vector intrinsics,
1600 //   element sizes of 8, 16 and 32 bits:
1601 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1602                       bits<5> op11_7, bit op4,
1603                       InstrItinClass itinD, InstrItinClass itinQ,
1604                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1605   // 64-bit vector types.
1606   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1607                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1608   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1609                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1610   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1611                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1612
1613   // 128-bit vector types.
1614   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1615                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1616   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1617                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1618   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1619                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1620 }
1621
1622
1623 // Neon Pairwise long 2-register intrinsics,
1624 //   element sizes of 8, 16 and 32 bits:
1625 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1626                         bits<5> op11_7, bit op4,
1627                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1628   // 64-bit vector types.
1629   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1630                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1631   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1632                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1633   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1634                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1635
1636   // 128-bit vector types.
1637   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1638                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1639   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1640                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1641   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1642                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1643 }
1644
1645
1646 // Neon Pairwise long 2-register accumulate intrinsics,
1647 //   element sizes of 8, 16 and 32 bits:
1648 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1649                          bits<5> op11_7, bit op4,
1650                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1651   // 64-bit vector types.
1652   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1653                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1654   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1655                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1656   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1657                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1658
1659   // 128-bit vector types.
1660   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1661                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1662   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1663                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1664   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1665                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1666 }
1667
1668
1669 // Neon 2-register vector shift by immediate,
1670 //   element sizes of 8, 16, 32 and 64 bits:
1671 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1672                       InstrItinClass itin, string OpcodeStr, string Dt,
1673                       SDNode OpNode> {
1674   // 64-bit vector types.
1675   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1676                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1677     let Inst{21-19} = 0b001; // imm6 = 001xxx
1678   }
1679   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1680                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1681     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1682   }
1683   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1684                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1685     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1686   }
1687   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, itin,
1688                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1689                              // imm6 = xxxxxx
1690
1691   // 128-bit vector types.
1692   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1693                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1694     let Inst{21-19} = 0b001; // imm6 = 001xxx
1695   }
1696   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1697                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1698     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1699   }
1700   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1701                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1702     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1703   }
1704   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, itin,
1705                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1706                              // imm6 = xxxxxx
1707 }
1708
1709
1710 // Neon Shift-Accumulate vector operations,
1711 //   element sizes of 8, 16, 32 and 64 bits:
1712 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1713                          string OpcodeStr, string Dt, SDNode ShOp> {
1714   // 64-bit vector types.
1715   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1716                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1717     let Inst{21-19} = 0b001; // imm6 = 001xxx
1718   }
1719   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1720                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1721     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1722   }
1723   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1724                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1725     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1726   }
1727   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1728                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1729                              // imm6 = xxxxxx
1730
1731   // 128-bit vector types.
1732   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1733                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1734     let Inst{21-19} = 0b001; // imm6 = 001xxx
1735   }
1736   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1737                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1738     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1739   }
1740   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1741                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1742     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1743   }
1744   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1745                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1746                              // imm6 = xxxxxx
1747 }
1748
1749
1750 // Neon Shift-Insert vector operations,
1751 //   element sizes of 8, 16, 32 and 64 bits:
1752 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1753                          string OpcodeStr, SDNode ShOp> {
1754   // 64-bit vector types.
1755   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1756                         OpcodeStr, "8", v8i8, ShOp> {
1757     let Inst{21-19} = 0b001; // imm6 = 001xxx
1758   }
1759   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1760                         OpcodeStr, "16", v4i16, ShOp> {
1761     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1762   }
1763   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1764                         OpcodeStr, "32", v2i32, ShOp> {
1765     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1766   }
1767   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1768                         OpcodeStr, "64", v1i64, ShOp>;
1769                              // imm6 = xxxxxx
1770
1771   // 128-bit vector types.
1772   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1773                         OpcodeStr, "8", v16i8, ShOp> {
1774     let Inst{21-19} = 0b001; // imm6 = 001xxx
1775   }
1776   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1777                         OpcodeStr, "16", v8i16, ShOp> {
1778     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1779   }
1780   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1781                         OpcodeStr, "32", v4i32, ShOp> {
1782     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1783   }
1784   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1785                         OpcodeStr, "64", v2i64, ShOp>;
1786                              // imm6 = xxxxxx
1787 }
1788
1789 // Neon Shift Long operations,
1790 //   element sizes of 8, 16, 32 bits:
1791 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1792                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1793   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1794                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1795     let Inst{21-19} = 0b001; // imm6 = 001xxx
1796   }
1797   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1798                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1799     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1800   }
1801   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1802                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1803     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1804   }
1805 }
1806
1807 // Neon Shift Narrow operations,
1808 //   element sizes of 16, 32, 64 bits:
1809 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1810                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1811                       SDNode OpNode> {
1812   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1813                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1814     let Inst{21-19} = 0b001; // imm6 = 001xxx
1815   }
1816   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1817                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1818     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1819   }
1820   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1821                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1822     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1823   }
1824 }
1825
1826 //===----------------------------------------------------------------------===//
1827 // Instruction Definitions.
1828 //===----------------------------------------------------------------------===//
1829
1830 // Vector Add Operations.
1831
1832 //   VADD     : Vector Add (integer and floating-point)
1833 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1834                          add, 1>;
1835 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1836                      v2f32, v2f32, fadd, 1>;
1837 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1838                      v4f32, v4f32, fadd, 1>;
1839 //   VADDL    : Vector Add Long (Q = D + D)
1840 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
1841                             int_arm_neon_vaddls, 1>;
1842 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
1843                             int_arm_neon_vaddlu, 1>;
1844 //   VADDW    : Vector Add Wide (Q = Q + D)
1845 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
1846 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
1847 //   VHADD    : Vector Halving Add
1848 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1849                            IIC_VBINi4Q, "vhadd", "s", int_arm_neon_vhadds, 1>;
1850 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1851                            IIC_VBINi4Q, "vhadd", "u", int_arm_neon_vhaddu, 1>;
1852 //   VRHADD   : Vector Rounding Halving Add
1853 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1854                            IIC_VBINi4Q, "vrhadd", "s", int_arm_neon_vrhadds, 1>;
1855 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1856                            IIC_VBINi4Q, "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
1857 //   VQADD    : Vector Saturating Add
1858 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1859                             IIC_VBINi4Q, "vqadd", "s", int_arm_neon_vqadds, 1>;
1860 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1861                             IIC_VBINi4Q, "vqadd", "u", int_arm_neon_vqaddu, 1>;
1862 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1863 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
1864                             int_arm_neon_vaddhn, 1>;
1865 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1866 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
1867                             int_arm_neon_vraddhn, 1>;
1868
1869 // Vector Multiply Operations.
1870
1871 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1872 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
1873                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
1874 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul", "p8",
1875                         v8i8, v8i8, int_arm_neon_vmulp, 1>;
1876 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul", "p8",
1877                         v16i8, v16i8, int_arm_neon_vmulp, 1>;
1878 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
1879                      v2f32, v2f32, fmul, 1>;
1880 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
1881                      v4f32, v4f32, fmul, 1>;
1882 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
1883 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
1884 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
1885                        v2f32, fmul>;
1886
1887 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1888                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1889           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1890                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1891                                       (DSubReg_i16_reg imm:$lane))),
1892                               (SubReg_i16_lane imm:$lane)))>;
1893 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1894                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1895           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1896                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1897                                       (DSubReg_i32_reg imm:$lane))),
1898                               (SubReg_i32_lane imm:$lane)))>;
1899 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1900                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1901           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1902                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1903                                    (DSubReg_i32_reg imm:$lane))),
1904                            (SubReg_i32_lane imm:$lane)))>;
1905
1906 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1907 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1908                           IIC_VMULi16Q, IIC_VMULi32Q,
1909                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
1910 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1911                             IIC_VMULi16Q, IIC_VMULi32Q,
1912                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
1913 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1914                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
1915                                                             imm:$lane)))),
1916           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1917                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1918                                          (DSubReg_i16_reg imm:$lane))),
1919                                  (SubReg_i16_lane imm:$lane)))>;
1920 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1921                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
1922                                                             imm:$lane)))),
1923           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1924                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1925                                          (DSubReg_i32_reg imm:$lane))),
1926                                  (SubReg_i32_lane imm:$lane)))>;
1927
1928 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1929 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1930                             IIC_VMULi16Q, IIC_VMULi32Q,
1931                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
1932 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1933                               IIC_VMULi16Q, IIC_VMULi32Q,
1934                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
1935 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1936                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
1937                                                              imm:$lane)))),
1938           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1939                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1940                                           (DSubReg_i16_reg imm:$lane))),
1941                                   (SubReg_i16_lane imm:$lane)))>;
1942 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1943                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
1944                                                              imm:$lane)))),
1945           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1946                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1947                                           (DSubReg_i32_reg imm:$lane))),
1948                                   (SubReg_i32_lane imm:$lane)))>;
1949
1950 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1951 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
1952                             int_arm_neon_vmulls, 1>;
1953 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
1954                             int_arm_neon_vmullu, 1>;
1955 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
1956                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
1957 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
1958                              int_arm_neon_vmulls>;
1959 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
1960                              int_arm_neon_vmullu>;
1961
1962 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1963 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
1964                            int_arm_neon_vqdmull, 1>;
1965 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
1966                              int_arm_neon_vqdmull>;
1967
1968 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1969
1970 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1971 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1972                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
1973 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
1974                           v2f32, fmul, fadd>;
1975 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
1976                           v4f32, fmul, fadd>;
1977 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1978                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
1979 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
1980                             v2f32, fmul, fadd>;
1981 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
1982                             v4f32, v2f32, fmul, fadd>;
1983
1984 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1985                   (mul (v8i16 QPR:$src2),
1986                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1987           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
1988                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1989                                       (DSubReg_i16_reg imm:$lane))),
1990                               (SubReg_i16_lane imm:$lane)))>;
1991
1992 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1993                   (mul (v4i32 QPR:$src2),
1994                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1995           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
1996                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1997                                       (DSubReg_i32_reg imm:$lane))),
1998                               (SubReg_i32_lane imm:$lane)))>;
1999
2000 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2001                   (fmul (v4f32 QPR:$src2),
2002                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2003           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2004                            (v4f32 QPR:$src2),
2005                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2006                                    (DSubReg_i32_reg imm:$lane))),
2007                            (SubReg_i32_lane imm:$lane)))>;
2008
2009 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2010 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
2011 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
2012
2013 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2014 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2015
2016 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2017 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
2018                             int_arm_neon_vqdmlal>;
2019 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2020
2021 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2022 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2023                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2024 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2025                           v2f32, fmul, fsub>;
2026 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2027                           v4f32, fmul, fsub>;
2028 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2029                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2030 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2031                             v2f32, fmul, fsub>;
2032 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2033                             v4f32, v2f32, fmul, fsub>;
2034
2035 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2036                   (mul (v8i16 QPR:$src2),
2037                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2038           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2039                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2040                                       (DSubReg_i16_reg imm:$lane))),
2041                               (SubReg_i16_lane imm:$lane)))>;
2042
2043 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2044                   (mul (v4i32 QPR:$src2),
2045                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2046           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2047                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2048                                       (DSubReg_i32_reg imm:$lane))),
2049                               (SubReg_i32_lane imm:$lane)))>;
2050
2051 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2052                   (fmul (v4f32 QPR:$src2),
2053                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2054           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2055                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2056                                    (DSubReg_i32_reg imm:$lane))),
2057                            (SubReg_i32_lane imm:$lane)))>;
2058
2059 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2060 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
2061 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
2062
2063 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2064 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2065
2066 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2067 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
2068                             int_arm_neon_vqdmlsl>;
2069 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2070
2071 // Vector Subtract Operations.
2072
2073 //   VSUB     : Vector Subtract (integer and floating-point)
2074 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2075                          "vsub", "i", sub, 0>;
2076 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2077                      v2f32, v2f32, fsub, 0>;
2078 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2079                      v4f32, v4f32, fsub, 0>;
2080 //   VSUBL    : Vector Subtract Long (Q = D - D)
2081 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
2082                             int_arm_neon_vsubls, 1>;
2083 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
2084                             int_arm_neon_vsublu, 1>;
2085 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2086 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2087 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2088 //   VHSUB    : Vector Halving Subtract
2089 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2090                            IIC_VBINi4Q, IIC_VBINi4Q,
2091                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2092 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2093                            IIC_VBINi4Q, IIC_VBINi4Q,
2094                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2095 //   VQSUB    : Vector Saturing Subtract
2096 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2097                             IIC_VBINi4Q, IIC_VBINi4Q,
2098                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2099 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2100                             IIC_VBINi4Q, IIC_VBINi4Q,
2101                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2102 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2103 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2104                             int_arm_neon_vsubhn, 0>;
2105 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2106 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2107                             int_arm_neon_vrsubhn, 0>;
2108
2109 // Vector Comparisons.
2110
2111 //   VCEQ     : Vector Compare Equal
2112 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2113                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
2114 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2115                      NEONvceq, 1>;
2116 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2117                      NEONvceq, 1>;
2118 // For disassembly only.
2119 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2120                            "$dst, $src, #0">;
2121
2122 //   VCGE     : Vector Compare Greater Than or Equal
2123 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2124                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
2125 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2126                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
2127 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32",
2128                      v2i32, v2f32, NEONvcge, 0>;
2129 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2130                      NEONvcge, 0>;
2131 // For disassembly only.
2132 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2133                             "$dst, $src, #0">;
2134 // For disassembly only.
2135 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2136                             "$dst, $src, #0">;
2137
2138 //   VCGT     : Vector Compare Greater Than
2139 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2140                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
2141 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2142                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
2143 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2144                      NEONvcgt, 0>;
2145 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2146                      NEONvcgt, 0>;
2147 // For disassembly only.
2148 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2149                             "$dst, $src, #0">;
2150 // For disassembly only.
2151 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2152                             "$dst, $src, #0">;
2153
2154 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2155 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge", "f32",
2156                         v2i32, v2f32, int_arm_neon_vacged, 0>;
2157 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge", "f32",
2158                         v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2159 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2160 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt", "f32",
2161                         v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2162 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt", "f32",
2163                         v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2164 //   VTST     : Vector Test Bits
2165 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2166                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2167
2168 // Vector Bitwise Operations.
2169
2170 //   VAND     : Vector Bitwise AND
2171 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2172                       v2i32, v2i32, and, 1>;
2173 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2174                       v4i32, v4i32, and, 1>;
2175
2176 //   VEOR     : Vector Bitwise Exclusive OR
2177 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2178                       v2i32, v2i32, xor, 1>;
2179 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2180                       v4i32, v4i32, xor, 1>;
2181
2182 //   VORR     : Vector Bitwise OR
2183 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2184                       v2i32, v2i32, or, 1>;
2185 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2186                       v4i32, v4i32, or, 1>;
2187
2188 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2189 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2190                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2191                     "vbic", "$dst, $src1, $src2", "",
2192                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2193                                                 (vnot_conv DPR:$src2))))]>;
2194 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2195                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2196                     "vbic", "$dst, $src1, $src2", "",
2197                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2198                                                 (vnot_conv QPR:$src2))))]>;
2199
2200 //   VORN     : Vector Bitwise OR NOT
2201 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2202                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2203                     "vorn", "$dst, $src1, $src2", "",
2204                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2205                                                (vnot_conv DPR:$src2))))]>;
2206 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2207                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2208                     "vorn", "$dst, $src1, $src2", "",
2209                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2210                                                (vnot_conv QPR:$src2))))]>;
2211
2212 //   VMVN     : Vector Bitwise NOT
2213 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2214                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2215                     "vmvn", "$dst, $src", "",
2216                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2217 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2218                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2219                     "vmvn", "$dst, $src", "",
2220                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2221 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2222 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2223
2224 //   VBSL     : Vector Bitwise Select
2225 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2226                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2227                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2228                     [(set DPR:$dst,
2229                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2230                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2231 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2232                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2233                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2234                     [(set QPR:$dst,
2235                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2236                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2237
2238 //   VBIF     : Vector Bitwise Insert if False
2239 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2240 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2241                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2242                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2243                      [/* For disassembly only; pattern left blank */]>;
2244 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2245                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2246                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2247                      [/* For disassembly only; pattern left blank */]>;
2248
2249 //   VBIT     : Vector Bitwise Insert if True
2250 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2251 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2252                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2253                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2254                      [/* For disassembly only; pattern left blank */]>;
2255 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2256                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2257                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2258                      [/* For disassembly only; pattern left blank */]>;
2259
2260 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2261 // for equivalent operations with different register constraints; it just
2262 // inserts copies.
2263
2264 // Vector Absolute Differences.
2265
2266 //   VABD     : Vector Absolute Difference
2267 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2268                            IIC_VBINi4Q, IIC_VBINi4Q,
2269                            "vabd", "s", int_arm_neon_vabds, 0>;
2270 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2271                            IIC_VBINi4Q, IIC_VBINi4Q,
2272                            "vabd", "u", int_arm_neon_vabdu, 0>;
2273 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND,
2274                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2275 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ,
2276                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2277
2278 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2279 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2280                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2281 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2282                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2283
2284 //   VABA     : Vector Absolute Difference and Accumulate
2285 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2286 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2287
2288 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2289 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2290 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2291
2292 // Vector Maximum and Minimum.
2293
2294 //   VMAX     : Vector Maximum
2295 defm VMAXs    : N3VInt_QHS<0,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2296                            IIC_VBINi4Q, "vmax", "s", int_arm_neon_vmaxs, 1>;
2297 defm VMAXu    : N3VInt_QHS<1,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2298                            IIC_VBINi4Q, "vmax", "u", int_arm_neon_vmaxu, 1>;
2299 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax", "f32",
2300                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2301 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax", "f32",
2302                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2303
2304 //   VMIN     : Vector Minimum
2305 defm VMINs    : N3VInt_QHS<0,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2306                            IIC_VBINi4Q, "vmin", "s", int_arm_neon_vmins, 1>;
2307 defm VMINu    : N3VInt_QHS<1,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2308                            IIC_VBINi4Q, "vmin", "u", int_arm_neon_vminu, 1>;
2309 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin", "f32",
2310                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2311 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin", "f32",
2312                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2313
2314 // Vector Pairwise Operations.
2315
2316 //   VPADD    : Vector Pairwise Add
2317 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd", "i8",
2318                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2319 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd", "i16",
2320                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2321 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd", "i32",
2322                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2323 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd", "f32",
2324                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2325
2326 //   VPADDL   : Vector Pairwise Add Long
2327 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2328                              int_arm_neon_vpaddls>;
2329 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2330                              int_arm_neon_vpaddlu>;
2331
2332 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2333 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2334                               int_arm_neon_vpadals>;
2335 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2336                               int_arm_neon_vpadalu>;
2337
2338 //   VPMAX    : Vector Pairwise Maximum
2339 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "s8",
2340                         v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2341 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "s16",
2342                         v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2343 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "s32",
2344                         v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2345 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "u8",
2346                         v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2347 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "u16",
2348                         v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2349 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "u32",
2350                         v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2351 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax", "f32",
2352                         v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2353
2354 //   VPMIN    : Vector Pairwise Minimum
2355 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "s8",
2356                         v8i8, v8i8, int_arm_neon_vpmins, 0>;
2357 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "s16",
2358                         v4i16, v4i16, int_arm_neon_vpmins, 0>;
2359 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "s32",
2360                         v2i32, v2i32, int_arm_neon_vpmins, 0>;
2361 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "u8",
2362                         v8i8, v8i8, int_arm_neon_vpminu, 0>;
2363 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "u16",
2364                         v4i16, v4i16, int_arm_neon_vpminu, 0>;
2365 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "u32",
2366                         v2i32, v2i32, int_arm_neon_vpminu, 0>;
2367 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin", "f32",
2368                         v2f32, v2f32, int_arm_neon_vpmins, 0>;
2369
2370 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2371
2372 //   VRECPE   : Vector Reciprocal Estimate
2373 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2374                         IIC_VUNAD, "vrecpe", "u32",
2375                         v2i32, v2i32, int_arm_neon_vrecpe>;
2376 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2377                         IIC_VUNAQ, "vrecpe", "u32",
2378                         v4i32, v4i32, int_arm_neon_vrecpe>;
2379 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2380                         IIC_VUNAD, "vrecpe", "f32",
2381                         v2f32, v2f32, int_arm_neon_vrecpe>;
2382 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2383                         IIC_VUNAQ, "vrecpe", "f32",
2384                         v4f32, v4f32, int_arm_neon_vrecpe>;
2385
2386 //   VRECPS   : Vector Reciprocal Step
2387 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1,
2388                         IIC_VRECSD, "vrecps", "f32",
2389                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2390 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1,
2391                         IIC_VRECSQ, "vrecps", "f32",
2392                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2393
2394 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2395 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2396                          IIC_VUNAD, "vrsqrte", "u32",
2397                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2398 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2399                          IIC_VUNAQ, "vrsqrte", "u32",
2400                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2401 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2402                          IIC_VUNAD, "vrsqrte", "f32",
2403                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2404 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2405                          IIC_VUNAQ, "vrsqrte", "f32",
2406                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2407
2408 //   VRSQRTS  : Vector Reciprocal Square Root Step
2409 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1,
2410                         IIC_VRECSD, "vrsqrts", "f32",
2411                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2412 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1,
2413                         IIC_VRECSQ, "vrsqrts", "f32",
2414                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2415
2416 // Vector Shifts.
2417
2418 //   VSHL     : Vector Shift
2419 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2420                             IIC_VSHLiQ, "vshl", "s", int_arm_neon_vshifts, 0>;
2421 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2422                             IIC_VSHLiQ, "vshl", "u", int_arm_neon_vshiftu, 0>;
2423 //   VSHL     : Vector Shift Left (Immediate)
2424 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
2425 //   VSHR     : Vector Shift Right (Immediate)
2426 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs>;
2427 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru>;
2428
2429 //   VSHLL    : Vector Shift Left Long
2430 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2431 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2432
2433 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2434 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2435                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2436                 ValueType OpTy, SDNode OpNode>
2437   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2438            ResTy, OpTy, OpNode> {
2439   let Inst{21-16} = op21_16;
2440 }
2441 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2442                           v8i16, v8i8, NEONvshlli>;
2443 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2444                           v4i32, v4i16, NEONvshlli>;
2445 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2446                           v2i64, v2i32, NEONvshlli>;
2447
2448 //   VSHRN    : Vector Shift Right and Narrow
2449 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2450                            NEONvshrn>;
2451
2452 //   VRSHL    : Vector Rounding Shift
2453 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2454                             IIC_VSHLi4Q, "vrshl", "s", int_arm_neon_vrshifts,0>;
2455 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2456                             IIC_VSHLi4Q, "vrshl", "u", int_arm_neon_vrshiftu,0>;
2457 //   VRSHR    : Vector Rounding Shift Right
2458 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs>;
2459 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru>;
2460
2461 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2462 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2463                            NEONvrshrn>;
2464
2465 //   VQSHL    : Vector Saturating Shift
2466 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2467                             IIC_VSHLi4Q, "vqshl", "s", int_arm_neon_vqshifts,0>;
2468 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2469                             IIC_VSHLi4Q, "vqshl", "u", int_arm_neon_vqshiftu,0>;
2470 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2471 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s", NEONvqshls>;
2472 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u", NEONvqshlu>;
2473 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2474 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D, "vqshlu","s",NEONvqshlsu>;
2475
2476 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2477 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2478                            NEONvqshrns>;
2479 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2480                            NEONvqshrnu>;
2481
2482 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2483 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2484                            NEONvqshrnsu>;
2485
2486 //   VQRSHL   : Vector Saturating Rounding Shift
2487 defm VQRSHLs  : N3VInt_QHSD<0,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2488                             IIC_VSHLi4Q, "vqrshl", "s",
2489                             int_arm_neon_vqrshifts, 0>;
2490 defm VQRSHLu  : N3VInt_QHSD<1,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2491                             IIC_VSHLi4Q, "vqrshl", "u",
2492                             int_arm_neon_vqrshiftu, 0>;
2493
2494 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2495 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2496                            NEONvqrshrns>;
2497 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2498                            NEONvqrshrnu>;
2499
2500 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2501 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2502                            NEONvqrshrnsu>;
2503
2504 //   VSRA     : Vector Shift Right and Accumulate
2505 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2506 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2507 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2508 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2509 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2510
2511 //   VSLI     : Vector Shift Left and Insert
2512 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli>;
2513 //   VSRI     : Vector Shift Right and Insert
2514 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri>;
2515
2516 // Vector Absolute and Saturating Absolute.
2517
2518 //   VABS     : Vector Absolute Value
2519 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2520                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2521                            int_arm_neon_vabs>;
2522 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2523                         IIC_VUNAD, "vabs", "f32",
2524                         v2f32, v2f32, int_arm_neon_vabs>;
2525 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2526                         IIC_VUNAQ, "vabs", "f32",
2527                         v4f32, v4f32, int_arm_neon_vabs>;
2528
2529 //   VQABS    : Vector Saturating Absolute Value
2530 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2531                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2532                            int_arm_neon_vqabs>;
2533
2534 // Vector Negate.
2535
2536 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2537 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2538
2539 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2540   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2541         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2542         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2543 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2544   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2545         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2546         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2547
2548 //   VNEG     : Vector Negate
2549 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2550 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2551 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2552 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2553 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2554 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2555
2556 //   VNEG     : Vector Negate (floating-point)
2557 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2558                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2559                     "vneg", "f32", "$dst, $src", "",
2560                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2561 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2562                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2563                     "vneg", "f32", "$dst, $src", "",
2564                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2565
2566 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2567 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2568 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2569 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2570 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2571 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2572
2573 //   VQNEG    : Vector Saturating Negate
2574 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2575                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2576                            int_arm_neon_vqneg>;
2577
2578 // Vector Bit Counting Operations.
2579
2580 //   VCLS     : Vector Count Leading Sign Bits
2581 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2582                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2583                            int_arm_neon_vcls>;
2584 //   VCLZ     : Vector Count Leading Zeros
2585 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2586                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2587                            int_arm_neon_vclz>;
2588 //   VCNT     : Vector Count One Bits
2589 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2590                         IIC_VCNTiD, "vcnt", "8",
2591                         v8i8, v8i8, int_arm_neon_vcnt>;
2592 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2593                         IIC_VCNTiQ, "vcnt", "8",
2594                         v16i8, v16i8, int_arm_neon_vcnt>;
2595
2596 // Vector Swap -- for disassembly only.
2597 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2598                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2599                      "vswp", "$dst, $src", "", []>;
2600 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2601                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2602                      "vswp", "$dst, $src", "", []>;
2603
2604 // Vector Move Operations.
2605
2606 //   VMOV     : Vector Move (Register)
2607
2608 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2609                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2610 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2611                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2612
2613 //   VMOV     : Vector Move (Immediate)
2614
2615 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2616 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2617   return ARM::getVMOVImm(N, 1, *CurDAG);
2618 }]>;
2619 def vmovImm8 : PatLeaf<(build_vector), [{
2620   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2621 }], VMOV_get_imm8>;
2622
2623 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2624 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2625   return ARM::getVMOVImm(N, 2, *CurDAG);
2626 }]>;
2627 def vmovImm16 : PatLeaf<(build_vector), [{
2628   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2629 }], VMOV_get_imm16>;
2630
2631 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2632 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2633   return ARM::getVMOVImm(N, 4, *CurDAG);
2634 }]>;
2635 def vmovImm32 : PatLeaf<(build_vector), [{
2636   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2637 }], VMOV_get_imm32>;
2638
2639 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2640 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2641   return ARM::getVMOVImm(N, 8, *CurDAG);
2642 }]>;
2643 def vmovImm64 : PatLeaf<(build_vector), [{
2644   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2645 }], VMOV_get_imm64>;
2646
2647 // Note: Some of the cmode bits in the following VMOV instructions need to
2648 // be encoded based on the immed values.
2649
2650 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2651                          (ins h8imm:$SIMM), IIC_VMOVImm,
2652                          "vmov", "i8", "$dst, $SIMM", "",
2653                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2654 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2655                          (ins h8imm:$SIMM), IIC_VMOVImm,
2656                          "vmov", "i8", "$dst, $SIMM", "",
2657                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2658
2659 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2660                          (ins h16imm:$SIMM), IIC_VMOVImm,
2661                          "vmov", "i16", "$dst, $SIMM", "",
2662                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2663 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2664                          (ins h16imm:$SIMM), IIC_VMOVImm,
2665                          "vmov", "i16", "$dst, $SIMM", "",
2666                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2667
2668 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2669                          (ins h32imm:$SIMM), IIC_VMOVImm,
2670                          "vmov", "i32", "$dst, $SIMM", "",
2671                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2672 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2673                          (ins h32imm:$SIMM), IIC_VMOVImm,
2674                          "vmov", "i32", "$dst, $SIMM", "",
2675                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2676
2677 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2678                          (ins h64imm:$SIMM), IIC_VMOVImm,
2679                          "vmov", "i64", "$dst, $SIMM", "",
2680                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2681 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2682                          (ins h64imm:$SIMM), IIC_VMOVImm,
2683                          "vmov", "i64", "$dst, $SIMM", "",
2684                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2685
2686 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2687
2688 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2689                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2690                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2691                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2692                                            imm:$lane))]>;
2693 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2694                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2695                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2696                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2697                                            imm:$lane))]>;
2698 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2699                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2700                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2701                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2702                                            imm:$lane))]>;
2703 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2704                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2705                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2706                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2707                                            imm:$lane))]>;
2708 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2709                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2710                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2711                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2712                                            imm:$lane))]>;
2713 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2714 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2715           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2716                            (DSubReg_i8_reg imm:$lane))),
2717                      (SubReg_i8_lane imm:$lane))>;
2718 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2719           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2720                              (DSubReg_i16_reg imm:$lane))),
2721                      (SubReg_i16_lane imm:$lane))>;
2722 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2723           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2724                            (DSubReg_i8_reg imm:$lane))),
2725                      (SubReg_i8_lane imm:$lane))>;
2726 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2727           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2728                              (DSubReg_i16_reg imm:$lane))),
2729                      (SubReg_i16_lane imm:$lane))>;
2730 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2731           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2732                              (DSubReg_i32_reg imm:$lane))),
2733                      (SubReg_i32_lane imm:$lane))>;
2734 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2735           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2736                           (SSubReg_f32_reg imm:$src2))>;
2737 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2738           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2739                           (SSubReg_f32_reg imm:$src2))>;
2740 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2741 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2742 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2743           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2744
2745
2746 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2747
2748 let Constraints = "$src1 = $dst" in {
2749 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2750                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2751                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2752                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2753                                            GPR:$src2, imm:$lane))]>;
2754 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2755                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2756                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2757                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2758                                            GPR:$src2, imm:$lane))]>;
2759 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2760                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2761                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2762                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2763                                            GPR:$src2, imm:$lane))]>;
2764 }
2765 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2766           (v16i8 (INSERT_SUBREG QPR:$src1,
2767                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2768                                    (DSubReg_i8_reg imm:$lane))),
2769                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2770                   (DSubReg_i8_reg imm:$lane)))>;
2771 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2772           (v8i16 (INSERT_SUBREG QPR:$src1,
2773                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2774                                      (DSubReg_i16_reg imm:$lane))),
2775                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2776                   (DSubReg_i16_reg imm:$lane)))>;
2777 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2778           (v4i32 (INSERT_SUBREG QPR:$src1,
2779                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2780                                      (DSubReg_i32_reg imm:$lane))),
2781                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2782                   (DSubReg_i32_reg imm:$lane)))>;
2783
2784 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2785           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2786                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2787 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2788           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2789                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2790
2791 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2792 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2793 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2794           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2795
2796 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2797           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2798 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2799           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2800 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2801           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2802
2803 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2804           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2805 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2806           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2807 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2808           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2809
2810 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2811           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2812                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2813                          arm_dsubreg_0)>;
2814 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2815           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2816                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2817                          arm_dsubreg_0)>;
2818 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2819           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2820                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2821                          arm_dsubreg_0)>;
2822
2823 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2824
2825 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2826   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2827           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2828           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2829 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2830   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2831           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2832           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2833
2834 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
2835 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
2836 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
2837 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
2838 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
2839 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
2840
2841 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2842                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2843                       [(set DPR:$dst, (v2f32 (NEONvdup
2844                                               (f32 (bitconvert GPR:$src)))))]>;
2845 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2846                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2847                       [(set QPR:$dst, (v4f32 (NEONvdup
2848                                               (f32 (bitconvert GPR:$src)))))]>;
2849
2850 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2851
2852 class VDUPLND<bits<2> op19_18, bits<2> op17_16,
2853               string OpcodeStr, string Dt, ValueType Ty>
2854   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2855         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2856         OpcodeStr, Dt, "$dst, $src[$lane]", "",
2857         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2858
2859 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, string Dt,
2860               ValueType ResTy, ValueType OpTy>
2861   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2862         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2863         OpcodeStr, Dt, "$dst, $src[$lane]", "",
2864         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2865
2866 // Inst{19-16} is partially specified depending on the element size.
2867
2868 def VDUPLN8d  : VDUPLND<{?,?}, {?,1}, "vdup", "8", v8i8>;
2869 def VDUPLN16d : VDUPLND<{?,?}, {1,0}, "vdup", "16", v4i16>;
2870 def VDUPLN32d : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2i32>;
2871 def VDUPLNfd  : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2f32>;
2872 def VDUPLN8q  : VDUPLNQ<{?,?}, {?,1}, "vdup", "8", v16i8, v8i8>;
2873 def VDUPLN16q : VDUPLNQ<{?,?}, {1,0}, "vdup", "16", v8i16, v4i16>;
2874 def VDUPLN32q : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4i32, v2i32>;
2875 def VDUPLNfq  : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4f32, v2f32>;
2876
2877 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2878           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2879                                   (DSubReg_i8_reg imm:$lane))),
2880                            (SubReg_i8_lane imm:$lane)))>;
2881 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2882           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2883                                     (DSubReg_i16_reg imm:$lane))),
2884                             (SubReg_i16_lane imm:$lane)))>;
2885 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2886           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2887                                     (DSubReg_i32_reg imm:$lane))),
2888                             (SubReg_i32_lane imm:$lane)))>;
2889 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2890           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2891                                    (DSubReg_i32_reg imm:$lane))),
2892                            (SubReg_i32_lane imm:$lane)))>;
2893
2894 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
2895                     (outs DPR:$dst), (ins SPR:$src),
2896                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
2897                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2898
2899 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
2900                     (outs QPR:$dst), (ins SPR:$src),
2901                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
2902                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2903
2904 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2905           (INSERT_SUBREG QPR:$src,
2906                          (i64 (EXTRACT_SUBREG QPR:$src,
2907                                (DSubReg_f64_reg imm:$lane))),
2908                          (DSubReg_f64_other_reg imm:$lane))>;
2909 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2910           (INSERT_SUBREG QPR:$src,
2911                          (f64 (EXTRACT_SUBREG QPR:$src,
2912                                (DSubReg_f64_reg imm:$lane))),
2913                          (DSubReg_f64_other_reg imm:$lane))>;
2914
2915 //   VMOVN    : Vector Narrowing Move
2916 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
2917                             "vmovn", "i", int_arm_neon_vmovn>;
2918 //   VQMOVN   : Vector Saturating Narrowing Move
2919 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
2920                             "vqmovn", "s", int_arm_neon_vqmovns>;
2921 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
2922                             "vqmovn", "u", int_arm_neon_vqmovnu>;
2923 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
2924                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
2925 //   VMOVL    : Vector Lengthening Move
2926 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
2927                             int_arm_neon_vmovls>;
2928 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
2929                             int_arm_neon_vmovlu>;
2930
2931 // Vector Conversions.
2932
2933 //   VCVT     : Vector Convert Between Floating-Point and Integers
2934 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
2935                      v2i32, v2f32, fp_to_sint>;
2936 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
2937                      v2i32, v2f32, fp_to_uint>;
2938 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
2939                      v2f32, v2i32, sint_to_fp>;
2940 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
2941                      v2f32, v2i32, uint_to_fp>;
2942
2943 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
2944                      v4i32, v4f32, fp_to_sint>;
2945 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
2946                      v4i32, v4f32, fp_to_uint>;
2947 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
2948                      v4f32, v4i32, sint_to_fp>;
2949 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
2950                      v4f32, v4i32, uint_to_fp>;
2951
2952 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2953 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
2954                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2955 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
2956                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2957 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
2958                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2959 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
2960                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2961
2962 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
2963                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2964 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
2965                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2966 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
2967                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2968 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
2969                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2970
2971 // Vector Reverse.
2972
2973 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2974
2975 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2976   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2977         (ins DPR:$src), IIC_VMOVD,
2978         OpcodeStr, Dt, "$dst, $src", "",
2979         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2980 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2981   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2982         (ins QPR:$src), IIC_VMOVD,
2983         OpcodeStr, Dt, "$dst, $src", "",
2984         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2985
2986 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
2987 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
2988 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
2989 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
2990
2991 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
2992 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
2993 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
2994 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
2995
2996 //   VREV32   : Vector Reverse elements within 32-bit words
2997
2998 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2999   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3000         (ins DPR:$src), IIC_VMOVD,
3001         OpcodeStr, Dt, "$dst, $src", "",
3002         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3003 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3004   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3005         (ins QPR:$src), IIC_VMOVD,
3006         OpcodeStr, Dt, "$dst, $src", "",
3007         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3008
3009 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3010 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3011
3012 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3013 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3014
3015 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3016
3017 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3018   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3019         (ins DPR:$src), IIC_VMOVD,
3020         OpcodeStr, Dt, "$dst, $src", "",
3021         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3022 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3023   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3024         (ins QPR:$src), IIC_VMOVD,
3025         OpcodeStr, Dt, "$dst, $src", "",
3026         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3027
3028 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3029 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3030
3031 // Other Vector Shuffles.
3032
3033 //   VEXT     : Vector Extract
3034
3035 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3036   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3037         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
3038         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3039         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3040                                       (Ty DPR:$rhs), imm:$index)))]>;
3041
3042 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3043   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3044         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
3045         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3046         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3047                                       (Ty QPR:$rhs), imm:$index)))]>;
3048
3049 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3050 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3051 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3052 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3053
3054 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3055 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3056 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3057 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3058
3059 //   VTRN     : Vector Transpose
3060
3061 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3062 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3063 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3064
3065 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3066 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3067 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3068
3069 //   VUZP     : Vector Unzip (Deinterleave)
3070
3071 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3072 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3073 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3074
3075 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3076 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3077 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3078
3079 //   VZIP     : Vector Zip (Interleave)
3080
3081 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3082 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3083 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3084
3085 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3086 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3087 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3088
3089 // Vector Table Lookup and Table Extension.
3090
3091 //   VTBL     : Vector Table Lookup
3092 def  VTBL1
3093   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3094         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
3095         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3096         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3097 let hasExtraSrcRegAllocReq = 1 in {
3098 def  VTBL2
3099   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3100         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
3101         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3102         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3103                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3104 def  VTBL3
3105   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3106         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
3107         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3108         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3109                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3110 def  VTBL4
3111   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3112         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
3113         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3114         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3115                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3116 } // hasExtraSrcRegAllocReq = 1
3117
3118 //   VTBX     : Vector Table Extension
3119 def  VTBX1
3120   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3121         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
3122         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3123         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3124                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3125 let hasExtraSrcRegAllocReq = 1 in {
3126 def  VTBX2
3127   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3128         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
3129         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3130         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3131                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3132 def  VTBX3
3133   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3134         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
3135         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3136         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3137                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3138 def  VTBX4
3139   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3140         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
3141         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3142         "$orig = $dst",
3143         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3144                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3145 } // hasExtraSrcRegAllocReq = 1
3146
3147 //===----------------------------------------------------------------------===//
3148 // NEON instructions for single-precision FP math
3149 //===----------------------------------------------------------------------===//
3150
3151 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3152   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3153               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3154                                                        SPR:$a, arm_ssubreg_0))),
3155                               arm_ssubreg_0)>;
3156
3157 class N3VSPat<SDNode OpNode, NeonI Inst>
3158   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3159               (EXTRACT_SUBREG (v2f32
3160                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3161                                                       SPR:$a, arm_ssubreg_0),
3162                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3163                                                       SPR:$b, arm_ssubreg_0))),
3164                               arm_ssubreg_0)>;
3165
3166 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3167   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3168               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3169                                                    SPR:$acc, arm_ssubreg_0),
3170                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3171                                                    SPR:$a, arm_ssubreg_0),
3172                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3173                                                    SPR:$b, arm_ssubreg_0)),
3174                               arm_ssubreg_0)>;
3175
3176 // These need separate instructions because they must use DPR_VFP2 register
3177 // class which have SPR sub-registers.
3178
3179 // Vector Add Operations used for single-precision FP
3180 let neverHasSideEffects = 1 in
3181 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3182 def : N3VSPat<fadd, VADDfd_sfp>;
3183
3184 // Vector Sub Operations used for single-precision FP
3185 let neverHasSideEffects = 1 in
3186 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3187 def : N3VSPat<fsub, VSUBfd_sfp>;
3188
3189 // Vector Multiply Operations used for single-precision FP
3190 let neverHasSideEffects = 1 in
3191 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3192 def : N3VSPat<fmul, VMULfd_sfp>;
3193
3194 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3195 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3196 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3197
3198 //let neverHasSideEffects = 1 in
3199 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3200 //                            v2f32, fmul, fadd>;
3201 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3202
3203 //let neverHasSideEffects = 1 in
3204 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3205 //                            v2f32, fmul, fsub>;
3206 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3207
3208 // Vector Absolute used for single-precision FP
3209 let neverHasSideEffects = 1 in
3210 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3211                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3212                       "vabs", "f32", "$dst, $src", "", []>;
3213 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3214
3215 // Vector Negate used for single-precision FP
3216 let neverHasSideEffects = 1 in
3217 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3218                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3219                       "vneg", "f32", "$dst, $src", "", []>;
3220 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3221
3222 // Vector Maximum used for single-precision FP
3223 let neverHasSideEffects = 1 in
3224 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3225                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3226                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3227 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3228
3229 // Vector Minimum used for single-precision FP
3230 let neverHasSideEffects = 1 in
3231 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3232                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3233                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3234 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3235
3236 // Vector Convert between single-precision FP and integer
3237 let neverHasSideEffects = 1 in
3238 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3239                          v2i32, v2f32, fp_to_sint>;
3240 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3241
3242 let neverHasSideEffects = 1 in
3243 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3244                          v2i32, v2f32, fp_to_uint>;
3245 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3246
3247 let neverHasSideEffects = 1 in
3248 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3249                          v2f32, v2i32, sint_to_fp>;
3250 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3251
3252 let neverHasSideEffects = 1 in
3253 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3254                          v2f32, v2i32, uint_to_fp>;
3255 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3256
3257 //===----------------------------------------------------------------------===//
3258 // Non-Instruction Patterns
3259 //===----------------------------------------------------------------------===//
3260
3261 // bit_convert
3262 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3263 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3264 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3265 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3266 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3267 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3268 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3269 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3270 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3271 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3272 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3273 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3274 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3275 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3276 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3277 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3278 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3279 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3280 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3281 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3282 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3283 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3284 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3285 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3286 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3287 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3288 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3289 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3290 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3291 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3292
3293 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3294 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3295 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3296 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3297 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3298 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3299 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3300 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3301 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3302 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3303 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
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