lib/Target/AArch64/AArch64InstrInfo.td

   1 //===----- AArch64InstrInfo.td - AArch64 Instruction Info ----*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the AArch64 scalar instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto","crypto">;
  23
  24 // Use fused MAC if more precision in FP computation is allowed.
  25 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
  26                                  " FPOpFusion::Fast)">;
  27 include "AArch64InstrFormats.td"
  28
  29 //===----------------------------------------------------------------------===//
  30 //  AArch64 specific pattern fragments.
  31 //
  32 // An 'fmul' node with a single use.
  33 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
  34   return N->hasOneUse();
  35 }]>;
  36
  37
  38 //===----------------------------------------------------------------------===//
  39 // Target-specific ISD nodes and profiles
  40 //===----------------------------------------------------------------------===//
  41
  42 def SDT_A64ret : SDTypeProfile<0, 0, []>;
  43 def A64ret : SDNode<"AArch64ISD::Ret", SDT_A64ret, [SDNPHasChain,
  44                                                     SDNPOptInGlue,
  45                                                     SDNPVariadic]>;
  46
  47 // (ins NZCV, Condition, Dest)
  48 def SDT_A64br_cc : SDTypeProfile<0, 3, [SDTCisVT<0, i32>]>;
  49 def A64br_cc : SDNode<"AArch64ISD::BR_CC", SDT_A64br_cc, [SDNPHasChain]>;
  50
  51 // (outs Result), (ins NZCV, IfTrue, IfFalse, Condition)
  52 def SDT_A64select_cc : SDTypeProfile<1, 4, [SDTCisVT<1, i32>,
  53                                             SDTCisSameAs<0, 2>,
  54                                             SDTCisSameAs<2, 3>]>;
  55 def A64select_cc : SDNode<"AArch64ISD::SELECT_CC", SDT_A64select_cc>;
  56
  57 // (outs NZCV), (ins LHS, RHS, Condition)
  58 def SDT_A64setcc : SDTypeProfile<1, 3, [SDTCisVT<0, i32>,
  59                                         SDTCisSameAs<1, 2>]>;
  60 def A64setcc : SDNode<"AArch64ISD::SETCC", SDT_A64setcc>;
  61
  62
  63 // (outs GPR64), (ins)
  64 def A64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
  65
  66 // A64 compares don't care about the cond really (they set all flags) so a
  67 // simple binary operator is useful.
  68 def A64cmp : PatFrag<(ops node:$lhs, node:$rhs),
  69                      (A64setcc node:$lhs, node:$rhs, cond)>;
  70
  71
  72 // When matching a notional (CMP op1, (sub 0, op2)), we'd like to use a CMN
  73 // instruction on the grounds that "op1 - (-op2) == op1 + op2". However, the C
  74 // and V flags can be set differently by this operation. It comes down to
  75 // whether "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are
  76 // then everything is fine. If not then the optimization is wrong. Thus general
  77 // comparisons are only valid if op2 != 0.
  78
  79 // So, finally, the only LLVM-native comparisons that don't mention C and V are
  80 // SETEQ and SETNE. They're the only ones we can safely use CMN for in the
  81 // absence of information about op2.
  82 def equality_cond : PatLeaf<(cond), [{
  83   return N->get() == ISD::SETEQ || N->get() == ISD::SETNE;
  84 }]>;
  85
  86 def A64cmn : PatFrag<(ops node:$lhs, node:$rhs),
  87                      (A64setcc node:$lhs, (sub 0, node:$rhs), equality_cond)>;
  88
  89 // There are two layers of indirection here, driven by the following
  90 // considerations.
  91 //     + TableGen does not know CodeModel or Reloc so that decision should be
  92 //       made for a variable/address at ISelLowering.
  93 //     + The output of ISelLowering should be selectable (hence the Wrapper,
  94 //       rather than a bare target opcode)
  95 def SDTAArch64WrapperLarge : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  96                                                   SDTCisSameAs<0, 2>,
  97                                                   SDTCisSameAs<0, 3>,
  98                                                   SDTCisSameAs<0, 4>,
  99                                                   SDTCisPtrTy<0>]>;
 100
 101 def A64WrapperLarge :SDNode<"AArch64ISD::WrapperLarge", SDTAArch64WrapperLarge>;
 102
 103 def SDTAArch64WrapperSmall : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>,
 104                                                   SDTCisSameAs<1, 2>,
 105                                                   SDTCisVT<3, i32>,
 106                                                   SDTCisPtrTy<0>]>;
 107
 108 def A64WrapperSmall :SDNode<"AArch64ISD::WrapperSmall", SDTAArch64WrapperSmall>;
 109
 110
 111 def SDTAArch64GOTLoad : SDTypeProfile<1, 1, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 112 def A64GOTLoad : SDNode<"AArch64ISD::GOTLoad", SDTAArch64GOTLoad,
 113                         [SDNPHasChain]>;
 114
 115
 116 // (A64BFI LHS, RHS, LSB, Width)
 117 def SDTA64BFI : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
 118                                      SDTCisSameAs<1, 2>,
 119                                      SDTCisVT<3, i64>,
 120                                      SDTCisVT<4, i64>]>;
 121
 122 def A64Bfi : SDNode<"AArch64ISD::BFI", SDTA64BFI>;
 123
 124 // (A64EXTR HiReg, LoReg, LSB)
 125 def SDTA64EXTR : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
 126                                       SDTCisVT<3, i64>]>;
 127 def A64Extr : SDNode<"AArch64ISD::EXTR", SDTA64EXTR>;
 128
 129 // (A64[SU]BFX Field, ImmR, ImmS).
 130 //
 131 // Note that ImmR and ImmS are already encoded for the actual instructions. The
 132 // more natural LSB and Width mix together to form ImmR and ImmS, something
 133 // which TableGen can't handle.
 134 def SDTA64BFX : SDTypeProfile<1, 3, [SDTCisVT<2, i64>, SDTCisVT<3, i64>]>;
 135 def A64Sbfx : SDNode<"AArch64ISD::SBFX", SDTA64BFX>;
 136
 137 def A64Ubfx : SDNode<"AArch64ISD::UBFX", SDTA64BFX>;
 138
 139 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 140
 141 //===----------------------------------------------------------------------===//
 142 // Call sequence pseudo-instructions
 143 //===----------------------------------------------------------------------===//
 144
 145
 146 def SDT_AArch64Call : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
 147 def AArch64Call : SDNode<"AArch64ISD::Call", SDT_AArch64Call,
 148                      [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
 149
 150 def AArch64tcret : SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64Call,
 151                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 152
 153 // The TLSDESCCALL node is a variant call which goes to an indirectly calculated
 154 // destination but needs a relocation against a fixed symbol. As such it has two
 155 // certain operands: the callee and the relocated variable.
 156 //
 157 // The TLS ABI only allows it to be selected to a BLR instructin (with
 158 // appropriate relocation).
 159 def SDTTLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 160
 161 def A64tlsdesc_blr : SDNode<"AArch64ISD::TLSDESCCALL", SDTTLSDescCall,
 162                             [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 163                              SDNPVariadic]>;
 164
 165
 166 def SDT_AArch64CallSeqStart : SDCallSeqStart<[ SDTCisPtrTy<0> ]>;
 167 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_AArch64CallSeqStart,
 168                                   [SDNPHasChain, SDNPOutGlue]>;
 169
 170 def SDT_AArch64CallSeqEnd   : SDCallSeqEnd<[ SDTCisPtrTy<0>, SDTCisPtrTy<1> ]>;
 171 def AArch64callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_AArch64CallSeqEnd,
 172                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 173
 174
 175
 176 // These pseudo-instructions have special semantics by virtue of being passed to
 177 // the InstrInfo constructor. CALLSEQ_START/CALLSEQ_END are produced by
 178 // LowerCall to (in our case) tell the back-end about stack adjustments for
 179 // arguments passed on the stack. Here we select those markers to
 180 // pseudo-instructions which explicitly set the stack, and finally in the
 181 // RegisterInfo we convert them to a true stack adjustment.
 182 let Defs = [XSP], Uses = [XSP] in {
 183   def ADJCALLSTACKDOWN : PseudoInst<(outs), (ins i64imm:$amt),
 184                                     [(AArch64callseq_start timm:$amt)]>;
 185
 186   def ADJCALLSTACKUP : PseudoInst<(outs), (ins i64imm:$amt1, i64imm:$amt2),
 187                                  [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 188 }
 189
 190 //===----------------------------------------------------------------------===//
 191 // Atomic operation pseudo-instructions
 192 //===----------------------------------------------------------------------===//
 193
 194 // These get selected from C++ code as a pretty much direct translation from the
 195 // generic DAG nodes. The one exception is the AtomicOrdering is added as an
 196 // operand so that the eventual lowering can make use of it and choose
 197 // acquire/release operations when required.
 198
 199 let usesCustomInserter = 1, hasCtrlDep = 1, mayLoad = 1, mayStore = 1 in {
 200 multiclass AtomicSizes {
 201   def _I8 : PseudoInst<(outs GPR32:$dst),
 202                        (ins GPR64xsp:$ptr, GPR32:$incr, i32imm:$ordering), []>;
 203   def _I16 : PseudoInst<(outs GPR32:$dst),
 204                         (ins GPR64xsp:$ptr, GPR32:$incr, i32imm:$ordering), []>;
 205   def _I32 : PseudoInst<(outs GPR32:$dst),
 206                         (ins GPR64xsp:$ptr, GPR32:$incr, i32imm:$ordering), []>;
 207   def _I64 : PseudoInst<(outs GPR64:$dst),
 208                         (ins GPR64xsp:$ptr, GPR64:$incr, i32imm:$ordering), []>;
 209 }
 210 }
 211
 212 defm ATOMIC_LOAD_ADD  : AtomicSizes;
 213 defm ATOMIC_LOAD_SUB  : AtomicSizes;
 214 defm ATOMIC_LOAD_AND  : AtomicSizes;
 215 defm ATOMIC_LOAD_OR   : AtomicSizes;
 216 defm ATOMIC_LOAD_XOR  : AtomicSizes;
 217 defm ATOMIC_LOAD_NAND : AtomicSizes;
 218 defm ATOMIC_SWAP      : AtomicSizes;
 219 let Defs = [NZCV] in {
 220   // These operations need a CMP to calculate the correct value
 221   defm ATOMIC_LOAD_MIN  : AtomicSizes;
 222   defm ATOMIC_LOAD_MAX  : AtomicSizes;
 223   defm ATOMIC_LOAD_UMIN : AtomicSizes;
 224   defm ATOMIC_LOAD_UMAX : AtomicSizes;
 225 }
 226
 227 class AtomicCmpSwap<RegisterClass GPRData>
 228   : PseudoInst<(outs GPRData:$dst),
 229                (ins GPR64xsp:$ptr, GPRData:$old, GPRData:$new,
 230                     i32imm:$ordering), []> {
 231   let usesCustomInserter = 1;
 232   let hasCtrlDep = 1;
 233   let mayLoad = 1;
 234   let mayStore = 1;
 235   let Defs = [NZCV];
 236 }
 237
 238 def ATOMIC_CMP_SWAP_I8  : AtomicCmpSwap<GPR32>;
 239 def ATOMIC_CMP_SWAP_I16 : AtomicCmpSwap<GPR32>;
 240 def ATOMIC_CMP_SWAP_I32 : AtomicCmpSwap<GPR32>;
 241 def ATOMIC_CMP_SWAP_I64 : AtomicCmpSwap<GPR64>;
 242
 243 //===----------------------------------------------------------------------===//
 244 // Add-subtract (extended register) instructions
 245 //===----------------------------------------------------------------------===//
 246 // Contains: ADD, ADDS, SUB, SUBS + aliases CMN, CMP
 247
 248 // The RHS of these operations is conceptually a sign/zero-extended
 249 // register, optionally shifted left by 1-4. The extension can be a
 250 // NOP (e.g. "sxtx" sign-extending a 64-bit register to 64-bits) but
 251 // must be specified with one exception:
 252
 253 // If one of the registers is sp/wsp then LSL is an alias for UXTW in
 254 // 32-bit instructions and UXTX in 64-bit versions, the shift amount
 255 // is not optional in that case (but can explicitly be 0), and the
 256 // entire suffix can be skipped (e.g. "add sp, x3, x2").
 257
 258 multiclass extend_operands<string PREFIX, string Diag> {
 259      def _asmoperand : AsmOperandClass {
 260          let Name = PREFIX;
 261          let RenderMethod = "addRegExtendOperands";
 262          let PredicateMethod = "isRegExtend<A64SE::" # PREFIX # ">";
 263          let DiagnosticType = "AddSubRegExtend" # Diag;
 264      }
 265
 266      def _operand : Operand<i64>,
 267                     ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 4; }]> {
 268          let PrintMethod = "printRegExtendOperand<A64SE::" # PREFIX # ">";
 269          let DecoderMethod = "DecodeRegExtendOperand";
 270          let ParserMatchClass = !cast<AsmOperandClass>(PREFIX # "_asmoperand");
 271      }
 272 }
 273
 274 defm UXTB : extend_operands<"UXTB", "Small">;
 275 defm UXTH : extend_operands<"UXTH", "Small">;
 276 defm UXTW : extend_operands<"UXTW", "Small">;
 277 defm UXTX : extend_operands<"UXTX", "Large">;
 278 defm SXTB : extend_operands<"SXTB", "Small">;
 279 defm SXTH : extend_operands<"SXTH", "Small">;
 280 defm SXTW : extend_operands<"SXTW", "Small">;
 281 defm SXTX : extend_operands<"SXTX", "Large">;
 282
 283 def LSL_extasmoperand : AsmOperandClass {
 284     let Name = "RegExtendLSL";
 285     let RenderMethod = "addRegExtendOperands";
 286     let DiagnosticType = "AddSubRegExtendLarge";
 287 }
 288
 289 def LSL_extoperand : Operand<i64> {
 290     let ParserMatchClass = LSL_extasmoperand;
 291 }
 292
 293
 294 // The patterns for various sign-extensions are a little ugly and
 295 // non-uniform because everything has already been promoted to the
 296 // legal i64 and i32 types. We'll wrap the various variants up in a
 297 // class for use later.
 298 class extend_types {
 299     dag uxtb; dag uxth; dag uxtw; dag uxtx;
 300     dag sxtb; dag sxth; dag sxtw; dag sxtx;
 301     ValueType ty;
 302     RegisterClass GPR;
 303 }
 304
 305 def extends_to_i64 : extend_types {
 306     let uxtb = (and (anyext i32:$Rm), 255);
 307     let uxth = (and (anyext i32:$Rm), 65535);
 308     let uxtw = (zext i32:$Rm);
 309     let uxtx = (i64 $Rm);
 310
 311     let sxtb = (sext_inreg (anyext i32:$Rm), i8);
 312     let sxth = (sext_inreg (anyext i32:$Rm), i16);
 313     let sxtw = (sext i32:$Rm);
 314     let sxtx = (i64 $Rm);
 315
 316     let ty = i64;
 317     let GPR = GPR64xsp;
 318 }
 319
 320
 321 def extends_to_i32 : extend_types {
 322     let uxtb = (and i32:$Rm, 255);
 323     let uxth = (and i32:$Rm, 65535);
 324     let uxtw = (i32 i32:$Rm);
 325     let uxtx = (i32 i32:$Rm);
 326
 327     let sxtb = (sext_inreg i32:$Rm, i8);
 328     let sxth = (sext_inreg i32:$Rm, i16);
 329     let sxtw = (i32 i32:$Rm);
 330     let sxtx = (i32 i32:$Rm);
 331
 332     let ty = i32;
 333     let GPR = GPR32wsp;
 334 }
 335
 336 // Now, six of the extensions supported are easy and uniform: if the source size
 337 // is 32-bits or less, then Rm is always a 32-bit register. We'll instantiate
 338 // those instructions in one block.
 339
 340 // The uxtx/sxtx could potentially be merged in, but three facts dissuaded me:
 341 //     + It would break the naming scheme: either ADDxx_uxtx or ADDww_uxtx would
 342 //       be impossible.
 343 //     + Patterns are very different as well.
 344 //     + Passing different registers would be ugly (more fields in extend_types
 345 //       would probably be the best option).
 346 multiclass addsub_exts<bit sf, bit op, bit S, string asmop,
 347                        SDPatternOperator opfrag,
 348                        dag outs, extend_types exts> {
 349     def w_uxtb : A64I_addsubext<sf, op, S, 0b00, 0b000,
 350                     outs, (ins exts.GPR:$Rn, GPR32:$Rm, UXTB_operand:$Imm3),
 351                     !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 352                     [(opfrag exts.ty:$Rn, (shl exts.uxtb, UXTB_operand:$Imm3))],
 353                     NoItinerary>,
 354                  Sched<[WriteALU, ReadALU, ReadALU]>;
 355     def w_uxth : A64I_addsubext<sf, op, S, 0b00, 0b001,
 356                     outs, (ins exts.GPR:$Rn, GPR32:$Rm, UXTH_operand:$Imm3),
 357                     !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 358                     [(opfrag exts.ty:$Rn, (shl exts.uxth, UXTH_operand:$Imm3))],
 359                     NoItinerary>,
 360                  Sched<[WriteALU, ReadALU, ReadALU]>;
 361     def w_uxtw : A64I_addsubext<sf, op, S, 0b00, 0b010,
 362                     outs, (ins exts.GPR:$Rn, GPR32:$Rm, UXTW_operand:$Imm3),
 363                     !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 364                     [(opfrag exts.ty:$Rn, (shl exts.uxtw, UXTW_operand:$Imm3))],
 365                     NoItinerary>,
 366                  Sched<[WriteALU, ReadALU, ReadALU]>;
 367
 368     def w_sxtb : A64I_addsubext<sf, op, S, 0b00, 0b100,
 369                     outs, (ins exts.GPR:$Rn, GPR32:$Rm, SXTB_operand:$Imm3),
 370                     !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 371                     [(opfrag exts.ty:$Rn, (shl exts.sxtb, SXTB_operand:$Imm3))],
 372                     NoItinerary>,
 373                  Sched<[WriteALU, ReadALU, ReadALU]>;
 374     def w_sxth : A64I_addsubext<sf, op, S, 0b00, 0b101,
 375                     outs, (ins exts.GPR:$Rn, GPR32:$Rm, SXTH_operand:$Imm3),
 376                     !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 377                     [(opfrag exts.ty:$Rn, (shl exts.sxth, SXTH_operand:$Imm3))],
 378                     NoItinerary>,
 379                  Sched<[WriteALU, ReadALU, ReadALU]>;
 380     def w_sxtw : A64I_addsubext<sf, op, S, 0b00, 0b110,
 381                     outs, (ins exts.GPR:$Rn, GPR32:$Rm, SXTW_operand:$Imm3),
 382                     !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 383                     [(opfrag exts.ty:$Rn, (shl exts.sxtw, SXTW_operand:$Imm3))],
 384                     NoItinerary>,
 385                  Sched<[WriteALU, ReadALU, ReadALU]>;
 386 }
 387
 388 // These two could be merge in with the above, but their patterns aren't really
 389 // necessary and the naming-scheme would necessarily break:
 390 multiclass addsub_xxtx<bit op, bit S, string asmop, SDPatternOperator opfrag,
 391                        dag outs> {
 392     def x_uxtx : A64I_addsubext<0b1, op, S, 0b00, 0b011,
 393                    outs,
 394                    (ins GPR64xsp:$Rn, GPR64:$Rm, UXTX_operand:$Imm3),
 395                    !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 396                    [(opfrag i64:$Rn, (shl i64:$Rm, UXTX_operand:$Imm3))],
 397                    NoItinerary>,
 398                  Sched<[WriteALU, ReadALU, ReadALU]>;
 399
 400     def x_sxtx : A64I_addsubext<0b1, op, S, 0b00, 0b111,
 401                    outs,
 402                    (ins GPR64xsp:$Rn, GPR64:$Rm, SXTX_operand:$Imm3),
 403                    !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 404                    [/* No Pattern: same as uxtx */],
 405                    NoItinerary>,
 406                  Sched<[WriteALU, ReadALU, ReadALU]>;
 407 }
 408
 409 multiclass addsub_wxtx<bit op, bit S, string asmop, dag outs> {
 410     def w_uxtx : A64I_addsubext<0b0, op, S, 0b00, 0b011,
 411                    outs, (ins GPR32wsp:$Rn, GPR32:$Rm, UXTX_operand:$Imm3),
 412                    !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 413                    [/* No pattern: probably same as uxtw */],
 414                    NoItinerary>,
 415                  Sched<[WriteALU, ReadALU, ReadALU]>;
 416
 417     def w_sxtx : A64I_addsubext<0b0, op, S, 0b00, 0b111,
 418                    outs, (ins GPR32wsp:$Rn, GPR32:$Rm, SXTX_operand:$Imm3),
 419                    !strconcat(asmop, "$Rn, $Rm, $Imm3"),
 420                    [/* No Pattern: probably same as uxtw */],
 421                    NoItinerary>,
 422                  Sched<[WriteALU, ReadALU, ReadALU]>;
 423 }
 424
 425 class SetRD<RegisterClass RC, SDPatternOperator op>
 426  : PatFrag<(ops node:$lhs, node:$rhs), (set RC:$Rd, (op node:$lhs, node:$rhs))>;
 427 class SetNZCV<SDPatternOperator op>
 428   : PatFrag<(ops node:$lhs, node:$rhs), (set NZCV, (op node:$lhs, node:$rhs))>;
 429
 430 defm ADDxx :addsub_exts<0b1, 0b0, 0b0, "add\t$Rd, ", SetRD<GPR64xsp, add>,
 431                         (outs GPR64xsp:$Rd), extends_to_i64>,
 432             addsub_xxtx<     0b0, 0b0, "add\t$Rd, ", SetRD<GPR64xsp, add>,
 433                         (outs GPR64xsp:$Rd)>;
 434 defm ADDww :addsub_exts<0b0, 0b0, 0b0, "add\t$Rd, ", SetRD<GPR32wsp, add>,
 435                         (outs GPR32wsp:$Rd), extends_to_i32>,
 436             addsub_wxtx<     0b0, 0b0, "add\t$Rd, ",
 437                         (outs GPR32wsp:$Rd)>;
 438 defm SUBxx :addsub_exts<0b1, 0b1, 0b0, "sub\t$Rd, ", SetRD<GPR64xsp, sub>,
 439                         (outs GPR64xsp:$Rd), extends_to_i64>,
 440             addsub_xxtx<     0b1, 0b0, "sub\t$Rd, ", SetRD<GPR64xsp, sub>,
 441                         (outs GPR64xsp:$Rd)>;
 442 defm SUBww :addsub_exts<0b0, 0b1, 0b0, "sub\t$Rd, ", SetRD<GPR32wsp, sub>,
 443                         (outs GPR32wsp:$Rd), extends_to_i32>,
 444             addsub_wxtx<     0b1, 0b0, "sub\t$Rd, ",
 445                         (outs GPR32wsp:$Rd)>;
 446
 447 let Defs = [NZCV] in {
 448 defm ADDSxx :addsub_exts<0b1, 0b0, 0b1, "adds\t$Rd, ", SetRD<GPR64, addc>,
 449                          (outs GPR64:$Rd), extends_to_i64>,
 450              addsub_xxtx<     0b0, 0b1, "adds\t$Rd, ", SetRD<GPR64, addc>,
 451                          (outs GPR64:$Rd)>;
 452 defm ADDSww :addsub_exts<0b0, 0b0, 0b1, "adds\t$Rd, ", SetRD<GPR32, addc>,
 453                          (outs GPR32:$Rd), extends_to_i32>,
 454              addsub_wxtx<     0b0, 0b1, "adds\t$Rd, ",
 455                          (outs GPR32:$Rd)>;
 456 defm SUBSxx :addsub_exts<0b1, 0b1, 0b1, "subs\t$Rd, ", SetRD<GPR64, subc>,
 457                          (outs GPR64:$Rd), extends_to_i64>,
 458              addsub_xxtx<     0b1, 0b1, "subs\t$Rd, ", SetRD<GPR64, subc>,
 459                          (outs GPR64:$Rd)>;
 460 defm SUBSww :addsub_exts<0b0, 0b1, 0b1, "subs\t$Rd, ", SetRD<GPR32, subc>,
 461                          (outs GPR32:$Rd), extends_to_i32>,
 462              addsub_wxtx<     0b1, 0b1, "subs\t$Rd, ",
 463                          (outs GPR32:$Rd)>;
 464
 465
 466 let Rd = 0b11111, isCompare = 1 in {
 467 defm CMNx : addsub_exts<0b1, 0b0, 0b1, "cmn\t", SetNZCV<A64cmn>,
 468                         (outs), extends_to_i64>,
 469             addsub_xxtx<     0b0, 0b1, "cmn\t", SetNZCV<A64cmn>, (outs)>;
 470 defm CMNw : addsub_exts<0b0, 0b0, 0b1, "cmn\t", SetNZCV<A64cmn>,
 471                         (outs), extends_to_i32>,
 472             addsub_wxtx<     0b0, 0b1, "cmn\t", (outs)>;
 473 defm CMPx : addsub_exts<0b1, 0b1, 0b1, "cmp\t", SetNZCV<A64cmp>,
 474                         (outs), extends_to_i64>,
 475             addsub_xxtx<     0b1, 0b1, "cmp\t", SetNZCV<A64cmp>, (outs)>;
 476 defm CMPw : addsub_exts<0b0, 0b1, 0b1, "cmp\t", SetNZCV<A64cmp>,
 477                         (outs), extends_to_i32>,
 478             addsub_wxtx<     0b1, 0b1, "cmp\t", (outs)>;
 479 }
 480 }
 481
 482 // Now patterns for the operation without a shift being needed. No patterns are
 483 // created for uxtx/sxtx since they're non-uniform and it's expected that
 484 // add/sub (shifted register) will handle those cases anyway.
 485 multiclass addsubext_noshift_patterns<string prefix, SDPatternOperator nodeop,
 486                                       extend_types exts> {
 487     def : Pat<(nodeop exts.ty:$Rn, exts.uxtb),
 488               (!cast<Instruction>(prefix # "w_uxtb") $Rn, $Rm, 0)>;
 489     def : Pat<(nodeop exts.ty:$Rn, exts.uxth),
 490               (!cast<Instruction>(prefix # "w_uxth") $Rn, $Rm, 0)>;
 491     def : Pat<(nodeop exts.ty:$Rn, exts.uxtw),
 492               (!cast<Instruction>(prefix # "w_uxtw") $Rn, $Rm, 0)>;
 493
 494     def : Pat<(nodeop exts.ty:$Rn, exts.sxtb),
 495               (!cast<Instruction>(prefix # "w_sxtb") $Rn, $Rm, 0)>;
 496     def : Pat<(nodeop exts.ty:$Rn, exts.sxth),
 497               (!cast<Instruction>(prefix # "w_sxth") $Rn, $Rm, 0)>;
 498     def : Pat<(nodeop exts.ty:$Rn, exts.sxtw),
 499               (!cast<Instruction>(prefix # "w_sxtw") $Rn, $Rm, 0)>;
 500 }
 501
 502 defm : addsubext_noshift_patterns<"ADDxx", add, extends_to_i64>;
 503 defm : addsubext_noshift_patterns<"ADDww", add, extends_to_i32>;
 504 defm : addsubext_noshift_patterns<"SUBxx", sub, extends_to_i64>;
 505 defm : addsubext_noshift_patterns<"SUBww", sub, extends_to_i32>;
 506
 507 defm : addsubext_noshift_patterns<"CMNx", A64cmn, extends_to_i64>;
 508 defm : addsubext_noshift_patterns<"CMNw", A64cmn, extends_to_i32>;
 509 defm : addsubext_noshift_patterns<"CMPx", A64cmp, extends_to_i64>;
 510 defm : addsubext_noshift_patterns<"CMPw", A64cmp, extends_to_i32>;
 511
 512 // An extend of "lsl #imm" is valid if and only if one of Rn and Rd is
 513 // sp/wsp. It is synonymous with uxtx/uxtw depending on the size of the
 514 // operation. Also permitted in this case is complete omission of the argument,
 515 // which implies "lsl #0".
 516 multiclass lsl_aliases<string asmop, Instruction inst, RegisterClass GPR_Rd,
 517                        RegisterClass GPR_Rn, RegisterClass GPR_Rm> {
 518     def : InstAlias<!strconcat(asmop, " $Rd, $Rn, $Rm"),
 519                     (inst GPR_Rd:$Rd, GPR_Rn:$Rn, GPR_Rm:$Rm, 0)>;
 520
 521     def : InstAlias<!strconcat(asmop, " $Rd, $Rn, $Rm, $LSL"),
 522                 (inst GPR_Rd:$Rd, GPR_Rn:$Rn, GPR_Rm:$Rm, LSL_extoperand:$LSL)>;
 523
 524 }
 525
 526 defm : lsl_aliases<"add",  ADDxxx_uxtx,  Rxsp, GPR64xsp, GPR64>;
 527 defm : lsl_aliases<"add",  ADDxxx_uxtx,  GPR64xsp, Rxsp, GPR64>;
 528 defm : lsl_aliases<"add",  ADDwww_uxtw,  Rwsp, GPR32wsp, GPR32>;
 529 defm : lsl_aliases<"add",  ADDwww_uxtw,  GPR32wsp, Rwsp, GPR32>;
 530 defm : lsl_aliases<"sub",  SUBxxx_uxtx,  Rxsp, GPR64xsp, GPR64>;
 531 defm : lsl_aliases<"sub",  SUBxxx_uxtx,  GPR64xsp, Rxsp, GPR64>;
 532 defm : lsl_aliases<"sub",  SUBwww_uxtw,  Rwsp, GPR32wsp, GPR32>;
 533 defm : lsl_aliases<"sub",  SUBwww_uxtw,  GPR32wsp, Rwsp, GPR32>;
 534
 535 // Rd cannot be sp for flag-setting variants so only half of the aliases are
 536 // needed.
 537 defm : lsl_aliases<"adds", ADDSxxx_uxtx, GPR64, Rxsp, GPR64>;
 538 defm : lsl_aliases<"adds", ADDSwww_uxtw, GPR32, Rwsp, GPR32>;
 539 defm : lsl_aliases<"subs", SUBSxxx_uxtx, GPR64, Rxsp, GPR64>;
 540 defm : lsl_aliases<"subs", SUBSwww_uxtw, GPR32, Rwsp, GPR32>;
 541
 542 // CMP unfortunately has to be different because the instruction doesn't have a
 543 // dest register.
 544 multiclass cmp_lsl_aliases<string asmop, Instruction inst,
 545                        RegisterClass GPR_Rn, RegisterClass GPR_Rm> {
 546     def : InstAlias<!strconcat(asmop, " $Rn, $Rm"),
 547                     (inst GPR_Rn:$Rn, GPR_Rm:$Rm, 0)>;
 548
 549     def : InstAlias<!strconcat(asmop, " $Rn, $Rm, $LSL"),
 550                     (inst GPR_Rn:$Rn, GPR_Rm:$Rm, LSL_extoperand:$LSL)>;
 551 }
 552
 553 defm : cmp_lsl_aliases<"cmp", CMPxx_uxtx, Rxsp, GPR64>;
 554 defm : cmp_lsl_aliases<"cmp", CMPww_uxtw, Rwsp, GPR32>;
 555 defm : cmp_lsl_aliases<"cmn", CMNxx_uxtx, Rxsp, GPR64>;
 556 defm : cmp_lsl_aliases<"cmn", CMNww_uxtw, Rwsp, GPR32>;
 557
 558 //===----------------------------------------------------------------------===//
 559 // Add-subtract (immediate) instructions
 560 //===----------------------------------------------------------------------===//
 561 // Contains: ADD, ADDS, SUB, SUBS + aliases CMN, CMP, MOV
 562
 563 // These instructions accept a 12-bit unsigned immediate, optionally shifted
 564 // left by 12 bits. Official assembly format specifies a 12 bit immediate with
 565 // one of "", "LSL #0", "LSL #12" supplementary operands.
 566
 567 // There are surprisingly few ways to make this work with TableGen, so this
 568 // implementation has separate instructions for the "LSL #0" and "LSL #12"
 569 // variants.
 570
 571 // If the MCInst retained a single combined immediate (which could be 0x123000,
 572 // for example) then both components (imm & shift) would have to be delegated to
 573 // a single assembly operand. This would entail a separate operand parser
 574 // (because the LSL would have to live in the same AArch64Operand as the
 575 // immediate to be accessible); assembly parsing is rather complex and
 576 // error-prone C++ code.
 577 //
 578 // By splitting the immediate, we can delegate handling this optional operand to
 579 // an InstAlias. Supporting functions to generate the correct MCInst are still
 580 // required, but these are essentially trivial and parsing can remain generic.
 581 //
 582 // Rejected plans with rationale:
 583 // ------------------------------
 584 //
 585 // In an ideal world you'de have two first class immediate operands (in
 586 // InOperandList, specifying imm12 and shift). Unfortunately this is not
 587 // selectable by any means I could discover.
 588 //
 589 // An Instruction with two MCOperands hidden behind a single entry in
 590 // InOperandList (expanded by ComplexPatterns and MIOperandInfo) was functional,
 591 // but required more C++ code to handle encoding/decoding. Parsing (the intended
 592 // main beneficiary) ended up equally complex because of the optional nature of
 593 // "LSL #0".
 594 //
 595 // Attempting to circumvent the need for a custom OperandParser above by giving
 596 // InstAliases without the "lsl #0" failed. add/sub could be accommodated but
 597 // the cmp/cmn aliases didn't use the MIOperandInfo to determine how operands
 598 // should be parsed: there was no way to accommodate an "lsl #12".
 599
 600 let ParserMethod = "ParseImmWithLSLOperand",
 601     RenderMethod = "addImmWithLSLOperands" in {
 602   // Derived PredicateMethod fields are different for each
 603   def addsubimm_lsl0_asmoperand : AsmOperandClass {
 604     let Name = "AddSubImmLSL0";
 605     // If an error is reported against this operand, instruction could also be a
 606     // register variant.
 607     let DiagnosticType = "AddSubSecondSource";
 608   }
 609
 610   def addsubimm_lsl12_asmoperand : AsmOperandClass {
 611     let Name = "AddSubImmLSL12";
 612     let DiagnosticType = "AddSubSecondSource";
 613   }
 614 }
 615
 616 def shr_12_XFORM : SDNodeXForm<imm, [{
 617   return CurDAG->getTargetConstant(N->getSExtValue() >> 12, MVT::i32);
 618 }]>;
 619
 620 def shr_12_neg_XFORM : SDNodeXForm<imm, [{
 621   return CurDAG->getTargetConstant((-N->getSExtValue()) >> 12, MVT::i32);
 622 }]>;
 623
 624 def neg_XFORM : SDNodeXForm<imm, [{
 625   return CurDAG->getTargetConstant(-N->getSExtValue(), MVT::i32);
 626 }]>;
 627
 628
 629 multiclass addsub_imm_operands<ValueType ty> {
 630  let PrintMethod = "printAddSubImmLSL0Operand",
 631       EncoderMethod = "getAddSubImmOpValue",
 632       ParserMatchClass = addsubimm_lsl0_asmoperand in {
 633     def _posimm_lsl0 : Operand<ty>,
 634         ImmLeaf<ty, [{ return Imm >= 0 && (Imm & ~0xfff) == 0; }]>;
 635     def _negimm_lsl0 : Operand<ty>,
 636         ImmLeaf<ty, [{ return Imm < 0 && (-Imm & ~0xfff) == 0; }],
 637                 neg_XFORM>;
 638   }
 639
 640   let PrintMethod = "printAddSubImmLSL12Operand",
 641       EncoderMethod = "getAddSubImmOpValue",
 642       ParserMatchClass = addsubimm_lsl12_asmoperand in {
 643     def _posimm_lsl12 : Operand<ty>,
 644         ImmLeaf<ty, [{ return Imm >= 0 && (Imm & ~0xfff000) == 0; }],
 645                 shr_12_XFORM>;
 646
 647     def _negimm_lsl12 : Operand<ty>,
 648         ImmLeaf<ty, [{ return Imm < 0 && (-Imm & ~0xfff000) == 0; }],
 649                 shr_12_neg_XFORM>;
 650   }
 651 }
 652
 653 // The add operands don't need any transformation
 654 defm addsubimm_operand_i32 : addsub_imm_operands<i32>;
 655 defm addsubimm_operand_i64 : addsub_imm_operands<i64>;
 656
 657 multiclass addsubimm_varieties<string prefix, bit sf, bit op, bits<2> shift,
 658                                string asmop, string cmpasmop,
 659                                Operand imm_operand, Operand cmp_imm_operand,
 660                                RegisterClass GPR, RegisterClass GPRsp,
 661                                AArch64Reg ZR, ValueType Ty> {
 662     // All registers for non-S variants allow SP
 663   def _s : A64I_addsubimm<sf, op, 0b0, shift,
 664                          (outs GPRsp:$Rd),
 665                          (ins GPRsp:$Rn, imm_operand:$Imm12),
 666                          !strconcat(asmop, "\t$Rd, $Rn, $Imm12"),
 667                          [(set Ty:$Rd, (add Ty:$Rn, imm_operand:$Imm12))],
 668                          NoItinerary>,
 669            Sched<[WriteALU, ReadALU]>;
 670
 671
 672   // S variants can read SP but would write to ZR
 673   def _S : A64I_addsubimm<sf, op, 0b1, shift,
 674                          (outs GPR:$Rd),
 675                          (ins GPRsp:$Rn, imm_operand:$Imm12),
 676                          !strconcat(asmop, "s\t$Rd, $Rn, $Imm12"),
 677                          [(set Ty:$Rd, (addc Ty:$Rn, imm_operand:$Imm12))],
 678                          NoItinerary>,
 679            Sched<[WriteALU, ReadALU]> {
 680     let Defs = [NZCV];
 681   }
 682
 683   // Note that the pattern here for ADDS is subtle. Canonically CMP
 684   // a, b becomes SUBS a, b. If b < 0 then this is equivalent to
 685   // ADDS a, (-b). This is not true in general.
 686   def _cmp : A64I_addsubimm<sf, op, 0b1, shift,
 687                             (outs), (ins GPRsp:$Rn, imm_operand:$Imm12),
 688                             !strconcat(cmpasmop, " $Rn, $Imm12"),
 689                             [(set NZCV,
 690                                   (A64cmp Ty:$Rn, cmp_imm_operand:$Imm12))],
 691                             NoItinerary>,
 692            Sched<[WriteALU, ReadALU]> {
 693     let Rd = 0b11111;
 694     let Defs = [NZCV];
 695     let isCompare = 1;
 696   }
 697 }
 698
 699
 700 multiclass addsubimm_shifts<string prefix, bit sf, bit op,
 701            string asmop, string cmpasmop, string operand, string cmpoperand,
 702            RegisterClass GPR, RegisterClass GPRsp, AArch64Reg ZR,
 703            ValueType Ty> {
 704   defm _lsl0 : addsubimm_varieties<prefix # "_lsl0", sf, op, 0b00,
 705                                    asmop, cmpasmop,
 706                                    !cast<Operand>(operand # "_lsl0"),
 707                                    !cast<Operand>(cmpoperand # "_lsl0"),
 708                                    GPR, GPRsp, ZR, Ty>;
 709
 710   defm _lsl12 : addsubimm_varieties<prefix # "_lsl12", sf, op, 0b01,
 711                                     asmop, cmpasmop,
 712                                     !cast<Operand>(operand # "_lsl12"),
 713                                     !cast<Operand>(cmpoperand # "_lsl12"),
 714                                     GPR, GPRsp, ZR, Ty>;
 715 }
 716
 717 defm ADDwwi : addsubimm_shifts<"ADDwi", 0b0, 0b0, "add", "cmn",
 718                               "addsubimm_operand_i32_posimm",
 719                               "addsubimm_operand_i32_negimm",
 720                               GPR32, GPR32wsp, WZR, i32>;
 721 defm ADDxxi : addsubimm_shifts<"ADDxi", 0b1, 0b0, "add", "cmn",
 722                               "addsubimm_operand_i64_posimm",
 723                               "addsubimm_operand_i64_negimm",
 724                               GPR64, GPR64xsp, XZR, i64>;
 725 defm SUBwwi : addsubimm_shifts<"SUBwi", 0b0, 0b1, "sub", "cmp",
 726                               "addsubimm_operand_i32_negimm",
 727                               "addsubimm_operand_i32_posimm",
 728                               GPR32, GPR32wsp, WZR, i32>;
 729 defm SUBxxi : addsubimm_shifts<"SUBxi", 0b1, 0b1, "sub", "cmp",
 730                               "addsubimm_operand_i64_negimm",
 731                               "addsubimm_operand_i64_posimm",
 732                               GPR64, GPR64xsp, XZR, i64>;
 733
 734 multiclass MOVsp<RegisterClass GPRsp, RegisterClass SP, Instruction addop> {
 735   def _fromsp : InstAlias<"mov $Rd, $Rn",
 736                           (addop GPRsp:$Rd, SP:$Rn, 0),
 737                           0b1>;
 738
 739   def _tosp : InstAlias<"mov $Rd, $Rn",
 740                         (addop SP:$Rd, GPRsp:$Rn, 0),
 741                         0b1>;
 742 }
 743
 744 // Recall Rxsp is a RegisterClass containing *just* xsp.
 745 defm MOVxx : MOVsp<GPR64xsp, Rxsp, ADDxxi_lsl0_s>;
 746 defm MOVww : MOVsp<GPR32wsp, Rwsp, ADDwwi_lsl0_s>;
 747
 748 //===----------------------------------------------------------------------===//
 749 // Add-subtract (shifted register) instructions
 750 //===----------------------------------------------------------------------===//
 751 // Contains: ADD, ADDS, SUB, SUBS + aliases CMN, CMP, NEG, NEGS
 752
 753 //===-------------------------------
 754 // 1. The "shifted register" operands. Shared with logical insts.
 755 //===-------------------------------
 756
 757 multiclass shift_operands<string prefix, string form> {
 758   def _asmoperand_i32 : AsmOperandClass {
 759     let Name = "Shift" # form # "i32";
 760     let RenderMethod = "addShiftOperands";
 761     let PredicateMethod = "isShift<A64SE::" # form # ", false>";
 762     let DiagnosticType = "AddSubRegShift32";
 763   }
 764
 765   // Note that the operand type is intentionally i64 because the DAGCombiner
 766   // puts these into a canonical form.
 767   def _i32 : Operand<i64>, ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 31; }]> {
 768     let ParserMatchClass
 769           = !cast<AsmOperandClass>(prefix # "_asmoperand_i32");
 770     let PrintMethod = "printShiftOperand<A64SE::" # form # ">";
 771     let DecoderMethod = "Decode32BitShiftOperand";
 772   }
 773
 774   def _asmoperand_i64 : AsmOperandClass {
 775       let Name = "Shift" # form # "i64";
 776       let RenderMethod = "addShiftOperands";
 777       let PredicateMethod = "isShift<A64SE::" # form # ", true>";
 778       let DiagnosticType = "AddSubRegShift64";
 779   }
 780
 781   def _i64 : Operand<i64>, ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 63; }]> {
 782     let ParserMatchClass
 783           = !cast<AsmOperandClass>(prefix # "_asmoperand_i64");
 784     let PrintMethod = "printShiftOperand<A64SE::" # form # ">";
 785   }
 786 }
 787
 788 defm lsl_operand : shift_operands<"lsl_operand", "LSL">;
 789 defm lsr_operand : shift_operands<"lsr_operand", "LSR">;
 790 defm asr_operand : shift_operands<"asr_operand", "ASR">;
 791
 792 // Not used for add/sub, but defined here for completeness. The "logical
 793 // (shifted register)" instructions *do* have an ROR variant.
 794 defm ror_operand : shift_operands<"ror_operand", "ROR">;
 795
 796 //===-------------------------------
 797 // 2. The basic 3.5-operand ADD/SUB/ADDS/SUBS instructions.
 798 //===-------------------------------
 799
 800 // N.b. the commutable parameter is just !N. It will be first against the wall
 801 // when the revolution comes.
 802 multiclass addsub_shifts<string prefix, bit sf, bit op, bit s, bit commutable,
 803                          string asmop, SDPatternOperator opfrag, ValueType ty,
 804                          RegisterClass GPR, list<Register> defs> {
 805   let isCommutable = commutable, Defs = defs in {
 806   def _lsl : A64I_addsubshift<sf, op, s, 0b00,
 807                        (outs GPR:$Rd),
 808                        (ins GPR:$Rn, GPR:$Rm,
 809                             !cast<Operand>("lsl_operand_" # ty):$Imm6),
 810                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
 811                        [(set GPR:$Rd, (opfrag ty:$Rn, (shl ty:$Rm,
 812                             !cast<Operand>("lsl_operand_" # ty):$Imm6))
 813                        )],
 814                        NoItinerary>,
 815              Sched<[WriteALU, ReadALU]>;
 816
 817   def _lsr : A64I_addsubshift<sf, op, s, 0b01,
 818                        (outs GPR:$Rd),
 819                        (ins GPR:$Rn, GPR:$Rm,
 820                             !cast<Operand>("lsr_operand_" # ty):$Imm6),
 821                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
 822                        [(set ty:$Rd, (opfrag ty:$Rn, (srl ty:$Rm,
 823                             !cast<Operand>("lsr_operand_" # ty):$Imm6))
 824                        )],
 825                        NoItinerary>,
 826              Sched<[WriteALU, ReadALU]>;
 827
 828   def _asr : A64I_addsubshift<sf, op, s, 0b10,
 829                        (outs GPR:$Rd),
 830                        (ins GPR:$Rn, GPR:$Rm,
 831                             !cast<Operand>("asr_operand_" # ty):$Imm6),
 832                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
 833                        [(set ty:$Rd, (opfrag ty:$Rn, (sra ty:$Rm,
 834                             !cast<Operand>("asr_operand_" # ty):$Imm6))
 835                        )],
 836                        NoItinerary>,
 837              Sched<[WriteALU, ReadALU]>;
 838   }
 839
 840   def _noshift
 841       : InstAlias<!strconcat(asmop, " $Rd, $Rn, $Rm"),
 842                  (!cast<Instruction>(prefix # "_lsl") GPR:$Rd, GPR:$Rn,
 843                                                       GPR:$Rm, 0)>;
 844
 845   def : Pat<(opfrag ty:$Rn, ty:$Rm),
 846             (!cast<Instruction>(prefix # "_lsl") $Rn, $Rm, 0)>;
 847 }
 848
 849 multiclass addsub_sizes<string prefix, bit op, bit s, bit commutable,
 850                          string asmop, SDPatternOperator opfrag,
 851                          list<Register> defs> {
 852   defm xxx : addsub_shifts<prefix # "xxx", 0b1, op, s,
 853                            commutable, asmop, opfrag, i64, GPR64, defs>;
 854   defm www : addsub_shifts<prefix # "www", 0b0, op, s,
 855                            commutable, asmop, opfrag, i32, GPR32, defs>;
 856 }
 857
 858
 859 defm ADD : addsub_sizes<"ADD", 0b0, 0b0, 0b1, "add", add, []>;
 860 defm SUB : addsub_sizes<"SUB", 0b1, 0b0, 0b0, "sub", sub, []>;
 861
 862 defm ADDS : addsub_sizes<"ADDS", 0b0, 0b1, 0b1, "adds", addc, [NZCV]>;
 863 defm SUBS : addsub_sizes<"SUBS", 0b1, 0b1, 0b0, "subs", subc, [NZCV]>;
 864
 865 //===-------------------------------
 866 // 1. The NEG/NEGS aliases
 867 //===-------------------------------
 868
 869 multiclass neg_alias<Instruction INST, RegisterClass GPR, Register ZR,
 870                      ValueType ty, Operand shift_operand, SDNode shiftop> {
 871    def : InstAlias<"neg $Rd, $Rm, $Imm6",
 872                    (INST GPR:$Rd, ZR, GPR:$Rm, shift_operand:$Imm6)>;
 873
 874    def : Pat<(sub 0, (shiftop ty:$Rm, shift_operand:$Imm6)),
 875              (INST ZR, $Rm, shift_operand:$Imm6)>;
 876 }
 877
 878 defm : neg_alias<SUBwww_lsl, GPR32, WZR, i32, lsl_operand_i32, shl>;
 879 defm : neg_alias<SUBwww_lsr, GPR32, WZR, i32, lsr_operand_i32, srl>;
 880 defm : neg_alias<SUBwww_asr, GPR32, WZR, i32, asr_operand_i32, sra>;
 881 def : InstAlias<"neg $Rd, $Rm", (SUBwww_lsl GPR32:$Rd, WZR, GPR32:$Rm, 0)>;
 882 def : Pat<(sub 0, i32:$Rm), (SUBwww_lsl WZR, $Rm, 0)>;
 883
 884 defm : neg_alias<SUBxxx_lsl, GPR64, XZR, i64, lsl_operand_i64, shl>;
 885 defm : neg_alias<SUBxxx_lsr, GPR64, XZR, i64, lsr_operand_i64, srl>;
 886 defm : neg_alias<SUBxxx_asr, GPR64, XZR, i64, asr_operand_i64, sra>;
 887 def : InstAlias<"neg $Rd, $Rm", (SUBxxx_lsl GPR64:$Rd, XZR, GPR64:$Rm, 0)>;
 888 def : Pat<(sub 0, i64:$Rm), (SUBxxx_lsl XZR, $Rm, 0)>;
 889
 890 // NEGS doesn't get any patterns yet: defining multiple outputs means C++ has to
 891 // be involved.
 892 class negs_alias<Instruction INST, RegisterClass GPR,
 893                  Register ZR, Operand shift_operand, SDNode shiftop>
 894   : InstAlias<"negs $Rd, $Rm, $Imm6",
 895               (INST GPR:$Rd, ZR, GPR:$Rm, shift_operand:$Imm6)>;
 896
 897 def : negs_alias<SUBSwww_lsl, GPR32, WZR, lsl_operand_i32, shl>;
 898 def : negs_alias<SUBSwww_lsr, GPR32, WZR, lsr_operand_i32, srl>;
 899 def : negs_alias<SUBSwww_asr, GPR32, WZR, asr_operand_i32, sra>;
 900 def : InstAlias<"negs $Rd, $Rm", (SUBSwww_lsl GPR32:$Rd, WZR, GPR32:$Rm, 0)>;
 901
 902 def : negs_alias<SUBSxxx_lsl, GPR64, XZR, lsl_operand_i64, shl>;
 903 def : negs_alias<SUBSxxx_lsr, GPR64, XZR, lsr_operand_i64, srl>;
 904 def : negs_alias<SUBSxxx_asr, GPR64, XZR, asr_operand_i64, sra>;
 905 def : InstAlias<"negs $Rd, $Rm", (SUBSxxx_lsl GPR64:$Rd, XZR, GPR64:$Rm, 0)>;
 906
 907 //===-------------------------------
 908 // 1. The CMP/CMN aliases
 909 //===-------------------------------
 910
 911 multiclass cmp_shifts<string prefix, bit sf, bit op, bit commutable,
 912                       string asmop, SDPatternOperator opfrag, ValueType ty,
 913                       RegisterClass GPR> {
 914   let isCommutable = commutable, Rd = 0b11111, Defs = [NZCV] in {
 915   def _lsl : A64I_addsubshift<sf, op, 0b1, 0b00,
 916                        (outs),
 917                        (ins GPR:$Rn, GPR:$Rm,
 918                             !cast<Operand>("lsl_operand_" # ty):$Imm6),
 919                        !strconcat(asmop, "\t$Rn, $Rm, $Imm6"),
 920                        [(set NZCV, (opfrag ty:$Rn, (shl ty:$Rm,
 921                             !cast<Operand>("lsl_operand_" # ty):$Imm6))
 922                        )],
 923                        NoItinerary>,
 924              Sched<[WriteCMP, ReadCMP, ReadCMP]>;
 925
 926   def _lsr : A64I_addsubshift<sf, op, 0b1, 0b01,
 927                        (outs),
 928                        (ins GPR:$Rn, GPR:$Rm,
 929                             !cast<Operand>("lsr_operand_" # ty):$Imm6),
 930                        !strconcat(asmop, "\t$Rn, $Rm, $Imm6"),
 931                        [(set NZCV, (opfrag ty:$Rn, (srl ty:$Rm,
 932                             !cast<Operand>("lsr_operand_" # ty):$Imm6))
 933                        )],
 934                        NoItinerary>,
 935              Sched<[WriteCMP, ReadCMP, ReadCMP]>;
 936
 937   def _asr : A64I_addsubshift<sf, op, 0b1, 0b10,
 938                        (outs),
 939                        (ins GPR:$Rn, GPR:$Rm,
 940                             !cast<Operand>("asr_operand_" # ty):$Imm6),
 941                        !strconcat(asmop, "\t$Rn, $Rm, $Imm6"),
 942                        [(set NZCV, (opfrag ty:$Rn, (sra ty:$Rm,
 943                             !cast<Operand>("asr_operand_" # ty):$Imm6))
 944                        )],
 945                        NoItinerary>,
 946              Sched<[WriteCMP, ReadCMP, ReadCMP]>;
 947   }
 948
 949   def _noshift
 950       : InstAlias<!strconcat(asmop, " $Rn, $Rm"),
 951                  (!cast<Instruction>(prefix # "_lsl") GPR:$Rn, GPR:$Rm, 0)>;
 952
 953   def : Pat<(opfrag ty:$Rn, ty:$Rm),
 954             (!cast<Instruction>(prefix # "_lsl") $Rn, $Rm, 0)>;
 955 }
 956
 957 defm CMPww : cmp_shifts<"CMPww", 0b0, 0b1, 0b0, "cmp", A64cmp, i32, GPR32>;
 958 defm CMPxx : cmp_shifts<"CMPxx", 0b1, 0b1, 0b0, "cmp", A64cmp, i64, GPR64>;
 959
 960 defm CMNww : cmp_shifts<"CMNww", 0b0, 0b0, 0b1, "cmn", A64cmn, i32, GPR32>;
 961 defm CMNxx : cmp_shifts<"CMNxx", 0b1, 0b0, 0b1, "cmn", A64cmn, i64, GPR64>;
 962
 963 //===----------------------------------------------------------------------===//
 964 // Add-subtract (with carry) instructions
 965 //===----------------------------------------------------------------------===//
 966 // Contains: ADC, ADCS, SBC, SBCS + aliases NGC, NGCS
 967
 968 multiclass A64I_addsubcarrySizes<bit op, bit s, string asmop> {
 969   let Uses = [NZCV] in {
 970     def www : A64I_addsubcarry<0b0, op, s, 0b000000,
 971                                (outs GPR32:$Rd), (ins GPR32:$Rn, GPR32:$Rm),
 972                                !strconcat(asmop, "\t$Rd, $Rn, $Rm"),
 973                                [], NoItinerary>,
 974               Sched<[WriteALU, ReadALU, ReadALU]>;
 975
 976     def xxx : A64I_addsubcarry<0b1, op, s, 0b000000,
 977                                (outs GPR64:$Rd), (ins GPR64:$Rn, GPR64:$Rm),
 978                                !strconcat(asmop, "\t$Rd, $Rn, $Rm"),
 979                                [], NoItinerary>,
 980               Sched<[WriteALU, ReadALU, ReadALU]>;
 981   }
 982 }
 983
 984 let isCommutable = 1 in {
 985   defm ADC : A64I_addsubcarrySizes<0b0, 0b0, "adc">;
 986 }
 987
 988 defm SBC : A64I_addsubcarrySizes<0b1, 0b0, "sbc">;
 989
 990 let Defs = [NZCV] in {
 991   let isCommutable = 1 in {
 992     defm ADCS : A64I_addsubcarrySizes<0b0, 0b1, "adcs">;
 993   }
 994
 995   defm SBCS : A64I_addsubcarrySizes<0b1, 0b1, "sbcs">;
 996 }
 997
 998 def : InstAlias<"ngc $Rd, $Rm", (SBCwww GPR32:$Rd, WZR, GPR32:$Rm)>;
 999 def : InstAlias<"ngc $Rd, $Rm", (SBCxxx GPR64:$Rd, XZR, GPR64:$Rm)>;
1000 def : InstAlias<"ngcs $Rd, $Rm", (SBCSwww GPR32:$Rd, WZR, GPR32:$Rm)>;
1001 def : InstAlias<"ngcs $Rd, $Rm", (SBCSxxx GPR64:$Rd, XZR, GPR64:$Rm)>;
1002
1003 // Note that adde and sube can form a chain longer than two (e.g. for 256-bit
1004 // addition). So the flag-setting instructions are appropriate.
1005 def : Pat<(adde i32:$Rn, i32:$Rm), (ADCSwww $Rn, $Rm)>;
1006 def : Pat<(adde i64:$Rn, i64:$Rm), (ADCSxxx $Rn, $Rm)>;
1007 def : Pat<(sube i32:$Rn, i32:$Rm), (SBCSwww $Rn, $Rm)>;
1008 def : Pat<(sube i64:$Rn, i64:$Rm), (SBCSxxx $Rn, $Rm)>;
1009
1010 //===----------------------------------------------------------------------===//
1011 // Bitfield
1012 //===----------------------------------------------------------------------===//
1013 // Contains: SBFM, BFM, UBFM, [SU]XT[BHW], ASR, LSR, LSL, SBFI[ZX], BFI, BFXIL,
1014 //     UBFIZ, UBFX
1015
1016 // Because of the rather complicated nearly-overlapping aliases, the decoding of
1017 // this range of instructions is handled manually. The architectural
1018 // instructions are BFM, SBFM and UBFM but a disassembler should never produce
1019 // these.
1020 //
1021 // In the end, the best option was to use BFM instructions for decoding under
1022 // almost all circumstances, but to create aliasing *Instructions* for each of
1023 // the canonical forms and specify a completely custom decoder which would
1024 // substitute the correct MCInst as needed.
1025 //
1026 // This also simplifies instruction selection, parsing etc because the MCInsts
1027 // have a shape that's closer to their use in code.
1028
1029 //===-------------------------------
1030 // 1. The architectural BFM instructions
1031 //===-------------------------------
1032
1033 def uimm5_asmoperand : AsmOperandClass {
1034   let Name = "UImm5";
1035   let PredicateMethod = "isUImm<5>";
1036   let RenderMethod = "addImmOperands";
1037   let DiagnosticType = "UImm5";
1038 }
1039
1040 def uimm6_asmoperand : AsmOperandClass {
1041   let Name = "UImm6";
1042   let PredicateMethod = "isUImm<6>";
1043   let RenderMethod = "addImmOperands";
1044   let DiagnosticType = "UImm6";
1045 }
1046
1047 def bitfield32_imm : Operand<i64>,
1048                      ImmLeaf<i64, [{ return Imm >= 0 && Imm < 32; }]> {
1049   let ParserMatchClass = uimm5_asmoperand;
1050
1051   let DecoderMethod = "DecodeBitfield32ImmOperand";
1052 }
1053
1054
1055 def bitfield64_imm : Operand<i64>,
1056                      ImmLeaf<i64, [{ return Imm >= 0 && Imm < 64; }]> {
1057   let ParserMatchClass = uimm6_asmoperand;
1058
1059   // Default decoder works in 64-bit case: the 6-bit field can take any value.
1060 }
1061
1062 multiclass A64I_bitfieldSizes<bits<2> opc, string asmop> {
1063   def wwii : A64I_bitfield<0b0, opc, 0b0, (outs GPR32:$Rd),
1064                     (ins GPR32:$Rn, bitfield32_imm:$ImmR, bitfield32_imm:$ImmS),
1065                     !strconcat(asmop, "\t$Rd, $Rn, $ImmR, $ImmS"),
1066                     [], NoItinerary>,
1067              Sched<[WriteALU, ReadALU]> {
1068     let DecoderMethod = "DecodeBitfieldInstruction";
1069   }
1070
1071   def xxii : A64I_bitfield<0b1, opc, 0b1, (outs GPR64:$Rd),
1072                     (ins GPR64:$Rn, bitfield64_imm:$ImmR, bitfield64_imm:$ImmS),
1073                     !strconcat(asmop, "\t$Rd, $Rn, $ImmR, $ImmS"),
1074                     [], NoItinerary>,
1075              Sched<[WriteALU, ReadALU]> {
1076     let DecoderMethod = "DecodeBitfieldInstruction";
1077   }
1078 }
1079
1080 defm SBFM : A64I_bitfieldSizes<0b00, "sbfm">;
1081 defm UBFM : A64I_bitfieldSizes<0b10, "ubfm">;
1082
1083 // BFM instructions modify the destination register rather than defining it
1084 // completely.
1085 def BFMwwii :
1086   A64I_bitfield<0b0, 0b01, 0b0, (outs GPR32:$Rd),
1087         (ins GPR32:$src, GPR32:$Rn, bitfield32_imm:$ImmR, bitfield32_imm:$ImmS),
1088         "bfm\t$Rd, $Rn, $ImmR, $ImmS", [], NoItinerary>,
1089   Sched<[WriteALU, ReadALU]> {
1090   let DecoderMethod = "DecodeBitfieldInstruction";
1091   let Constraints = "$src = $Rd";
1092 }
1093
1094 def BFMxxii :
1095   A64I_bitfield<0b1, 0b01, 0b1, (outs GPR64:$Rd),
1096         (ins GPR64:$src, GPR64:$Rn, bitfield64_imm:$ImmR, bitfield64_imm:$ImmS),
1097         "bfm\t$Rd, $Rn, $ImmR, $ImmS", [], NoItinerary>,
1098   Sched<[WriteALU, ReadALU]> {
1099   let DecoderMethod = "DecodeBitfieldInstruction";
1100   let Constraints = "$src = $Rd";
1101 }
1102
1103
1104 //===-------------------------------
1105 // 2. Extend aliases to 64-bit dest
1106 //===-------------------------------
1107
1108 // Unfortunately the extensions that end up as 64-bits cannot be handled by an
1109 // instruction alias: their syntax is (for example) "SXTB x0, w0", which needs
1110 // to be mapped to "SBFM x0, x0, #0, 7" (changing the class of Rn). InstAlias is
1111 // not capable of such a map as far as I'm aware
1112
1113 // Note that these instructions are strictly more specific than the
1114 // BFM ones (in ImmR) so they can handle their own decoding.
1115 class A64I_bf_ext<bit sf, bits<2> opc, RegisterClass GPRDest, ValueType dty,
1116                     string asmop, bits<6> imms, dag pattern>
1117   : A64I_bitfield<sf, opc, sf,
1118                   (outs GPRDest:$Rd), (ins GPR32:$Rn),
1119                   !strconcat(asmop, "\t$Rd, $Rn"),
1120                   [(set dty:$Rd, pattern)], NoItinerary>,
1121     Sched<[WriteALU, ReadALU]> {
1122   let ImmR = 0b000000;
1123   let ImmS = imms;
1124 }
1125
1126 // Signed extensions
1127 def SXTBxw : A64I_bf_ext<0b1, 0b00, GPR64, i64, "sxtb", 7,
1128                          (sext_inreg (anyext i32:$Rn), i8)>;
1129 def SXTBww : A64I_bf_ext<0b0, 0b00, GPR32, i32, "sxtb", 7,
1130                          (sext_inreg i32:$Rn, i8)>;
1131 def SXTHxw : A64I_bf_ext<0b1, 0b00, GPR64, i64, "sxth", 15,
1132                          (sext_inreg (anyext i32:$Rn), i16)>;
1133 def SXTHww : A64I_bf_ext<0b0, 0b00, GPR32, i32, "sxth", 15,
1134                          (sext_inreg i32:$Rn, i16)>;
1135 def SXTWxw : A64I_bf_ext<0b1, 0b00, GPR64, i64, "sxtw", 31, (sext i32:$Rn)>;
1136
1137 // Unsigned extensions
1138 def UXTBww : A64I_bf_ext<0b0, 0b10, GPR32, i32, "uxtb", 7,
1139                          (and i32:$Rn, 255)>;
1140 def UXTHww : A64I_bf_ext<0b0, 0b10, GPR32, i32, "uxth", 15,
1141                          (and i32:$Rn, 65535)>;
1142
1143 // The 64-bit unsigned variants are not strictly architectural but recommended
1144 // for consistency.
1145 let isAsmParserOnly = 1 in {
1146   def UXTBxw : A64I_bf_ext<0b0, 0b10, GPR64, i64, "uxtb", 7,
1147                            (and (anyext i32:$Rn), 255)>;
1148   def UXTHxw : A64I_bf_ext<0b0, 0b10, GPR64, i64, "uxth", 15,
1149                            (and (anyext i32:$Rn), 65535)>;
1150 }
1151
1152 // Extra patterns for when the source register is actually 64-bits
1153 // too. There's no architectural difference here, it's just LLVM
1154 // shinanigans. There's no need for equivalent zero-extension patterns
1155 // because they'll already be caught by logical (immediate) matching.
1156 def : Pat<(sext_inreg i64:$Rn, i8),
1157           (SXTBxw (EXTRACT_SUBREG $Rn, sub_32))>;
1158 def : Pat<(sext_inreg i64:$Rn, i16),
1159           (SXTHxw (EXTRACT_SUBREG $Rn, sub_32))>;
1160 def : Pat<(sext_inreg i64:$Rn, i32),
1161           (SXTWxw (EXTRACT_SUBREG $Rn, sub_32))>;
1162
1163
1164 //===-------------------------------
1165 // 3. Aliases for ASR and LSR (the simple shifts)
1166 //===-------------------------------
1167
1168 // These also handle their own decoding because ImmS being set makes
1169 // them take precedence over BFM.
1170 multiclass A64I_shift<bits<2> opc, string asmop, SDNode opnode> {
1171   def wwi : A64I_bitfield<0b0, opc, 0b0,
1172                     (outs GPR32:$Rd), (ins GPR32:$Rn, bitfield32_imm:$ImmR),
1173                     !strconcat(asmop, "\t$Rd, $Rn, $ImmR"),
1174                     [(set i32:$Rd, (opnode i32:$Rn, bitfield32_imm:$ImmR))],
1175                     NoItinerary>,
1176             Sched<[WriteALU, ReadALU]> {
1177     let ImmS = 31;
1178   }
1179
1180   def xxi : A64I_bitfield<0b1, opc, 0b1,
1181                     (outs GPR64:$Rd), (ins GPR64:$Rn, bitfield64_imm:$ImmR),
1182                     !strconcat(asmop, "\t$Rd, $Rn, $ImmR"),
1183                     [(set i64:$Rd, (opnode i64:$Rn, bitfield64_imm:$ImmR))],
1184                     NoItinerary>,
1185             Sched<[WriteALU, ReadALU]> {
1186     let ImmS = 63;
1187   }
1188
1189 }
1190
1191 defm ASR : A64I_shift<0b00, "asr", sra>;
1192 defm LSR : A64I_shift<0b10, "lsr", srl>;
1193
1194 //===-------------------------------
1195 // 4. Aliases for LSL
1196 //===-------------------------------
1197
1198 // Unfortunately LSL and subsequent aliases are much more complicated. We need
1199 // to be able to say certain output instruction fields depend in a complex
1200 // manner on combinations of input assembly fields).
1201 //
1202 // MIOperandInfo *might* have been able to do it, but at the cost of
1203 // significantly more C++ code.
1204
1205 // N.b. contrary to usual practice these operands store the shift rather than
1206 // the machine bits in an MCInst. The complexity overhead of consistency
1207 // outweighed the benefits in this case (custom asmparser, printer and selection
1208 // vs custom encoder).
1209 def bitfield32_lsl_imm : Operand<i64>,
1210                          ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 31; }]> {
1211   let ParserMatchClass = uimm5_asmoperand;
1212   let EncoderMethod = "getBitfield32LSLOpValue";
1213 }
1214
1215 def bitfield64_lsl_imm : Operand<i64>,
1216                          ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 63; }]> {
1217   let ParserMatchClass = uimm6_asmoperand;
1218   let EncoderMethod = "getBitfield64LSLOpValue";
1219 }
1220
1221 class A64I_bitfield_lsl<bit sf, RegisterClass GPR, ValueType ty,
1222                         Operand operand>
1223   : A64I_bitfield<sf, 0b10, sf, (outs GPR:$Rd), (ins GPR:$Rn, operand:$FullImm),
1224                   "lsl\t$Rd, $Rn, $FullImm",
1225                   [(set ty:$Rd, (shl ty:$Rn, operand:$FullImm))],
1226                   NoItinerary>,
1227     Sched<[WriteALU, ReadALU]> {
1228   bits<12> FullImm;
1229   let ImmR = FullImm{5-0};
1230   let ImmS = FullImm{11-6};
1231
1232   // No disassembler allowed because it would overlap with BFM which does the
1233   // actual work.
1234   let isAsmParserOnly = 1;
1235 }
1236
1237 def LSLwwi : A64I_bitfield_lsl<0b0, GPR32, i32, bitfield32_lsl_imm>;
1238 def LSLxxi : A64I_bitfield_lsl<0b1, GPR64, i64, bitfield64_lsl_imm>;
1239
1240 //===-------------------------------
1241 // 5. Aliases for bitfield extract instructions
1242 //===-------------------------------
1243
1244 def bfx32_width_asmoperand : AsmOperandClass {
1245   let Name = "BFX32Width";
1246   let PredicateMethod = "isBitfieldWidth<32>";
1247   let RenderMethod = "addBFXWidthOperands";
1248   let DiagnosticType = "Width32";
1249 }
1250
1251 def bfx32_width : Operand<i64>, ImmLeaf<i64, [{ return true; }]> {
1252   let PrintMethod = "printBFXWidthOperand";
1253   let ParserMatchClass = bfx32_width_asmoperand;
1254 }
1255
1256 def bfx64_width_asmoperand : AsmOperandClass {
1257   let Name = "BFX64Width";
1258   let PredicateMethod = "isBitfieldWidth<64>";
1259   let RenderMethod = "addBFXWidthOperands";
1260   let DiagnosticType = "Width64";
1261 }
1262
1263 def bfx64_width : Operand<i64> {
1264   let PrintMethod = "printBFXWidthOperand";
1265   let ParserMatchClass = bfx64_width_asmoperand;
1266 }
1267
1268
1269 multiclass A64I_bitfield_extract<bits<2> opc, string asmop, SDNode op> {
1270   def wwii : A64I_bitfield<0b0, opc, 0b0, (outs GPR32:$Rd),
1271                        (ins GPR32:$Rn, bitfield32_imm:$ImmR, bfx32_width:$ImmS),
1272                        !strconcat(asmop, "\t$Rd, $Rn, $ImmR, $ImmS"),
1273                        [(set i32:$Rd, (op i32:$Rn, imm:$ImmR, imm:$ImmS))],
1274                        NoItinerary>,
1275              Sched<[WriteALU, ReadALU]> {
1276     // As above, no disassembler allowed.
1277     let isAsmParserOnly = 1;
1278   }
1279
1280   def xxii : A64I_bitfield<0b1, opc, 0b1, (outs GPR64:$Rd),
1281                        (ins GPR64:$Rn, bitfield64_imm:$ImmR, bfx64_width:$ImmS),
1282                        !strconcat(asmop, "\t$Rd, $Rn, $ImmR, $ImmS"),
1283                        [(set i64:$Rd, (op i64:$Rn, imm:$ImmR, imm:$ImmS))],
1284                        NoItinerary>,
1285              Sched<[WriteALU, ReadALU]> {
1286     // As above, no disassembler allowed.
1287     let isAsmParserOnly = 1;
1288   }
1289 }
1290
1291 defm SBFX :  A64I_bitfield_extract<0b00, "sbfx", A64Sbfx>;
1292 defm UBFX :  A64I_bitfield_extract<0b10, "ubfx", A64Ubfx>;
1293
1294 // Again, variants based on BFM modify Rd so need it as an input too.
1295 def BFXILwwii : A64I_bitfield<0b0, 0b01, 0b0, (outs GPR32:$Rd),
1296                           (ins GPR32:$src, GPR32:$Rn, bitfield32_imm:$ImmR, bfx32_width:$ImmS),
1297                           "bfxil\t$Rd, $Rn, $ImmR, $ImmS", [], NoItinerary>,
1298                 Sched<[WriteALU, ReadALU]> {
1299   // As above, no disassembler allowed.
1300   let isAsmParserOnly = 1;
1301   let Constraints = "$src = $Rd";
1302 }
1303
1304 def BFXILxxii : A64I_bitfield<0b1, 0b01, 0b1, (outs GPR64:$Rd),
1305                           (ins GPR64:$src, GPR64:$Rn, bitfield64_imm:$ImmR, bfx64_width:$ImmS),
1306                           "bfxil\t$Rd, $Rn, $ImmR, $ImmS", [], NoItinerary>,
1307                 Sched<[WriteALU, ReadALU]> {
1308   // As above, no disassembler allowed.
1309   let isAsmParserOnly = 1;
1310   let Constraints = "$src = $Rd";
1311 }
1312
1313 // SBFX instructions can do a 1-instruction sign-extension of boolean values.
1314 def : Pat<(sext_inreg i64:$Rn, i1), (SBFXxxii $Rn, 0, 0)>;
1315 def : Pat<(sext_inreg i32:$Rn, i1), (SBFXwwii $Rn, 0, 0)>;
1316 def : Pat<(i64 (sext_inreg (anyext i32:$Rn), i1)),
1317           (SBFXxxii (SUBREG_TO_REG (i64 0), $Rn, sub_32), 0, 0)>;
1318
1319 // UBFX makes sense as an implementation of a 64-bit zero-extension too. Could
1320 // use either 64-bit or 32-bit variant, but 32-bit might be more efficient.
1321 def : Pat<(i64 (zext i32:$Rn)), (SUBREG_TO_REG (i64 0), (UBFXwwii $Rn, 0, 31),
1322                                          sub_32)>;
1323
1324 //===-------------------------------
1325 // 6. Aliases for bitfield insert instructions
1326 //===-------------------------------
1327
1328 def bfi32_lsb_asmoperand : AsmOperandClass {
1329   let Name = "BFI32LSB";
1330   let PredicateMethod = "isUImm<5>";
1331   let RenderMethod = "addBFILSBOperands<32>";
1332   let DiagnosticType = "UImm5";
1333 }
1334
1335 def bfi32_lsb : Operand<i64>,
1336                 ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 31; }]> {
1337   let PrintMethod = "printBFILSBOperand<32>";
1338   let ParserMatchClass = bfi32_lsb_asmoperand;
1339 }
1340
1341 def bfi64_lsb_asmoperand : AsmOperandClass {
1342   let Name = "BFI64LSB";
1343   let PredicateMethod = "isUImm<6>";
1344   let RenderMethod = "addBFILSBOperands<64>";
1345   let DiagnosticType = "UImm6";
1346 }
1347
1348 def bfi64_lsb : Operand<i64>,
1349                 ImmLeaf<i64, [{ return Imm >= 0 && Imm <= 63; }]> {
1350   let PrintMethod = "printBFILSBOperand<64>";
1351   let ParserMatchClass = bfi64_lsb_asmoperand;
1352 }
1353
1354 // Width verification is performed during conversion so width operand can be
1355 // shared between 32/64-bit cases. Still needed for the print method though
1356 // because ImmR encodes "width - 1".
1357 def bfi32_width_asmoperand : AsmOperandClass {
1358   let Name = "BFI32Width";
1359   let PredicateMethod = "isBitfieldWidth<32>";
1360   let RenderMethod = "addBFIWidthOperands";
1361   let DiagnosticType = "Width32";
1362 }
1363
1364 def bfi32_width : Operand<i64>,
1365                   ImmLeaf<i64, [{ return Imm >= 1 && Imm <= 32; }]> {
1366   let PrintMethod = "printBFIWidthOperand";
1367   let ParserMatchClass = bfi32_width_asmoperand;
1368 }
1369
1370 def bfi64_width_asmoperand : AsmOperandClass {
1371   let Name = "BFI64Width";
1372   let PredicateMethod = "isBitfieldWidth<64>";
1373   let RenderMethod = "addBFIWidthOperands";
1374   let DiagnosticType = "Width64";
1375 }
1376
1377 def bfi64_width : Operand<i64>,
1378                   ImmLeaf<i64, [{ return Imm >= 1 && Imm <= 64; }]> {
1379   let PrintMethod = "printBFIWidthOperand";
1380   let ParserMatchClass = bfi64_width_asmoperand;
1381 }
1382
1383 multiclass A64I_bitfield_insert<bits<2> opc, string asmop> {
1384   def wwii : A64I_bitfield<0b0, opc, 0b0, (outs GPR32:$Rd),
1385                            (ins GPR32:$Rn, bfi32_lsb:$ImmR, bfi32_width:$ImmS),
1386                            !strconcat(asmop, "\t$Rd, $Rn, $ImmR, $ImmS"),
1387                            [], NoItinerary>,
1388              Sched<[WriteALU, ReadALU]> {
1389     // As above, no disassembler allowed.
1390     let isAsmParserOnly = 1;
1391   }
1392
1393   def xxii : A64I_bitfield<0b1, opc, 0b1, (outs GPR64:$Rd),
1394                            (ins GPR64:$Rn, bfi64_lsb:$ImmR, bfi64_width:$ImmS),
1395                            !strconcat(asmop, "\t$Rd, $Rn, $ImmR, $ImmS"),
1396                            [], NoItinerary>,
1397              Sched<[WriteALU, ReadALU]> {
1398     // As above, no disassembler allowed.
1399     let isAsmParserOnly = 1;
1400   }
1401 }
1402
1403 defm SBFIZ :  A64I_bitfield_insert<0b00, "sbfiz">;
1404 defm UBFIZ :  A64I_bitfield_insert<0b10, "ubfiz">;
1405
1406
1407 def BFIwwii : A64I_bitfield<0b0, 0b01, 0b0, (outs GPR32:$Rd),
1408                 (ins GPR32:$src, GPR32:$Rn, bfi32_lsb:$ImmR, bfi32_width:$ImmS),
1409                 "bfi\t$Rd, $Rn, $ImmR, $ImmS", [], NoItinerary>,
1410               Sched<[WriteALU, ReadALU]> {
1411   // As above, no disassembler allowed.
1412   let isAsmParserOnly = 1;
1413   let Constraints = "$src = $Rd";
1414 }
1415
1416 def BFIxxii : A64I_bitfield<0b1, 0b01, 0b1, (outs GPR64:$Rd),
1417                 (ins GPR64:$src, GPR64:$Rn, bfi64_lsb:$ImmR, bfi64_width:$ImmS),
1418                 "bfi\t$Rd, $Rn, $ImmR, $ImmS", [], NoItinerary>,
1419               Sched<[WriteALU, ReadALU]> {
1420   // As above, no disassembler allowed.
1421   let isAsmParserOnly = 1;
1422   let Constraints = "$src = $Rd";
1423 }
1424
1425 //===----------------------------------------------------------------------===//
1426 // Compare and branch (immediate)
1427 //===----------------------------------------------------------------------===//
1428 // Contains: CBZ, CBNZ
1429
1430 class label_asmoperand<int width, int scale> : AsmOperandClass {
1431   let Name = "Label" # width # "_" # scale;
1432   let PredicateMethod = "isLabel<" # width # "," # scale # ">";
1433   let RenderMethod = "addLabelOperands<" # width # ", " # scale # ">";
1434   let DiagnosticType = "Label";
1435 }
1436
1437 def label_wid19_scal4_asmoperand : label_asmoperand<19, 4>;
1438
1439 // All conditional immediate branches are the same really: 19 signed bits scaled
1440 // by the instruction-size (4).
1441 def bcc_target : Operand<OtherVT> {
1442   // This label is a 19-bit offset from PC, scaled by the instruction-width: 4.
1443   let ParserMatchClass = label_wid19_scal4_asmoperand;
1444   let PrintMethod = "printLabelOperand<19, 4>";
1445   let EncoderMethod = "getLabelOpValue<AArch64::fixup_a64_condbr>";
1446   let OperandType = "OPERAND_PCREL";
1447 }
1448
1449 multiclass cmpbr_sizes<bit op, string asmop, ImmLeaf SETOP> {
1450   let isBranch = 1, isTerminator = 1 in {
1451   def x : A64I_cmpbr<0b1, op,
1452                      (outs),
1453                      (ins GPR64:$Rt, bcc_target:$Label),
1454                      !strconcat(asmop,"\t$Rt, $Label"),
1455                      [(A64br_cc (A64cmp i64:$Rt, 0), SETOP, bb:$Label)],
1456                      NoItinerary>,
1457           Sched<[WriteBr, ReadBr]>;
1458
1459   def w : A64I_cmpbr<0b0, op,
1460                      (outs),
1461                      (ins GPR32:$Rt, bcc_target:$Label),
1462                      !strconcat(asmop,"\t$Rt, $Label"),
1463                      [(A64br_cc (A64cmp i32:$Rt, 0), SETOP, bb:$Label)],
1464                      NoItinerary>,
1465           Sched<[WriteBr, ReadBr]>;
1466   }
1467 }
1468
1469 defm CBZ  : cmpbr_sizes<0b0, "cbz",  ImmLeaf<i32, [{
1470   return Imm == A64CC::EQ;
1471 }]> >;
1472 defm CBNZ : cmpbr_sizes<0b1, "cbnz", ImmLeaf<i32, [{
1473   return Imm == A64CC::NE;
1474 }]> >;
1475
1476 //===----------------------------------------------------------------------===//
1477 // Conditional branch (immediate) instructions
1478 //===----------------------------------------------------------------------===//
1479 // Contains: B.cc
1480
1481 def cond_code_asmoperand : AsmOperandClass {
1482   let Name = "CondCode";
1483   let DiagnosticType = "CondCode";
1484 }
1485
1486 def cond_code : Operand<i32>, ImmLeaf<i32, [{
1487   return Imm >= 0 && Imm <= 15;
1488 }]> {
1489   let PrintMethod = "printCondCodeOperand";
1490   let ParserMatchClass = cond_code_asmoperand;
1491 }
1492
1493 def Bcc : A64I_condbr<0b0, 0b0, (outs),
1494                 (ins cond_code:$Cond, bcc_target:$Label),
1495                 "b.$Cond $Label", [(A64br_cc NZCV, (i32 imm:$Cond), bb:$Label)],
1496                 NoItinerary>,
1497           Sched<[WriteBr]> {
1498   let Uses = [NZCV];
1499   let isBranch = 1;
1500   let isTerminator = 1;
1501 }
1502
1503 //===----------------------------------------------------------------------===//
1504 // Conditional compare (immediate) instructions
1505 //===----------------------------------------------------------------------===//
1506 // Contains: CCMN, CCMP
1507
1508 def uimm4_asmoperand : AsmOperandClass {
1509   let Name = "UImm4";
1510   let PredicateMethod = "isUImm<4>";
1511   let RenderMethod = "addImmOperands";
1512   let DiagnosticType = "UImm4";
1513 }
1514
1515 def uimm4 : Operand<i32> {
1516   let ParserMatchClass = uimm4_asmoperand;
1517 }
1518
1519 def uimm5 : Operand<i32> {
1520   let ParserMatchClass = uimm5_asmoperand;
1521 }
1522
1523 // The only difference between this operand and the one for instructions like
1524 // B.cc is that it's parsed manually. The other get parsed implicitly as part of
1525 // the mnemonic handling.
1526 def cond_code_op_asmoperand : AsmOperandClass {
1527   let Name = "CondCodeOp";
1528   let RenderMethod = "addCondCodeOperands";
1529   let PredicateMethod = "isCondCode";
1530   let ParserMethod = "ParseCondCodeOperand";
1531   let DiagnosticType = "CondCode";
1532 }
1533
1534 def cond_code_op : Operand<i32> {
1535   let PrintMethod = "printCondCodeOperand";
1536   let ParserMatchClass = cond_code_op_asmoperand;
1537 }
1538
1539 class A64I_condcmpimmImpl<bit sf, bit op, RegisterClass GPR, string asmop>
1540   : A64I_condcmpimm<sf, op, 0b0, 0b0, 0b1, (outs),
1541                 (ins GPR:$Rn, uimm5:$UImm5, uimm4:$NZCVImm, cond_code_op:$Cond),
1542                 !strconcat(asmop, "\t$Rn, $UImm5, $NZCVImm, $Cond"),
1543                 [], NoItinerary>,
1544     Sched<[WriteCMP, ReadCMP]> {
1545   let Defs = [NZCV];
1546 }
1547
1548 def CCMNwi : A64I_condcmpimmImpl<0b0, 0b0, GPR32, "ccmn">;
1549 def CCMNxi : A64I_condcmpimmImpl<0b1, 0b0, GPR64, "ccmn">;
1550 def CCMPwi : A64I_condcmpimmImpl<0b0, 0b1, GPR32, "ccmp">;
1551 def CCMPxi : A64I_condcmpimmImpl<0b1, 0b1, GPR64, "ccmp">;
1552
1553 //===----------------------------------------------------------------------===//
1554 // Conditional compare (register) instructions
1555 //===----------------------------------------------------------------------===//
1556 // Contains: CCMN, CCMP
1557
1558 class A64I_condcmpregImpl<bit sf, bit op, RegisterClass GPR, string asmop>
1559   : A64I_condcmpreg<sf, op, 0b0, 0b0, 0b1,
1560                     (outs),
1561                     (ins GPR:$Rn, GPR:$Rm, uimm4:$NZCVImm, cond_code_op:$Cond),
1562                     !strconcat(asmop, "\t$Rn, $Rm, $NZCVImm, $Cond"),
1563                     [], NoItinerary> {
1564   let Defs = [NZCV];
1565 }
1566
1567 def CCMNww : A64I_condcmpregImpl<0b0, 0b0, GPR32, "ccmn">;
1568 def CCMNxx : A64I_condcmpregImpl<0b1, 0b0, GPR64, "ccmn">;
1569 def CCMPww : A64I_condcmpregImpl<0b0, 0b1, GPR32, "ccmp">;
1570 def CCMPxx : A64I_condcmpregImpl<0b1, 0b1, GPR64, "ccmp">;
1571
1572 //===----------------------------------------------------------------------===//
1573 // Conditional select instructions
1574 //===----------------------------------------------------------------------===//
1575 // Contains: CSEL, CSINC, CSINV, CSNEG + aliases CSET, CSETM, CINC, CINV, CNEG
1576
1577 // Condition code which is encoded as the inversion (semantically rather than
1578 // bitwise) in the instruction.
1579 def inv_cond_code_op_asmoperand : AsmOperandClass {
1580   let Name = "InvCondCodeOp";
1581   let RenderMethod = "addInvCondCodeOperands";
1582   let PredicateMethod = "isCondCode";
1583   let ParserMethod = "ParseCondCodeOperand";
1584   let DiagnosticType = "CondCode";
1585 }
1586
1587 def inv_cond_code_op : Operand<i32> {
1588   let ParserMatchClass = inv_cond_code_op_asmoperand;
1589 }
1590
1591 // Having a separate operand for the selectable use-case is debatable, but gives
1592 // consistency with cond_code.
1593 def inv_cond_XFORM : SDNodeXForm<imm, [{
1594   A64CC::CondCodes CC = static_cast<A64CC::CondCodes>(N->getZExtValue());
1595   return CurDAG->getTargetConstant(A64InvertCondCode(CC), MVT::i32);
1596 }]>;
1597
1598 def inv_cond_code
1599   : ImmLeaf<i32, [{ return Imm >= 0 && Imm <= 15; }], inv_cond_XFORM>;
1600
1601
1602 multiclass A64I_condselSizes<bit op, bits<2> op2, string asmop,
1603                              SDPatternOperator select> {
1604   let Uses = [NZCV] in {
1605     def wwwc : A64I_condsel<0b0, op, 0b0, op2,
1606                             (outs GPR32:$Rd),
1607                             (ins GPR32:$Rn, GPR32:$Rm, cond_code_op:$Cond),
1608                             !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Cond"),
1609                             [(set i32:$Rd, (select i32:$Rn, i32:$Rm))],
1610                             NoItinerary>,
1611                Sched<[WriteCMP, ReadCMP]>;
1612
1613
1614     def xxxc : A64I_condsel<0b1, op, 0b0, op2,
1615                             (outs GPR64:$Rd),
1616                             (ins GPR64:$Rn, GPR64:$Rm, cond_code_op:$Cond),
1617                             !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Cond"),
1618                             [(set i64:$Rd, (select i64:$Rn, i64:$Rm))],
1619                             NoItinerary>,
1620                Sched<[WriteCMP, ReadCMP]>;
1621   }
1622 }
1623
1624 def simple_select
1625   : PatFrag<(ops node:$lhs, node:$rhs),
1626             (A64select_cc NZCV, node:$lhs, node:$rhs, (i32 imm:$Cond))>;
1627
1628 class complex_select<SDPatternOperator opnode>
1629   : PatFrag<(ops node:$lhs, node:$rhs),
1630         (A64select_cc NZCV, node:$lhs, (opnode node:$rhs), (i32 imm:$Cond))>;
1631
1632
1633 defm CSEL : A64I_condselSizes<0b0, 0b00, "csel", simple_select>;
1634 defm CSINC : A64I_condselSizes<0b0, 0b01, "csinc",
1635                                complex_select<PatFrag<(ops node:$val),
1636                                                       (add node:$val, 1)>>>;
1637 defm CSINV : A64I_condselSizes<0b1, 0b00, "csinv", complex_select<not>>;
1638 defm CSNEG : A64I_condselSizes<0b1, 0b01, "csneg", complex_select<ineg>>;
1639
1640 // Now the instruction aliases, which fit nicely into LLVM's model:
1641
1642 def : InstAlias<"cset $Rd, $Cond",
1643                 (CSINCwwwc GPR32:$Rd, WZR, WZR, inv_cond_code_op:$Cond)>;
1644 def : InstAlias<"cset $Rd, $Cond",
1645                 (CSINCxxxc GPR64:$Rd, XZR, XZR, inv_cond_code_op:$Cond)>;
1646 def : InstAlias<"csetm $Rd, $Cond",
1647                 (CSINVwwwc GPR32:$Rd, WZR, WZR, inv_cond_code_op:$Cond)>;
1648 def : InstAlias<"csetm $Rd, $Cond",
1649                 (CSINVxxxc GPR64:$Rd, XZR, XZR, inv_cond_code_op:$Cond)>;
1650 def : InstAlias<"cinc $Rd, $Rn, $Cond",
1651            (CSINCwwwc GPR32:$Rd, GPR32:$Rn, GPR32:$Rn, inv_cond_code_op:$Cond)>;
1652 def : InstAlias<"cinc $Rd, $Rn, $Cond",
1653            (CSINCxxxc GPR64:$Rd, GPR64:$Rn, GPR64:$Rn, inv_cond_code_op:$Cond)>;
1654 def : InstAlias<"cinv $Rd, $Rn, $Cond",
1655            (CSINVwwwc GPR32:$Rd, GPR32:$Rn, GPR32:$Rn, inv_cond_code_op:$Cond)>;
1656 def : InstAlias<"cinv $Rd, $Rn, $Cond",
1657            (CSINVxxxc GPR64:$Rd, GPR64:$Rn, GPR64:$Rn, inv_cond_code_op:$Cond)>;
1658 def : InstAlias<"cneg $Rd, $Rn, $Cond",
1659            (CSNEGwwwc GPR32:$Rd, GPR32:$Rn, GPR32:$Rn, inv_cond_code_op:$Cond)>;
1660 def : InstAlias<"cneg $Rd, $Rn, $Cond",
1661            (CSNEGxxxc GPR64:$Rd, GPR64:$Rn, GPR64:$Rn, inv_cond_code_op:$Cond)>;
1662
1663 // Finally some helper patterns.
1664
1665 // For CSET (a.k.a. zero-extension of icmp)
1666 def : Pat<(A64select_cc NZCV, 0, 1, cond_code:$Cond),
1667           (CSINCwwwc WZR, WZR, cond_code:$Cond)>;
1668 def : Pat<(A64select_cc NZCV, 1, 0, inv_cond_code:$Cond),
1669           (CSINCwwwc WZR, WZR, inv_cond_code:$Cond)>;
1670
1671 def : Pat<(A64select_cc NZCV, 0, 1, cond_code:$Cond),
1672           (CSINCxxxc XZR, XZR, cond_code:$Cond)>;
1673 def : Pat<(A64select_cc NZCV, 1, 0, inv_cond_code:$Cond),
1674           (CSINCxxxc XZR, XZR, inv_cond_code:$Cond)>;
1675
1676 // For CSETM (a.k.a. sign-extension of icmp)
1677 def : Pat<(A64select_cc NZCV, 0, -1, cond_code:$Cond),
1678           (CSINVwwwc WZR, WZR, cond_code:$Cond)>;
1679 def : Pat<(A64select_cc NZCV, -1, 0, inv_cond_code:$Cond),
1680           (CSINVwwwc WZR, WZR, inv_cond_code:$Cond)>;
1681
1682 def : Pat<(A64select_cc NZCV, 0, -1, cond_code:$Cond),
1683           (CSINVxxxc XZR, XZR, cond_code:$Cond)>;
1684 def : Pat<(A64select_cc NZCV, -1, 0, inv_cond_code:$Cond),
1685           (CSINVxxxc XZR, XZR, inv_cond_code:$Cond)>;
1686
1687 // CINC, CINV and CNEG get dealt with automatically, which leaves the issue of
1688 // commutativity. The instructions are to complex for isCommutable to be used,
1689 // so we have to create the patterns manually:
1690
1691 // No commutable pattern for CSEL since the commuted version is isomorphic.
1692
1693 // CSINC
1694 def :Pat<(A64select_cc NZCV, (add i32:$Rm, 1), i32:$Rn, inv_cond_code:$Cond),
1695          (CSINCwwwc $Rn, $Rm, inv_cond_code:$Cond)>;
1696 def :Pat<(A64select_cc NZCV, (add i64:$Rm, 1), i64:$Rn, inv_cond_code:$Cond),
1697          (CSINCxxxc $Rn, $Rm, inv_cond_code:$Cond)>;
1698
1699 // CSINV
1700 def :Pat<(A64select_cc NZCV, (not i32:$Rm), i32:$Rn, inv_cond_code:$Cond),
1701          (CSINVwwwc $Rn, $Rm, inv_cond_code:$Cond)>;
1702 def :Pat<(A64select_cc NZCV, (not i64:$Rm), i64:$Rn, inv_cond_code:$Cond),
1703          (CSINVxxxc $Rn, $Rm, inv_cond_code:$Cond)>;
1704
1705 // CSNEG
1706 def :Pat<(A64select_cc NZCV, (ineg i32:$Rm), i32:$Rn, inv_cond_code:$Cond),
1707          (CSNEGwwwc $Rn, $Rm, inv_cond_code:$Cond)>;
1708 def :Pat<(A64select_cc NZCV, (ineg i64:$Rm), i64:$Rn, inv_cond_code:$Cond),
1709          (CSNEGxxxc $Rn, $Rm, inv_cond_code:$Cond)>;
1710
1711 //===----------------------------------------------------------------------===//
1712 // Data Processing (1 source) instructions
1713 //===----------------------------------------------------------------------===//
1714 // Contains: RBIT, REV16, REV, REV32, CLZ, CLS.
1715
1716 // We define an unary operator which always fails. We will use this to
1717 // define unary operators that cannot be matched.
1718
1719 class A64I_dp_1src_impl<bit sf, bits<6> opcode, string asmop,
1720                    list<dag> patterns, RegisterClass GPRrc,
1721                    InstrItinClass itin>:
1722       A64I_dp_1src<sf,
1723                    0,
1724                    0b00000,
1725                    opcode,
1726                    !strconcat(asmop, "\t$Rd, $Rn"),
1727                    (outs GPRrc:$Rd),
1728                    (ins GPRrc:$Rn),
1729                    patterns,
1730                    itin>,
1731       Sched<[WriteALU, ReadALU]>;
1732
1733 multiclass A64I_dp_1src <bits<6> opcode, string asmop> {
1734   let hasSideEffects = 0 in {
1735     def ww : A64I_dp_1src_impl<0b0, opcode, asmop, [], GPR32, NoItinerary>;
1736     def xx : A64I_dp_1src_impl<0b1, opcode, asmop, [], GPR64, NoItinerary>;
1737   }
1738 }
1739
1740 defm RBIT  : A64I_dp_1src<0b000000, "rbit">;
1741 defm CLS   : A64I_dp_1src<0b000101, "cls">;
1742 defm CLZ   : A64I_dp_1src<0b000100, "clz">;
1743
1744 def : Pat<(ctlz i32:$Rn), (CLZww $Rn)>;
1745 def : Pat<(ctlz i64:$Rn), (CLZxx $Rn)>;
1746 def : Pat<(ctlz_zero_undef i32:$Rn), (CLZww $Rn)>;
1747 def : Pat<(ctlz_zero_undef i64:$Rn), (CLZxx $Rn)>;
1748
1749 def : Pat<(cttz i32:$Rn), (CLZww (RBITww $Rn))>;
1750 def : Pat<(cttz i64:$Rn), (CLZxx (RBITxx $Rn))>;
1751 def : Pat<(cttz_zero_undef i32:$Rn), (CLZww (RBITww $Rn))>;
1752 def : Pat<(cttz_zero_undef i64:$Rn), (CLZxx (RBITxx $Rn))>;
1753
1754
1755 def REVww : A64I_dp_1src_impl<0b0, 0b000010, "rev",
1756                               [(set i32:$Rd, (bswap i32:$Rn))],
1757                               GPR32, NoItinerary>;
1758 def REVxx : A64I_dp_1src_impl<0b1, 0b000011, "rev",
1759                               [(set i64:$Rd, (bswap i64:$Rn))],
1760                               GPR64, NoItinerary>;
1761 def REV32xx : A64I_dp_1src_impl<0b1, 0b000010, "rev32",
1762                           [(set i64:$Rd, (bswap (rotr i64:$Rn, (i64 32))))],
1763                           GPR64, NoItinerary>;
1764 def REV16ww : A64I_dp_1src_impl<0b0, 0b000001, "rev16",
1765                           [(set i32:$Rd, (bswap (rotr i32:$Rn, (i64 16))))],
1766                           GPR32,
1767                           NoItinerary>;
1768 def REV16xx : A64I_dp_1src_impl<0b1, 0b000001, "rev16", [], GPR64, NoItinerary>;
1769
1770 //===----------------------------------------------------------------------===//
1771 // Data Processing (2 sources) instructions
1772 //===----------------------------------------------------------------------===//
1773 // Contains: CRC32C?[BHWX], UDIV, SDIV, LSLV, LSRV, ASRV, RORV + aliases LSL,
1774 //           LSR, ASR, ROR
1775
1776
1777 class dp_2src_impl<bit sf, bits<6> opcode, string asmop, list<dag> patterns,
1778                    RegisterClass GPRsp,
1779                    InstrItinClass itin>:
1780       A64I_dp_2src<sf,
1781                    opcode,
1782                    0,
1783                    !strconcat(asmop, "\t$Rd, $Rn, $Rm"),
1784                    (outs GPRsp:$Rd),
1785                    (ins GPRsp:$Rn, GPRsp:$Rm),
1786                    patterns,
1787                    itin>,
1788           Sched<[WriteALU, ReadALU, ReadALU]>;
1789
1790 multiclass dp_2src_crc<bit c, string asmop> {
1791   def B_www : dp_2src_impl<0b0, {0, 1, 0, c, 0, 0},
1792                            !strconcat(asmop, "b"), [], GPR32, NoItinerary>;
1793   def H_www : dp_2src_impl<0b0, {0, 1, 0, c, 0, 1},
1794                            !strconcat(asmop, "h"), [], GPR32, NoItinerary>;
1795   def W_www : dp_2src_impl<0b0, {0, 1, 0, c, 1, 0},
1796                            !strconcat(asmop, "w"), [], GPR32, NoItinerary>;
1797   def X_wwx : A64I_dp_2src<0b1, {0, 1, 0, c, 1, 1}, 0b0,
1798                            !strconcat(asmop, "x\t$Rd, $Rn, $Rm"),
1799                            (outs GPR32:$Rd), (ins GPR32:$Rn, GPR64:$Rm), [],
1800                            NoItinerary>;
1801 }
1802
1803 multiclass dp_2src_zext <bits<6> opcode, string asmop, SDPatternOperator op> {
1804    def www : dp_2src_impl<0b0,
1805                          opcode,
1806                          asmop,
1807                          [(set i32:$Rd,
1808                                (op i32:$Rn, (i64 (zext i32:$Rm))))],
1809                          GPR32,
1810                          NoItinerary>;
1811    def xxx : dp_2src_impl<0b1,
1812                          opcode,
1813                          asmop,
1814                          [(set i64:$Rd, (op i64:$Rn, i64:$Rm))],
1815                          GPR64,
1816                          NoItinerary>;
1817 }
1818
1819
1820 multiclass dp_2src <bits<6> opcode, string asmop, SDPatternOperator op> {
1821     def www : dp_2src_impl<0b0,
1822                          opcode,
1823                          asmop,
1824                          [(set i32:$Rd, (op i32:$Rn, i32:$Rm))],
1825                          GPR32,
1826                          NoItinerary>;
1827    def xxx : dp_2src_impl<0b1,
1828                          opcode,
1829                          asmop,
1830                          [(set i64:$Rd, (op i64:$Rn, i64:$Rm))],
1831                          GPR64,
1832                          NoItinerary>;
1833 }
1834
1835 // Here we define the data processing 2 source instructions.
1836 defm CRC32  : dp_2src_crc<0b0, "crc32">;
1837 defm CRC32C : dp_2src_crc<0b1, "crc32c">;
1838
1839 let SchedRW = [WriteDiv, ReadDiv, ReadDiv] in {
1840   defm UDIV : dp_2src<0b000010, "udiv", udiv>;
1841   defm SDIV : dp_2src<0b000011, "sdiv", sdiv>;
1842 }
1843
1844 let SchedRW = [WriteALUs, ReadALU, ReadALU] in {
1845   defm LSLV : dp_2src_zext<0b001000, "lsl", shl>;
1846   defm LSRV : dp_2src_zext<0b001001, "lsr", srl>;
1847   defm ASRV : dp_2src_zext<0b001010, "asr", sra>;
1848   defm RORV : dp_2src_zext<0b001011, "ror", rotr>;
1849 }
1850
1851 // Extra patterns for an incoming 64-bit value for a 32-bit
1852 // operation. Since the LLVM operations are undefined (as in C) if the
1853 // RHS is out of range, it's perfectly permissible to discard the high
1854 // bits of the GPR64.
1855 def : Pat<(shl i32:$Rn, i64:$Rm),
1856           (LSLVwww $Rn, (EXTRACT_SUBREG $Rm, sub_32))>;
1857 def : Pat<(srl i32:$Rn, i64:$Rm),
1858           (LSRVwww $Rn, (EXTRACT_SUBREG $Rm, sub_32))>;
1859 def : Pat<(sra i32:$Rn, i64:$Rm),
1860           (ASRVwww $Rn, (EXTRACT_SUBREG $Rm, sub_32))>;
1861 def : Pat<(rotr i32:$Rn, i64:$Rm),
1862           (RORVwww $Rn, (EXTRACT_SUBREG $Rm, sub_32))>;
1863
1864 // Here we define the aliases for the data processing 2 source instructions.
1865 def LSL_mnemonic : MnemonicAlias<"lslv", "lsl">;
1866 def LSR_mnemonic : MnemonicAlias<"lsrv", "lsr">;
1867 def ASR_menmonic : MnemonicAlias<"asrv", "asr">;
1868 def ROR_menmonic : MnemonicAlias<"rorv", "ror">;
1869
1870 //===----------------------------------------------------------------------===//
1871 // Data Processing (3 sources) instructions
1872 //===----------------------------------------------------------------------===//
1873 // Contains: MADD, MSUB, SMADDL, SMSUBL, SMULH, UMADDL, UMSUBL, UMULH
1874 //    + aliases MUL, MNEG, SMULL, SMNEGL, UMULL, UMNEGL
1875
1876 class A64I_dp3_4operand<bit sf, bits<6> opcode, RegisterClass AccReg,
1877                         ValueType AccTy, RegisterClass SrcReg,
1878                         string asmop, dag pattern>
1879   : A64I_dp3<sf, opcode,
1880              (outs AccReg:$Rd), (ins SrcReg:$Rn, SrcReg:$Rm, AccReg:$Ra),
1881              !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Ra"),
1882              [(set AccTy:$Rd, pattern)], NoItinerary>,
1883     Sched<[WriteMAC, ReadMAC, ReadMAC, ReadMAC]> {
1884   bits<5> Ra;
1885   let Inst{14-10} = Ra;
1886
1887   RegisterClass AccGPR = AccReg;
1888   RegisterClass SrcGPR = SrcReg;
1889 }
1890
1891 def MADDwwww : A64I_dp3_4operand<0b0, 0b000000, GPR32, i32, GPR32, "madd",
1892                                  (add i32:$Ra, (mul i32:$Rn, i32:$Rm))>;
1893 def MADDxxxx : A64I_dp3_4operand<0b1, 0b000000, GPR64, i64, GPR64, "madd",
1894                                  (add i64:$Ra, (mul i64:$Rn, i64:$Rm))>;
1895
1896 def MSUBwwww : A64I_dp3_4operand<0b0, 0b000001, GPR32, i32, GPR32, "msub",
1897                                  (sub i32:$Ra, (mul i32:$Rn, i32:$Rm))>;
1898 def MSUBxxxx : A64I_dp3_4operand<0b1, 0b000001, GPR64, i64, GPR64, "msub",
1899                                  (sub i64:$Ra, (mul i64:$Rn, i64:$Rm))>;
1900
1901 def SMADDLxwwx : A64I_dp3_4operand<0b1, 0b000010, GPR64, i64, GPR32, "smaddl",
1902                      (add i64:$Ra, (mul (i64 (sext i32:$Rn)), (sext i32:$Rm)))>;
1903 def SMSUBLxwwx : A64I_dp3_4operand<0b1, 0b000011, GPR64, i64, GPR32, "smsubl",
1904                      (sub i64:$Ra, (mul (i64 (sext i32:$Rn)), (sext i32:$Rm)))>;
1905
1906 def UMADDLxwwx : A64I_dp3_4operand<0b1, 0b001010, GPR64, i64, GPR32, "umaddl",
1907                      (add i64:$Ra, (mul (i64 (zext i32:$Rn)), (zext i32:$Rm)))>;
1908 def UMSUBLxwwx : A64I_dp3_4operand<0b1, 0b001011, GPR64, i64, GPR32, "umsubl",
1909                      (sub i64:$Ra, (mul (i64 (zext i32:$Rn)), (zext i32:$Rm)))>;
1910
1911 let isCommutable = 1, PostEncoderMethod = "fixMulHigh" in {
1912   def UMULHxxx : A64I_dp3<0b1, 0b001100, (outs GPR64:$Rd),
1913                           (ins GPR64:$Rn, GPR64:$Rm),
1914                           "umulh\t$Rd, $Rn, $Rm",
1915                           [(set i64:$Rd, (mulhu i64:$Rn, i64:$Rm))],
1916                           NoItinerary>,
1917                  Sched<[WriteMAC, ReadMAC, ReadMAC]>;
1918
1919   def SMULHxxx : A64I_dp3<0b1, 0b000100, (outs GPR64:$Rd),
1920                           (ins GPR64:$Rn, GPR64:$Rm),
1921                           "smulh\t$Rd, $Rn, $Rm",
1922                           [(set i64:$Rd, (mulhs i64:$Rn, i64:$Rm))],
1923                           NoItinerary>,
1924                  Sched<[WriteMAC, ReadMAC, ReadMAC]>;
1925 }
1926
1927 multiclass A64I_dp3_3operand<string asmop, A64I_dp3_4operand INST,
1928                              Register ZR, dag pattern> {
1929   def : InstAlias<asmop # " $Rd, $Rn, $Rm",
1930                   (INST INST.AccGPR:$Rd, INST.SrcGPR:$Rn, INST.SrcGPR:$Rm, ZR)>;
1931
1932   def : Pat<pattern, (INST $Rn, $Rm, ZR)>;
1933 }
1934
1935 defm : A64I_dp3_3operand<"mul", MADDwwww, WZR, (mul i32:$Rn, i32:$Rm)>;
1936 defm : A64I_dp3_3operand<"mul", MADDxxxx, XZR, (mul i64:$Rn, i64:$Rm)>;
1937
1938 defm : A64I_dp3_3operand<"mneg", MSUBwwww, WZR,
1939                          (sub 0, (mul i32:$Rn, i32:$Rm))>;
1940 defm : A64I_dp3_3operand<"mneg", MSUBxxxx, XZR,
1941                          (sub 0, (mul i64:$Rn, i64:$Rm))>;
1942
1943 defm : A64I_dp3_3operand<"smull", SMADDLxwwx, XZR,
1944                          (mul (i64 (sext i32:$Rn)), (sext i32:$Rm))>;
1945 defm : A64I_dp3_3operand<"smnegl", SMSUBLxwwx, XZR,
1946                        (sub 0, (mul (i64 (sext i32:$Rn)), (sext i32:$Rm)))>;
1947
1948 defm : A64I_dp3_3operand<"umull", UMADDLxwwx, XZR,
1949                          (mul (i64 (zext i32:$Rn)), (zext i32:$Rm))>;
1950 defm : A64I_dp3_3operand<"umnegl", UMSUBLxwwx, XZR,
1951                        (sub 0, (mul (i64 (zext i32:$Rn)), (zext i32:$Rm)))>;
1952
1953
1954 //===----------------------------------------------------------------------===//
1955 // Exception generation
1956 //===----------------------------------------------------------------------===//
1957 // Contains: SVC, HVC, SMC, BRK, HLT, DCPS1, DCPS2, DCPS3
1958
1959 def uimm16_asmoperand : AsmOperandClass {
1960   let Name = "UImm16";
1961   let PredicateMethod = "isUImm<16>";
1962   let RenderMethod = "addImmOperands";
1963   let DiagnosticType = "UImm16";
1964 }
1965
1966 def uimm16 : Operand<i32> {
1967   let ParserMatchClass = uimm16_asmoperand;
1968 }
1969
1970 class A64I_exceptImpl<bits<3> opc, bits<2> ll, string asmop>
1971   : A64I_exception<opc, 0b000, ll, (outs), (ins uimm16:$UImm16),
1972                    !strconcat(asmop, "\t$UImm16"), [], NoItinerary>,
1973     Sched<[WriteBr]> {
1974   let isBranch = 1;
1975   let isTerminator = 1;
1976 }
1977
1978 def SVCi : A64I_exceptImpl<0b000, 0b01, "svc">;
1979 def HVCi : A64I_exceptImpl<0b000, 0b10, "hvc">;
1980 def SMCi : A64I_exceptImpl<0b000, 0b11, "smc">;
1981 def BRKi : A64I_exceptImpl<0b001, 0b00, "brk">;
1982 def HLTi : A64I_exceptImpl<0b010, 0b00, "hlt">;
1983
1984 def DCPS1i : A64I_exceptImpl<0b101, 0b01, "dcps1">;
1985 def DCPS2i : A64I_exceptImpl<0b101, 0b10, "dcps2">;
1986 def DCPS3i : A64I_exceptImpl<0b101, 0b11, "dcps3">;
1987
1988 // The immediate is optional for the DCPS instructions, defaulting to 0.
1989 def : InstAlias<"dcps1", (DCPS1i 0)>;
1990 def : InstAlias<"dcps2", (DCPS2i 0)>;
1991 def : InstAlias<"dcps3", (DCPS3i 0)>;
1992
1993 //===----------------------------------------------------------------------===//
1994 // Extract (immediate)
1995 //===----------------------------------------------------------------------===//
1996 // Contains: EXTR + alias ROR
1997
1998 def EXTRwwwi : A64I_extract<0b0, 0b000, 0b0,
1999                             (outs GPR32:$Rd),
2000                             (ins GPR32:$Rn, GPR32:$Rm, bitfield32_imm:$LSB),
2001                             "extr\t$Rd, $Rn, $Rm, $LSB",
2002                             [(set i32:$Rd,
2003                                   (A64Extr i32:$Rn, i32:$Rm, imm:$LSB))],
2004                             NoItinerary>,
2005                Sched<[WriteALU, ReadALU, ReadALU]>;
2006 def EXTRxxxi : A64I_extract<0b1, 0b000, 0b1,
2007                             (outs GPR64:$Rd),
2008                             (ins GPR64:$Rn, GPR64:$Rm, bitfield64_imm:$LSB),
2009                             "extr\t$Rd, $Rn, $Rm, $LSB",
2010                             [(set i64:$Rd,
2011                                   (A64Extr i64:$Rn, i64:$Rm, imm:$LSB))],
2012                             NoItinerary>,
2013                Sched<[WriteALU, ReadALU, ReadALU]>;
2014
2015 def : InstAlias<"ror $Rd, $Rs, $LSB",
2016                (EXTRwwwi GPR32:$Rd, GPR32:$Rs, GPR32:$Rs, bitfield32_imm:$LSB)>;
2017 def : InstAlias<"ror $Rd, $Rs, $LSB",
2018                (EXTRxxxi GPR64:$Rd, GPR64:$Rs, GPR64:$Rs, bitfield64_imm:$LSB)>;
2019
2020 def : Pat<(rotr i32:$Rn, bitfield32_imm:$LSB),
2021           (EXTRwwwi $Rn, $Rn, bitfield32_imm:$LSB)>;
2022 def : Pat<(rotr i64:$Rn, bitfield64_imm:$LSB),
2023           (EXTRxxxi $Rn, $Rn, bitfield64_imm:$LSB)>;
2024
2025 //===----------------------------------------------------------------------===//
2026 // Floating-point compare instructions
2027 //===----------------------------------------------------------------------===//
2028 // Contains: FCMP, FCMPE
2029
2030 def fpzero_asmoperand : AsmOperandClass {
2031   let Name = "FPZero";
2032   let ParserMethod = "ParseFPImmOperand";
2033   let DiagnosticType = "FPZero";
2034 }
2035
2036 def fpz32 : Operand<f32>,
2037             ComplexPattern<f32, 1, "SelectFPZeroOperand", [fpimm]> {
2038   let ParserMatchClass = fpzero_asmoperand;
2039   let PrintMethod = "printFPZeroOperand";
2040   let DecoderMethod = "DecodeFPZeroOperand";
2041 }
2042
2043 def fpz64 : Operand<f64>,
2044             ComplexPattern<f64, 1, "SelectFPZeroOperand", [fpimm]> {
2045   let ParserMatchClass = fpzero_asmoperand;
2046   let PrintMethod = "printFPZeroOperand";
2047   let DecoderMethod = "DecodeFPZeroOperand";
2048 }
2049
2050 def fpz64movi : Operand<i64>,
2051             ComplexPattern<f64, 1, "SelectFPZeroOperand", [fpimm]> {
2052   let ParserMatchClass = fpzero_asmoperand;
2053   let PrintMethod = "printFPZeroOperand";
2054   let DecoderMethod = "DecodeFPZeroOperand";
2055 }
2056
2057 multiclass A64I_fpcmpSignal<bits<2> type, bit imm, dag ins, dag pattern> {
2058   def _quiet : A64I_fpcmp<0b0, 0b0, type, 0b00, {0b0, imm, 0b0, 0b0, 0b0},
2059                           (outs), ins, "fcmp\t$Rn, $Rm", [pattern],
2060                           NoItinerary>,
2061                Sched<[WriteFPALU, ReadFPALU, ReadFPALU]> {
2062     let Defs = [NZCV];
2063   }
2064
2065   def _sig : A64I_fpcmp<0b0, 0b0, type, 0b00, {0b1, imm, 0b0, 0b0, 0b0},
2066                         (outs), ins, "fcmpe\t$Rn, $Rm", [], NoItinerary>,
2067              Sched<[WriteFPALU, ReadFPALU, ReadFPALU]> {
2068     let Defs = [NZCV];
2069   }
2070 }
2071
2072 defm FCMPss : A64I_fpcmpSignal<0b00, 0b0, (ins FPR32:$Rn, FPR32:$Rm),
2073                                (set NZCV, (A64cmp f32:$Rn, f32:$Rm))>;
2074 defm FCMPdd : A64I_fpcmpSignal<0b01, 0b0, (ins FPR64:$Rn, FPR64:$Rm),
2075                                (set NZCV, (A64cmp f64:$Rn, f64:$Rm))>;
2076
2077 // What would be Rm should be written as 0; note that even though it's called
2078 // "$Rm" here to fit in with the InstrFormats, it's actually an immediate.
2079 defm FCMPsi : A64I_fpcmpSignal<0b00, 0b1, (ins FPR32:$Rn, fpz32:$Rm),
2080                                (set NZCV, (A64cmp f32:$Rn, fpz32:$Rm))>;
2081
2082 defm FCMPdi : A64I_fpcmpSignal<0b01, 0b1, (ins FPR64:$Rn, fpz64:$Rm),
2083                                (set NZCV, (A64cmp f64:$Rn, fpz64:$Rm))>;
2084
2085
2086 //===----------------------------------------------------------------------===//
2087 // Floating-point conditional compare instructions
2088 //===----------------------------------------------------------------------===//
2089 // Contains: FCCMP, FCCMPE
2090
2091 class A64I_fpccmpImpl<bits<2> type, bit op, RegisterClass FPR, string asmop>
2092   : A64I_fpccmp<0b0, 0b0, type, op,
2093                 (outs),
2094                 (ins FPR:$Rn, FPR:$Rm, uimm4:$NZCVImm, cond_code_op:$Cond),
2095                 !strconcat(asmop, "\t$Rn, $Rm, $NZCVImm, $Cond"),
2096                 [], NoItinerary>,
2097     Sched<[WriteFPALU, ReadFPALU, ReadFPALU]> {
2098   let Defs = [NZCV];
2099 }
2100
2101 def FCCMPss : A64I_fpccmpImpl<0b00, 0b0, FPR32, "fccmp">;
2102 def FCCMPEss : A64I_fpccmpImpl<0b00, 0b1, FPR32, "fccmpe">;
2103 def FCCMPdd : A64I_fpccmpImpl<0b01, 0b0, FPR64, "fccmp">;
2104 def FCCMPEdd : A64I_fpccmpImpl<0b01, 0b1, FPR64, "fccmpe">;
2105
2106 //===----------------------------------------------------------------------===//
2107 // Floating-point conditional select instructions
2108 //===----------------------------------------------------------------------===//
2109 // Contains: FCSEL
2110
2111 let Uses = [NZCV] in {
2112   def FCSELsssc : A64I_fpcondsel<0b0, 0b0, 0b00, (outs FPR32:$Rd),
2113                                  (ins FPR32:$Rn, FPR32:$Rm, cond_code_op:$Cond),
2114                                  "fcsel\t$Rd, $Rn, $Rm, $Cond",
2115                                  [(set f32:$Rd,
2116                                        (simple_select f32:$Rn, f32:$Rm))],
2117                                  NoItinerary>,
2118                   Sched<[WriteFPALU, ReadFPALU, ReadFPALU]>;
2119
2120
2121   def FCSELdddc : A64I_fpcondsel<0b0, 0b0, 0b01, (outs FPR64:$Rd),
2122                                  (ins FPR64:$Rn, FPR64:$Rm, cond_code_op:$Cond),
2123                                  "fcsel\t$Rd, $Rn, $Rm, $Cond",
2124                                  [(set f64:$Rd,
2125                                        (simple_select f64:$Rn, f64:$Rm))],
2126                                  NoItinerary>,
2127                   Sched<[WriteFPALU, ReadFPALU, ReadFPALU]>;
2128 }
2129
2130 //===----------------------------------------------------------------------===//
2131 // Floating-point data-processing (1 source)
2132 //===----------------------------------------------------------------------===//
2133 // Contains: FMOV, FABS, FNEG, FSQRT, FCVT, FRINT[NPMZAXI].
2134
2135 def FPNoUnop : PatFrag<(ops node:$val), (fneg node:$val),
2136                        [{ (void)N; return false; }]>;
2137
2138 // First we do the fairly trivial bunch with uniform "OP s, s" and "OP d, d"
2139 // syntax. Default to no pattern because most are odd enough not to have one.
2140 multiclass A64I_fpdp1sizes<bits<6> opcode, string asmstr,
2141                            SDPatternOperator opnode = FPNoUnop> {
2142   def ss : A64I_fpdp1<0b0, 0b0, 0b00, opcode, (outs FPR32:$Rd), (ins FPR32:$Rn),
2143                      !strconcat(asmstr, "\t$Rd, $Rn"),
2144                      [(set f32:$Rd, (opnode f32:$Rn))],
2145                      NoItinerary>,
2146            Sched<[WriteFPALU, ReadFPALU]>;
2147
2148   def dd : A64I_fpdp1<0b0, 0b0, 0b01, opcode, (outs FPR64:$Rd), (ins FPR64:$Rn),
2149                      !strconcat(asmstr, "\t$Rd, $Rn"),
2150                      [(set f64:$Rd, (opnode f64:$Rn))],
2151                      NoItinerary>,
2152            Sched<[WriteFPALU, ReadFPALU]>;
2153 }
2154
2155 defm FMOV   : A64I_fpdp1sizes<0b000000, "fmov">;
2156 defm FABS   : A64I_fpdp1sizes<0b000001, "fabs", fabs>;
2157 defm FNEG   : A64I_fpdp1sizes<0b000010, "fneg", fneg>;
2158 let SchedRW = [WriteFPSqrt, ReadFPSqrt] in {
2159   defm FSQRT  : A64I_fpdp1sizes<0b000011, "fsqrt", fsqrt>;
2160 }
2161
2162 defm FRINTN : A64I_fpdp1sizes<0b001000, "frintn">;
2163 defm FRINTP : A64I_fpdp1sizes<0b001001, "frintp", fceil>;
2164 defm FRINTM : A64I_fpdp1sizes<0b001010, "frintm", ffloor>;
2165 defm FRINTZ : A64I_fpdp1sizes<0b001011, "frintz", ftrunc>;
2166 defm FRINTA : A64I_fpdp1sizes<0b001100, "frinta">;
2167 defm FRINTX : A64I_fpdp1sizes<0b001110, "frintx", frint>;
2168 defm FRINTI : A64I_fpdp1sizes<0b001111, "frinti", fnearbyint>;
2169
2170 // The FCVT instrucitons have different source and destination register-types,
2171 // but the fields are uniform everywhere a D-register (say) crops up. Package
2172 // this information in a Record.
2173 class FCVTRegType<RegisterClass rc, bits<2> fld, ValueType vt> {
2174     RegisterClass Class = rc;
2175     ValueType VT = vt;
2176     bit t1 = fld{1};
2177     bit t0 = fld{0};
2178 }
2179
2180 def FCVT16 : FCVTRegType<FPR16, 0b11, f16>;
2181 def FCVT32 : FCVTRegType<FPR32, 0b00, f32>;
2182 def FCVT64 : FCVTRegType<FPR64, 0b01, f64>;
2183
2184 class A64I_fpdp1_fcvt<FCVTRegType DestReg, FCVTRegType SrcReg, SDNode opnode>
2185   : A64I_fpdp1<0b0, 0b0, {SrcReg.t1, SrcReg.t0},
2186                {0,0,0,1, DestReg.t1, DestReg.t0},
2187                (outs DestReg.Class:$Rd), (ins SrcReg.Class:$Rn),
2188                "fcvt\t$Rd, $Rn",
2189                [(set DestReg.VT:$Rd, (opnode SrcReg.VT:$Rn))], NoItinerary>,
2190     Sched<[WriteFPALU, ReadFPALU]>;
2191
2192 def FCVTds : A64I_fpdp1_fcvt<FCVT64, FCVT32, fextend>;
2193 def FCVThs : A64I_fpdp1_fcvt<FCVT16, FCVT32, fround>;
2194 def FCVTsd : A64I_fpdp1_fcvt<FCVT32, FCVT64, fround>;
2195 def FCVThd : A64I_fpdp1_fcvt<FCVT16, FCVT64, fround>;
2196 def FCVTsh : A64I_fpdp1_fcvt<FCVT32, FCVT16, fextend>;
2197 def FCVTdh : A64I_fpdp1_fcvt<FCVT64, FCVT16, fextend>;
2198
2199
2200 //===----------------------------------------------------------------------===//
2201 // Floating-point data-processing (2 sources) instructions
2202 //===----------------------------------------------------------------------===//
2203 // Contains: FMUL, FDIV, FADD, FSUB, FMAX, FMIN, FMAXNM, FMINNM, FNMUL
2204
2205 def FPNoBinop : PatFrag<(ops node:$lhs, node:$rhs), (fadd node:$lhs, node:$rhs),
2206                       [{ (void)N; return false; }]>;
2207
2208 multiclass A64I_fpdp2sizes<bits<4> opcode, string asmstr,
2209                            SDPatternOperator opnode> {
2210   def sss : A64I_fpdp2<0b0, 0b0, 0b00, opcode,
2211                       (outs FPR32:$Rd),
2212                       (ins FPR32:$Rn, FPR32:$Rm),
2213                       !strconcat(asmstr, "\t$Rd, $Rn, $Rm"),
2214                       [(set f32:$Rd, (opnode f32:$Rn, f32:$Rm))],
2215                       NoItinerary>,
2216             Sched<[WriteFPALU, ReadFPALU, ReadFPALU]>;
2217
2218   def ddd : A64I_fpdp2<0b0, 0b0, 0b01, opcode,
2219                       (outs FPR64:$Rd),
2220                       (ins FPR64:$Rn, FPR64:$Rm),
2221                       !strconcat(asmstr, "\t$Rd, $Rn, $Rm"),
2222                       [(set f64:$Rd, (opnode f64:$Rn, f64:$Rm))],
2223                       NoItinerary>,
2224             Sched<[WriteFPALU, ReadFPALU, ReadFPALU]>;
2225 }
2226
2227 let isCommutable = 1 in {
2228   let SchedRW = [WriteFPMul, ReadFPMul, ReadFPMul] in {
2229     defm FMUL   : A64I_fpdp2sizes<0b0000, "fmul", fmul>;
2230   }
2231   defm FADD   : A64I_fpdp2sizes<0b0010, "fadd", fadd>;
2232
2233   // No patterns for these.
2234   defm FMAX   : A64I_fpdp2sizes<0b0100, "fmax", FPNoBinop>;
2235   defm FMIN   : A64I_fpdp2sizes<0b0101, "fmin", FPNoBinop>;
2236   defm FMAXNM : A64I_fpdp2sizes<0b0110, "fmaxnm", FPNoBinop>;
2237   defm FMINNM : A64I_fpdp2sizes<0b0111, "fminnm", FPNoBinop>;
2238
2239   let SchedRW = [WriteFPMul, ReadFPMul, ReadFPMul] in {
2240     defm FNMUL  : A64I_fpdp2sizes<0b1000, "fnmul",
2241                                   PatFrag<(ops node:$lhs, node:$rhs),
2242                                           (fneg (fmul node:$lhs, node:$rhs))> >;
2243   }
2244 }
2245
2246 let SchedRW = [WriteFPDiv, ReadFPDiv, ReadFPDiv] in {
2247   defm FDIV : A64I_fpdp2sizes<0b0001, "fdiv", fdiv>;
2248 }
2249 defm FSUB : A64I_fpdp2sizes<0b0011, "fsub", fsub>;
2250
2251 //===----------------------------------------------------------------------===//
2252 // Floating-point data-processing (3 sources) instructions
2253 //===----------------------------------------------------------------------===//
2254 // Contains: FMADD, FMSUB, FNMADD, FNMSUB
2255
2256 def fmsub : PatFrag<(ops node:$Rn, node:$Rm, node:$Ra),
2257                     (fma (fneg node:$Rn),  node:$Rm, node:$Ra)>;
2258 def fnmsub : PatFrag<(ops node:$Rn, node:$Rm, node:$Ra),
2259                      (fma node:$Rn,  node:$Rm, (fneg node:$Ra))>;
2260 def fnmadd : PatFrag<(ops node:$Rn, node:$Rm, node:$Ra),
2261                      (fma (fneg node:$Rn),  node:$Rm, (fneg node:$Ra))>;
2262
2263 class A64I_fpdp3Impl<string asmop, RegisterClass FPR, ValueType VT,
2264                      bits<2> type, bit o1, bit o0, SDPatternOperator fmakind>
2265   : A64I_fpdp3<0b0, 0b0, type, o1, o0, (outs FPR:$Rd),
2266                (ins FPR:$Rn, FPR:$Rm, FPR:$Ra),
2267                !strconcat(asmop,"\t$Rd, $Rn, $Rm, $Ra"),
2268                [(set VT:$Rd, (fmakind VT:$Rn, VT:$Rm, VT:$Ra))],
2269                NoItinerary>,
2270     Sched<[WriteFPMAC, ReadFPMAC, ReadFPMAC, ReadFPMAC]>;
2271
2272 def FMADDssss  : A64I_fpdp3Impl<"fmadd",  FPR32, f32, 0b00, 0b0, 0b0, fma>;
2273 def FMSUBssss  : A64I_fpdp3Impl<"fmsub",  FPR32, f32, 0b00, 0b0, 0b1, fmsub>;
2274 def FNMADDssss : A64I_fpdp3Impl<"fnmadd", FPR32, f32, 0b00, 0b1, 0b0, fnmadd>;
2275 def FNMSUBssss : A64I_fpdp3Impl<"fnmsub", FPR32, f32, 0b00, 0b1, 0b1, fnmsub>;
2276
2277 def FMADDdddd  : A64I_fpdp3Impl<"fmadd",  FPR64, f64, 0b01, 0b0, 0b0, fma>;
2278 def FMSUBdddd  : A64I_fpdp3Impl<"fmsub",  FPR64, f64, 0b01, 0b0, 0b1, fmsub>;
2279 def FNMADDdddd : A64I_fpdp3Impl<"fnmadd", FPR64, f64, 0b01, 0b1, 0b0, fnmadd>;
2280 def FNMSUBdddd : A64I_fpdp3Impl<"fnmsub", FPR64, f64, 0b01, 0b1, 0b1, fnmsub>;
2281
2282 // Extra patterns for when we're allowed to optimise separate multiplication and
2283 // addition.
2284 let Predicates = [HasFPARMv8, UseFusedMAC] in {
2285 def : Pat<(f32 (fadd FPR32:$Ra, (f32 (fmul_su FPR32:$Rn, FPR32:$Rm)))),
2286           (FMADDssss FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2287 def : Pat<(f32 (fsub FPR32:$Ra, (f32 (fmul_su FPR32:$Rn, FPR32:$Rm)))),
2288           (FMSUBssss FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2289 def : Pat<(f32 (fsub (f32 (fneg FPR32:$Ra)), (f32 (fmul_su FPR32:$Rn, FPR32:$Rm)))),
2290           (FNMADDssss FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2291 def : Pat<(f32 (fsub (f32 (fmul_su FPR32:$Rn, FPR32:$Rm)), FPR32:$Ra)),
2292           (FNMSUBssss FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2293
2294 def : Pat<(f64 (fadd FPR64:$Ra, (f64 (fmul_su FPR64:$Rn, FPR64:$Rm)))),
2295           (FMADDdddd FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2296 def : Pat<(f64 (fsub FPR64:$Ra, (f64 (fmul_su FPR64:$Rn, FPR64:$Rm)))),
2297           (FMSUBdddd FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2298 def : Pat<(f64 (fsub (f64 (fneg FPR64:$Ra)), (f64 (fmul_su FPR64:$Rn, FPR64:$Rm)))),
2299           (FNMADDdddd FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2300 def : Pat<(f64 (fsub (f64 (fmul_su FPR64:$Rn, FPR64:$Rm)), FPR64:$Ra)),
2301           (FNMSUBdddd FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2302 }
2303
2304
2305 //===----------------------------------------------------------------------===//
2306 // Floating-point <-> fixed-point conversion instructions
2307 //===----------------------------------------------------------------------===//
2308 // Contains: FCVTZS, FCVTZU, SCVTF, UCVTF
2309
2310 // #1-#32 allowed, encoded as "64 - <specified imm>
2311 def fixedpos_asmoperand_i32 : AsmOperandClass {
2312   let Name = "CVTFixedPos32";
2313   let RenderMethod = "addCVTFixedPosOperands";
2314   let PredicateMethod = "isCVTFixedPos<32>";
2315   let DiagnosticType = "CVTFixedPos32";
2316 }
2317
2318 // Also encoded as "64 - <specified imm>" but #1-#64 allowed.
2319 def fixedpos_asmoperand_i64 : AsmOperandClass {
2320   let Name = "CVTFixedPos64";
2321   let RenderMethod = "addCVTFixedPosOperands";
2322   let PredicateMethod = "isCVTFixedPos<64>";
2323   let DiagnosticType = "CVTFixedPos64";
2324 }
2325
2326 // We need the cartesian product of f32/f64 i32/i64 operands for
2327 // conversions:
2328 //   + Selection needs to use operands of correct floating type
2329 //   + Assembly parsing and decoding depend on integer width
2330 class cvtfix_i32_op<ValueType FloatVT>
2331   : Operand<FloatVT>,
2332     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<32>", [fpimm]> {
2333   let ParserMatchClass = fixedpos_asmoperand_i32;
2334   let DecoderMethod = "DecodeCVT32FixedPosOperand";
2335   let PrintMethod = "printCVTFixedPosOperand";
2336 }
2337
2338 class cvtfix_i64_op<ValueType FloatVT>
2339   : Operand<FloatVT>,
2340     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<64>", [fpimm]> {
2341   let ParserMatchClass = fixedpos_asmoperand_i64;
2342   let PrintMethod = "printCVTFixedPosOperand";
2343 }
2344
2345 // Because of the proliferation of weird operands, it's not really
2346 // worth going for a multiclass here. Oh well.
2347
2348 class A64I_fptofix<bit sf, bits<2> type, bits<3> opcode,
2349                    RegisterClass GPR, RegisterClass FPR,
2350                    ValueType DstTy, ValueType SrcTy,
2351                    Operand scale_op, string asmop, SDNode cvtop>
2352   : A64I_fpfixed<sf, 0b0, type, 0b11, opcode,
2353                  (outs GPR:$Rd), (ins FPR:$Rn, scale_op:$Scale),
2354                  !strconcat(asmop, "\t$Rd, $Rn, $Scale"),
2355                  [(set DstTy:$Rd, (cvtop (fmul SrcTy:$Rn, scale_op:$Scale)))],
2356                  NoItinerary>,
2357     Sched<[WriteFPALU, ReadFPALU]>;
2358
2359 def FCVTZSwsi : A64I_fptofix<0b0, 0b00, 0b000, GPR32, FPR32, i32, f32,
2360                              cvtfix_i32_op<f32>, "fcvtzs", fp_to_sint>;
2361 def FCVTZSxsi : A64I_fptofix<0b1, 0b00, 0b000, GPR64, FPR32, i64, f32,
2362                              cvtfix_i64_op<f32>, "fcvtzs", fp_to_sint>;
2363 def FCVTZUwsi : A64I_fptofix<0b0, 0b00, 0b001, GPR32, FPR32, i32, f32,
2364                              cvtfix_i32_op<f32>, "fcvtzu", fp_to_uint>;
2365 def FCVTZUxsi : A64I_fptofix<0b1, 0b00, 0b001, GPR64, FPR32, i64, f32,
2366                              cvtfix_i64_op<f32>, "fcvtzu", fp_to_uint>;
2367
2368 def FCVTZSwdi : A64I_fptofix<0b0, 0b01, 0b000, GPR32, FPR64, i32, f64,
2369                              cvtfix_i32_op<f64>, "fcvtzs", fp_to_sint>;
2370 def FCVTZSxdi : A64I_fptofix<0b1, 0b01, 0b000, GPR64, FPR64, i64, f64,
2371                              cvtfix_i64_op<f64>, "fcvtzs", fp_to_sint>;
2372 def FCVTZUwdi : A64I_fptofix<0b0, 0b01, 0b001, GPR32, FPR64, i32, f64,
2373                              cvtfix_i32_op<f64>, "fcvtzu", fp_to_uint>;
2374 def FCVTZUxdi : A64I_fptofix<0b1, 0b01, 0b001, GPR64, FPR64, i64, f64,
2375                              cvtfix_i64_op<f64>, "fcvtzu", fp_to_uint>;
2376
2377
2378 class A64I_fixtofp<bit sf, bits<2> type, bits<3> opcode,
2379                    RegisterClass FPR, RegisterClass GPR,
2380                    ValueType DstTy, ValueType SrcTy,
2381                    Operand scale_op, string asmop, SDNode cvtop>
2382   : A64I_fpfixed<sf, 0b0, type, 0b00, opcode,
2383                  (outs FPR:$Rd), (ins GPR:$Rn, scale_op:$Scale),
2384                  !strconcat(asmop, "\t$Rd, $Rn, $Scale"),
2385                  [(set DstTy:$Rd, (fdiv (cvtop SrcTy:$Rn), scale_op:$Scale))],
2386                  NoItinerary>,
2387     Sched<[WriteFPALU, ReadFPALU]>;
2388
2389 def SCVTFswi : A64I_fixtofp<0b0, 0b00, 0b010, FPR32, GPR32, f32, i32,
2390                             cvtfix_i32_op<f32>, "scvtf", sint_to_fp>;
2391 def SCVTFsxi : A64I_fixtofp<0b1, 0b00, 0b010, FPR32, GPR64, f32, i64,
2392                             cvtfix_i64_op<f32>, "scvtf", sint_to_fp>;
2393 def UCVTFswi : A64I_fixtofp<0b0, 0b00, 0b011, FPR32, GPR32, f32, i32,
2394                             cvtfix_i32_op<f32>, "ucvtf", uint_to_fp>;
2395 def UCVTFsxi : A64I_fixtofp<0b1, 0b00, 0b011, FPR32, GPR64, f32, i64,
2396                             cvtfix_i64_op<f32>, "ucvtf", uint_to_fp>;
2397 def SCVTFdwi : A64I_fixtofp<0b0, 0b01, 0b010, FPR64, GPR32, f64, i32,
2398                             cvtfix_i32_op<f64>, "scvtf", sint_to_fp>;
2399 def SCVTFdxi : A64I_fixtofp<0b1, 0b01, 0b010, FPR64, GPR64, f64, i64,
2400                             cvtfix_i64_op<f64>, "scvtf", sint_to_fp>;
2401 def UCVTFdwi : A64I_fixtofp<0b0, 0b01, 0b011, FPR64, GPR32, f64, i32,
2402                             cvtfix_i32_op<f64>, "ucvtf", uint_to_fp>;
2403 def UCVTFdxi : A64I_fixtofp<0b1, 0b01, 0b011, FPR64, GPR64, f64, i64,
2404                             cvtfix_i64_op<f64>, "ucvtf", uint_to_fp>;
2405
2406 //===----------------------------------------------------------------------===//
2407 // Floating-point <-> integer conversion instructions
2408 //===----------------------------------------------------------------------===//
2409 // Contains: FCVTZS, FCVTZU, SCVTF, UCVTF
2410
2411 class A64I_fpintI<bit sf, bits<2> type, bits<2> rmode, bits<3> opcode,
2412                    RegisterClass DestPR, RegisterClass SrcPR, string asmop>
2413   : A64I_fpint<sf, 0b0, type, rmode, opcode, (outs DestPR:$Rd), (ins SrcPR:$Rn),
2414                !strconcat(asmop, "\t$Rd, $Rn"), [], NoItinerary>,
2415     Sched<[WriteFPALU, ReadFPALU]>;
2416
2417 multiclass A64I_fptointRM<bits<2> rmode, bit o2, string asmop> {
2418   def Sws : A64I_fpintI<0b0, 0b00, rmode, {o2, 0, 0},
2419                         GPR32, FPR32, asmop # "s">;
2420   def Sxs : A64I_fpintI<0b1, 0b00, rmode, {o2, 0, 0},
2421                         GPR64, FPR32, asmop # "s">;
2422   def Uws : A64I_fpintI<0b0, 0b00, rmode, {o2, 0, 1},
2423                         GPR32, FPR32, asmop # "u">;
2424   def Uxs : A64I_fpintI<0b1, 0b00, rmode, {o2, 0, 1},
2425                         GPR64, FPR32, asmop # "u">;
2426
2427   def Swd : A64I_fpintI<0b0, 0b01, rmode, {o2, 0, 0},
2428                         GPR32, FPR64, asmop # "s">;
2429   def Sxd : A64I_fpintI<0b1, 0b01, rmode, {o2, 0, 0},
2430                         GPR64, FPR64, asmop # "s">;
2431   def Uwd : A64I_fpintI<0b0, 0b01, rmode, {o2, 0, 1},
2432                         GPR32, FPR64, asmop # "u">;
2433   def Uxd : A64I_fpintI<0b1, 0b01, rmode, {o2, 0, 1},
2434                         GPR64, FPR64, asmop # "u">;
2435 }
2436
2437 defm FCVTN : A64I_fptointRM<0b00, 0b0, "fcvtn">;
2438 defm FCVTP : A64I_fptointRM<0b01, 0b0, "fcvtp">;
2439 defm FCVTM : A64I_fptointRM<0b10, 0b0, "fcvtm">;
2440 defm FCVTZ : A64I_fptointRM<0b11, 0b0, "fcvtz">;
2441 defm FCVTA : A64I_fptointRM<0b00, 0b1, "fcvta">;
2442
2443 let Predicates = [HasFPARMv8] in {
2444 def : Pat<(i32 (fp_to_sint f32:$Rn)), (FCVTZSws $Rn)>;
2445 def : Pat<(i64 (fp_to_sint f32:$Rn)), (FCVTZSxs $Rn)>;
2446 def : Pat<(i32 (fp_to_uint f32:$Rn)), (FCVTZUws $Rn)>;
2447 def : Pat<(i64 (fp_to_uint f32:$Rn)), (FCVTZUxs $Rn)>;
2448 def : Pat<(i32 (fp_to_sint f64:$Rn)), (FCVTZSwd $Rn)>;
2449 def : Pat<(i64 (fp_to_sint f64:$Rn)), (FCVTZSxd $Rn)>;
2450 def : Pat<(i32 (fp_to_uint f64:$Rn)), (FCVTZUwd $Rn)>;
2451 def : Pat<(i64 (fp_to_uint f64:$Rn)), (FCVTZUxd $Rn)>;
2452 }
2453
2454 multiclass A64I_inttofp<bit o0, string asmop> {
2455   def CVTFsw : A64I_fpintI<0b0, 0b00, 0b00, {0, 1, o0}, FPR32, GPR32, asmop>;
2456   def CVTFsx : A64I_fpintI<0b1, 0b00, 0b00, {0, 1, o0}, FPR32, GPR64, asmop>;
2457   def CVTFdw : A64I_fpintI<0b0, 0b01, 0b00, {0, 1, o0}, FPR64, GPR32, asmop>;
2458   def CVTFdx : A64I_fpintI<0b1, 0b01, 0b00, {0, 1, o0}, FPR64, GPR64, asmop>;
2459 }
2460
2461 defm S : A64I_inttofp<0b0, "scvtf">;
2462 defm U : A64I_inttofp<0b1, "ucvtf">;
2463
2464 let Predicates = [HasFPARMv8] in {
2465 def : Pat<(f32 (sint_to_fp i32:$Rn)), (SCVTFsw $Rn)>;
2466 def : Pat<(f32 (sint_to_fp i64:$Rn)), (SCVTFsx $Rn)>;
2467 def : Pat<(f64 (sint_to_fp i32:$Rn)), (SCVTFdw $Rn)>;
2468 def : Pat<(f64 (sint_to_fp i64:$Rn)), (SCVTFdx $Rn)>;
2469 def : Pat<(f32 (uint_to_fp i32:$Rn)), (UCVTFsw $Rn)>;
2470 def : Pat<(f32 (uint_to_fp i64:$Rn)), (UCVTFsx $Rn)>;
2471 def : Pat<(f64 (uint_to_fp i32:$Rn)), (UCVTFdw $Rn)>;
2472 def : Pat<(f64 (uint_to_fp i64:$Rn)), (UCVTFdx $Rn)>;
2473 }
2474
2475 def FMOVws : A64I_fpintI<0b0, 0b00, 0b00, 0b110, GPR32, FPR32, "fmov">;
2476 def FMOVsw : A64I_fpintI<0b0, 0b00, 0b00, 0b111, FPR32, GPR32, "fmov">;
2477 def FMOVxd : A64I_fpintI<0b1, 0b01, 0b00, 0b110, GPR64, FPR64, "fmov">;
2478 def FMOVdx : A64I_fpintI<0b1, 0b01, 0b00, 0b111, FPR64, GPR64, "fmov">;
2479
2480 let Predicates = [HasFPARMv8] in {
2481 def : Pat<(i32 (bitconvert f32:$Rn)), (FMOVws $Rn)>;
2482 def : Pat<(f32 (bitconvert i32:$Rn)), (FMOVsw $Rn)>;
2483 def : Pat<(i64 (bitconvert f64:$Rn)), (FMOVxd $Rn)>;
2484 def : Pat<(f64 (bitconvert i64:$Rn)), (FMOVdx $Rn)>;
2485 }
2486
2487 def lane1_asmoperand : AsmOperandClass {
2488   let Name = "Lane1";
2489   let RenderMethod = "addImmOperands";
2490   let DiagnosticType = "Lane1";
2491 }
2492
2493 def lane1 : Operand<i32> {
2494   let ParserMatchClass = lane1_asmoperand;
2495   let PrintMethod = "printBareImmOperand";
2496 }
2497
2498 let DecoderMethod =  "DecodeFMOVLaneInstruction" in {
2499   def FMOVxv : A64I_fpint<0b1, 0b0, 0b10, 0b01, 0b110,
2500                           (outs GPR64:$Rd), (ins VPR128:$Rn, lane1:$Lane),
2501                           "fmov\t$Rd, $Rn.d[$Lane]", [], NoItinerary>,
2502                Sched<[WriteFPALU, ReadFPALU]>;
2503
2504   def FMOVvx : A64I_fpint<0b1, 0b0, 0b10, 0b01, 0b111,
2505                           (outs VPR128:$Rd), (ins GPR64:$Rn, lane1:$Lane),
2506                           "fmov\t$Rd.d[$Lane], $Rn", [], NoItinerary>,
2507                Sched<[WriteFPALU, ReadFPALU]>;
2508 }
2509
2510 let Predicates = [HasFPARMv8] in {
2511 def : InstAlias<"fmov $Rd, $Rn.2d[$Lane]",
2512                 (FMOVxv GPR64:$Rd, VPR128:$Rn, lane1:$Lane), 0b0>;
2513
2514 def : InstAlias<"fmov $Rd.2d[$Lane], $Rn",
2515                 (FMOVvx VPR128:$Rd, GPR64:$Rn, lane1:$Lane), 0b0>;
2516 }
2517
2518 //===----------------------------------------------------------------------===//
2519 // Floating-point immediate instructions
2520 //===----------------------------------------------------------------------===//
2521 // Contains: FMOV
2522
2523 def fpimm_asmoperand : AsmOperandClass {
2524   let Name = "FMOVImm";
2525   let ParserMethod = "ParseFPImmOperand";
2526   let DiagnosticType = "FPImm";
2527 }
2528
2529 // The MCOperand for these instructions are the encoded 8-bit values.
2530 def SDXF_fpimm : SDNodeXForm<fpimm, [{
2531   uint32_t Imm8;
2532   A64Imms::isFPImm(N->getValueAPF(), Imm8);
2533   return CurDAG->getTargetConstant(Imm8, MVT::i32);
2534 }]>;
2535
2536 class fmov_operand<ValueType FT>
2537   : Operand<i32>,
2538     PatLeaf<(FT fpimm), [{ return A64Imms::isFPImm(N->getValueAPF()); }],
2539             SDXF_fpimm> {
2540   let PrintMethod = "printFPImmOperand";
2541   let ParserMatchClass = fpimm_asmoperand;
2542 }
2543
2544 def fmov32_operand : fmov_operand<f32>;
2545 def fmov64_operand : fmov_operand<f64>;
2546
2547 class A64I_fpimm_impl<bits<2> type, RegisterClass Reg, ValueType VT,
2548                       Operand fmov_operand>
2549   : A64I_fpimm<0b0, 0b0, type, 0b00000,
2550                (outs Reg:$Rd),
2551                (ins fmov_operand:$Imm8),
2552                "fmov\t$Rd, $Imm8",
2553                [(set VT:$Rd, fmov_operand:$Imm8)],
2554                NoItinerary>,
2555     Sched<[WriteFPALU]>;
2556
2557 def FMOVsi : A64I_fpimm_impl<0b00, FPR32, f32, fmov32_operand>;
2558 def FMOVdi : A64I_fpimm_impl<0b01, FPR64, f64, fmov64_operand>;
2559
2560 //===----------------------------------------------------------------------===//
2561 // Load-register (literal) instructions
2562 //===----------------------------------------------------------------------===//
2563 // Contains: LDR, LDRSW, PRFM
2564
2565 def ldrlit_label_asmoperand : AsmOperandClass {
2566   let Name = "LoadLitLabel";
2567   let RenderMethod = "addLabelOperands<19, 4>";
2568   let DiagnosticType = "Label";
2569 }
2570
2571 def ldrlit_label : Operand<i64> {
2572   let EncoderMethod = "getLoadLitLabelOpValue";
2573
2574   // This label is a 19-bit offset from PC, scaled by the instruction-width: 4.
2575   let PrintMethod = "printLabelOperand<19, 4>";
2576   let ParserMatchClass = ldrlit_label_asmoperand;
2577   let OperandType = "OPERAND_PCREL";
2578 }
2579
2580 // Various instructions take an immediate value (which can always be used),
2581 // where some numbers have a symbolic name to make things easier. These operands
2582 // and the associated functions abstract away the differences.
2583 multiclass namedimm<string prefix, string mapper> {
2584   def _asmoperand : AsmOperandClass {
2585     let Name = "NamedImm" # prefix;
2586     let PredicateMethod = "isUImm";
2587     let RenderMethod = "addImmOperands";
2588     let ParserMethod = "ParseNamedImmOperand<" # mapper # ">";
2589     let DiagnosticType = "NamedImm_" # prefix;
2590   }
2591
2592   def _op : Operand<i32> {
2593     let ParserMatchClass = !cast<AsmOperandClass>(prefix # "_asmoperand");
2594     let PrintMethod = "printNamedImmOperand<" # mapper # ">";
2595     let DecoderMethod = "DecodeNamedImmOperand<" # mapper # ">";
2596   }
2597 }
2598
2599 defm prefetch : namedimm<"prefetch", "A64PRFM::PRFMMapper">;
2600
2601 class A64I_LDRlitSimple<bits<2> opc, bit v, RegisterClass OutReg,
2602                       list<dag> patterns = []>
2603    : A64I_LDRlit<opc, v, (outs OutReg:$Rt), (ins ldrlit_label:$Imm19),
2604                  "ldr\t$Rt, $Imm19", patterns, NoItinerary>,
2605      Sched<[WriteLd]>;
2606
2607 let mayLoad = 1 in {
2608   def LDRw_lit : A64I_LDRlitSimple<0b00, 0b0, GPR32>;
2609   def LDRx_lit : A64I_LDRlitSimple<0b01, 0b0, GPR64>;
2610 }
2611
2612 let Predicates = [HasFPARMv8] in {
2613 def LDRs_lit  : A64I_LDRlitSimple<0b00, 0b1, FPR32>;
2614 def LDRd_lit  : A64I_LDRlitSimple<0b01, 0b1, FPR64>;
2615 }
2616
2617 let mayLoad = 1 in {
2618   let Predicates = [HasFPARMv8] in {
2619   def LDRq_lit : A64I_LDRlitSimple<0b10, 0b1, FPR128>;
2620   }
2621
2622   def LDRSWx_lit : A64I_LDRlit<0b10, 0b0,
2623                                (outs GPR64:$Rt),
2624                                (ins ldrlit_label:$Imm19),
2625                                "ldrsw\t$Rt, $Imm19",
2626                                [], NoItinerary>,
2627                    Sched<[WriteLd]>;
2628
2629   def PRFM_lit : A64I_LDRlit<0b11, 0b0,
2630                              (outs), (ins prefetch_op:$Rt, ldrlit_label:$Imm19),
2631                              "prfm\t$Rt, $Imm19",
2632                              [], NoItinerary>,
2633                  Sched<[WriteLd]>;
2634 }
2635
2636 //===----------------------------------------------------------------------===//
2637 // Load-store exclusive instructions
2638 //===----------------------------------------------------------------------===//
2639 // Contains: STXRB, STXRH, STXR, LDXRB, LDXRH, LDXR. STXP, LDXP, STLXRB,
2640 //           STLXRH, STLXR, LDAXRB, LDAXRH, LDAXR, STLXP, LDAXP, STLRB,
2641 //           STLRH, STLR, LDARB, LDARH, LDAR
2642
2643 // Since these instructions have the undefined register bits set to 1 in
2644 // their canonical form, we need a post encoder method to set those bits
2645 // to 1 when encoding these instructions. We do this using the
2646 // fixLoadStoreExclusive function. This function has template parameters:
2647 //
2648 // fixLoadStoreExclusive<int hasRs, int hasRt2>
2649 //
2650 // hasRs indicates that the instruction uses the Rs field, so we won't set
2651 // it to 1 (and the same for Rt2). We don't need template parameters for
2652 // the other register fiels since Rt and Rn are always used.
2653
2654 // This operand parses a GPR64xsp register, followed by an optional immediate
2655 // #0.
2656 def GPR64xsp0_asmoperand : AsmOperandClass {
2657   let Name = "GPR64xsp0";
2658   let PredicateMethod = "isWrappedReg";
2659   let RenderMethod = "addRegOperands";
2660   let ParserMethod = "ParseLSXAddressOperand";
2661   // Diagnostics are provided by ParserMethod
2662 }
2663
2664 def GPR64xsp0 : RegisterOperand<GPR64xsp> {
2665   let ParserMatchClass = GPR64xsp0_asmoperand;
2666 }
2667
2668 //===----------------------------------
2669 // Store-exclusive (releasing & normal)
2670 //===----------------------------------
2671
2672 class A64I_SRexs_impl<bits<2> size, bits<3> opcode, string asm, dag outs,
2673                         dag ins, list<dag> pat,
2674                         InstrItinClass itin> :
2675        A64I_LDSTex_stn <size,
2676                         opcode{2}, 0, opcode{1}, opcode{0},
2677                         outs, ins,
2678                         !strconcat(asm, "\t$Rs, $Rt, [$Rn]"),
2679                         pat, itin> {
2680   let mayStore = 1;
2681   let PostEncoderMethod = "fixLoadStoreExclusive<1,0>";
2682   let Constraints = "@earlyclobber $Rs";
2683 }
2684
2685 multiclass A64I_SRex<string asmstr, bits<3> opcode, string prefix> {
2686   def _byte:  A64I_SRexs_impl<0b00, opcode, !strconcat(asmstr, "b"),
2687                               (outs GPR32:$Rs), (ins GPR32:$Rt, GPR64xsp0:$Rn),
2688                               [], NoItinerary>;
2689
2690   def _hword:  A64I_SRexs_impl<0b01, opcode, !strconcat(asmstr, "h"),
2691                                (outs GPR32:$Rs), (ins GPR32:$Rt, GPR64xsp0:$Rn),
2692                                [],NoItinerary>;
2693
2694   def _word:  A64I_SRexs_impl<0b10, opcode, asmstr,
2695                               (outs GPR32:$Rs), (ins GPR32:$Rt, GPR64xsp0:$Rn),
2696                               [], NoItinerary>;
2697
2698   def _dword: A64I_SRexs_impl<0b11, opcode, asmstr,
2699                               (outs GPR32:$Rs), (ins GPR64:$Rt, GPR64xsp0:$Rn),
2700                               [], NoItinerary>;
2701 }
2702
2703 defm STXR  : A64I_SRex<"stxr",  0b000, "STXR">;
2704 defm STLXR : A64I_SRex<"stlxr", 0b001, "STLXR">;
2705
2706 //===----------------------------------
2707 // Loads
2708 //===----------------------------------
2709
2710 class A64I_LRexs_impl<bits<2> size, bits<3> opcode, string asm, dag outs,
2711                         dag ins, list<dag> pat,
2712                         InstrItinClass itin> :
2713         A64I_LDSTex_tn <size,
2714                         opcode{2}, 1, opcode{1}, opcode{0},
2715                         outs, ins,
2716                         !strconcat(asm, "\t$Rt, [$Rn]"),
2717                         pat, itin> {
2718   let mayLoad = 1;
2719   let PostEncoderMethod = "fixLoadStoreExclusive<0,0>";
2720 }
2721
2722 multiclass A64I_LRex<string asmstr, bits<3> opcode> {
2723   def _byte:  A64I_LRexs_impl<0b00, opcode, !strconcat(asmstr, "b"),
2724                             (outs GPR32:$Rt), (ins GPR64xsp0:$Rn),
2725                             [], NoItinerary>,
2726               Sched<[WriteLd]>;
2727
2728   def _hword:  A64I_LRexs_impl<0b01, opcode, !strconcat(asmstr, "h"),
2729                             (outs GPR32:$Rt), (ins GPR64xsp0:$Rn),
2730                             [], NoItinerary>,
2731                Sched<[WriteLd]>;
2732
2733   def _word:  A64I_LRexs_impl<0b10, opcode, asmstr,
2734                             (outs GPR32:$Rt), (ins GPR64xsp0:$Rn),
2735                             [], NoItinerary>,
2736               Sched<[WriteLd]>;
2737
2738   def _dword: A64I_LRexs_impl<0b11, opcode, asmstr,
2739                             (outs GPR64:$Rt), (ins GPR64xsp0:$Rn),
2740                             [], NoItinerary>,
2741               Sched<[WriteLd]>;
2742 }
2743
2744 defm LDXR  : A64I_LRex<"ldxr",  0b000>;
2745 defm LDAXR : A64I_LRex<"ldaxr", 0b001>;
2746 defm LDAR  : A64I_LRex<"ldar",  0b101>;
2747
2748 class acquiring_load<PatFrag base>
2749   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
2750   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
2751   return Ordering == Acquire || Ordering == SequentiallyConsistent;
2752 }]>;
2753
2754 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
2755 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
2756 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
2757 def atomic_load_acquire_64 : acquiring_load<atomic_load_64>;
2758
2759 def : Pat<(atomic_load_acquire_8  i64:$Rn), (LDAR_byte  $Rn)>;
2760 def : Pat<(atomic_load_acquire_16 i64:$Rn), (LDAR_hword $Rn)>;
2761 def : Pat<(atomic_load_acquire_32 i64:$Rn), (LDAR_word  $Rn)>;
2762 def : Pat<(atomic_load_acquire_64 i64:$Rn), (LDAR_dword $Rn)>;
2763
2764 //===----------------------------------
2765 // Store-release (no exclusivity)
2766 //===----------------------------------
2767
2768 class A64I_SLexs_impl<bits<2> size, bits<3> opcode, string asm, dag outs,
2769                         dag ins, list<dag> pat,
2770                         InstrItinClass itin> :
2771         A64I_LDSTex_tn <size,
2772                         opcode{2}, 0, opcode{1}, opcode{0},
2773                         outs, ins,
2774                         !strconcat(asm, "\t$Rt, [$Rn]"),
2775                         pat, itin> {
2776   let mayStore = 1;
2777   let PostEncoderMethod = "fixLoadStoreExclusive<0,0>";
2778 }
2779
2780 class releasing_store<PatFrag base>
2781   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
2782   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
2783   return Ordering == Release || Ordering == SequentiallyConsistent;
2784 }]>;
2785
2786 def atomic_store_release_8  : releasing_store<atomic_store_8>;
2787 def atomic_store_release_16 : releasing_store<atomic_store_16>;
2788 def atomic_store_release_32 : releasing_store<atomic_store_32>;
2789 def atomic_store_release_64 : releasing_store<atomic_store_64>;
2790
2791 multiclass A64I_SLex<string asmstr, bits<3> opcode, string prefix> {
2792   def _byte:  A64I_SLexs_impl<0b00, opcode, !strconcat(asmstr, "b"),
2793                             (outs), (ins GPR32:$Rt, GPR64xsp0:$Rn),
2794                             [(atomic_store_release_8 i64:$Rn, i32:$Rt)],
2795                             NoItinerary>;
2796
2797   def _hword:  A64I_SLexs_impl<0b01, opcode, !strconcat(asmstr, "h"),
2798                            (outs), (ins GPR32:$Rt, GPR64xsp0:$Rn),
2799                            [(atomic_store_release_16 i64:$Rn, i32:$Rt)],
2800                            NoItinerary>;
2801
2802   def _word:  A64I_SLexs_impl<0b10, opcode, asmstr,
2803                            (outs), (ins GPR32:$Rt, GPR64xsp0:$Rn),
2804                            [(atomic_store_release_32 i64:$Rn, i32:$Rt)],
2805                            NoItinerary>;
2806
2807   def _dword: A64I_SLexs_impl<0b11, opcode, asmstr,
2808                            (outs), (ins GPR64:$Rt, GPR64xsp0:$Rn),
2809                            [(atomic_store_release_64 i64:$Rn, i64:$Rt)],
2810                            NoItinerary>;
2811 }
2812
2813 defm STLR  : A64I_SLex<"stlr", 0b101, "STLR">;
2814
2815 //===----------------------------------
2816 // Store-exclusive pair (releasing & normal)
2817 //===----------------------------------
2818
2819 class A64I_SPexs_impl<bits<2> size, bits<3> opcode, string asm, dag outs,
2820                         dag ins, list<dag> pat,
2821                         InstrItinClass itin> :
2822      A64I_LDSTex_stt2n <size,
2823                         opcode{2}, 0, opcode{1}, opcode{0},
2824                         outs, ins,
2825                         !strconcat(asm, "\t$Rs, $Rt, $Rt2, [$Rn]"),
2826                         pat, itin> {
2827   let mayStore = 1;
2828 }
2829
2830
2831 multiclass A64I_SPex<string asmstr, bits<3> opcode> {
2832   def _word:  A64I_SPexs_impl<0b10, opcode, asmstr, (outs),
2833                             (ins GPR32:$Rs, GPR32:$Rt, GPR32:$Rt2,
2834                                  GPR64xsp0:$Rn),
2835                             [], NoItinerary>;
2836
2837   def _dword: A64I_SPexs_impl<0b11, opcode, asmstr, (outs),
2838                             (ins GPR32:$Rs, GPR64:$Rt, GPR64:$Rt2,
2839                                             GPR64xsp0:$Rn),
2840                             [], NoItinerary>;
2841 }
2842
2843 defm STXP  : A64I_SPex<"stxp", 0b010>;
2844 defm STLXP : A64I_SPex<"stlxp", 0b011>;
2845
2846 //===----------------------------------
2847 // Load-exclusive pair (acquiring & normal)
2848 //===----------------------------------
2849
2850 class A64I_LPexs_impl<bits<2> size, bits<3> opcode, string asm, dag outs,
2851                         dag ins, list<dag> pat,
2852                         InstrItinClass itin> :
2853       A64I_LDSTex_tt2n <size,
2854                         opcode{2}, 1, opcode{1}, opcode{0},
2855                         outs, ins,
2856                         !strconcat(asm, "\t$Rt, $Rt2, [$Rn]"),
2857                         pat, itin>{
2858   let mayLoad = 1;
2859   let DecoderMethod = "DecodeLoadPairExclusiveInstruction";
2860   let PostEncoderMethod = "fixLoadStoreExclusive<0,1>";
2861 }
2862
2863 multiclass A64I_LPex<string asmstr, bits<3> opcode> {
2864   def _word:  A64I_LPexs_impl<0b10, opcode, asmstr,
2865                             (outs GPR32:$Rt, GPR32:$Rt2),
2866                             (ins GPR64xsp0:$Rn),
2867                             [], NoItinerary>,
2868               Sched<[WriteLd]>;
2869
2870   def _dword: A64I_LPexs_impl<0b11, opcode, asmstr,
2871                             (outs GPR64:$Rt, GPR64:$Rt2),
2872                             (ins GPR64xsp0:$Rn),
2873                             [], NoItinerary>,
2874               Sched<[WriteLd]>;
2875 }
2876
2877 defm LDXP  : A64I_LPex<"ldxp", 0b010>;
2878 defm LDAXP : A64I_LPex<"ldaxp", 0b011>;
2879
2880 //===----------------------------------------------------------------------===//
2881 // Load-store register (unscaled immediate) instructions
2882 //===----------------------------------------------------------------------===//
2883 // Contains: LDURB, LDURH, LDRUSB, LDRUSH, LDRUSW, STUR, STURB, STURH and PRFUM
2884 //
2885 // and
2886 //
2887 //===----------------------------------------------------------------------===//
2888 // Load-store register (register offset) instructions
2889 //===----------------------------------------------------------------------===//
2890 // Contains: LDRB, LDRH, LDRSB, LDRSH, LDRSW, STR, STRB, STRH and PRFM
2891 //
2892 // and
2893 //
2894 //===----------------------------------------------------------------------===//
2895 // Load-store register (unsigned immediate) instructions
2896 //===----------------------------------------------------------------------===//
2897 // Contains: LDRB, LDRH, LDRSB, LDRSH, LDRSW, STR, STRB, STRH and PRFM
2898 //
2899 // and
2900 //
2901 //===----------------------------------------------------------------------===//
2902 // Load-store register (immediate post-indexed) instructions
2903 //===----------------------------------------------------------------------===//
2904 // Contains: STRB, STRH, STR, LDRB, LDRH, LDR, LDRSB, LDRSH, LDRSW
2905 //
2906 // and
2907 //
2908 //===----------------------------------------------------------------------===//
2909 // Load-store register (immediate pre-indexed) instructions
2910 //===----------------------------------------------------------------------===//
2911 // Contains: STRB, STRH, STR, LDRB, LDRH, LDR, LDRSB, LDRSH, LDRSW
2912
2913 // Note that patterns are much later on in a completely separate section (they
2914 // need ADRPxi to be defined).
2915
2916 //===-------------------------------
2917 // 1. Various operands needed
2918 //===-------------------------------
2919
2920 //===-------------------------------
2921 // 1.1 Unsigned 12-bit immediate operands
2922 //===-------------------------------
2923 // The addressing mode for these instructions consists of an unsigned 12-bit
2924 // immediate which is scaled by the size of the memory access.
2925 //
2926 // We represent this in the MC layer by two operands:
2927 //     1. A base register.
2928 //     2. A 12-bit immediate: not multiplied by access size, so "LDR x0,[x0,#8]"
2929 //        would have '1' in this field.
2930 // This means that separate functions are needed for converting representations
2931 // which *are* aware of the intended access size.
2932
2933 // Anything that creates an MCInst (Decoding, selection and AsmParsing) has to
2934 // know the access size via some means. An isolated operand does not have this
2935 // information unless told from here, which means we need separate tablegen
2936 // Operands for each access size. This multiclass takes care of instantiating
2937 // the correct template functions in the rest of the backend.
2938
2939 //===-------------------------------
2940 // 1.1 Unsigned 12-bit immediate operands
2941 //===-------------------------------
2942
2943 multiclass offsets_uimm12<int MemSize, string prefix> {
2944   def uimm12_asmoperand : AsmOperandClass {
2945     let Name = "OffsetUImm12_" # MemSize;
2946     let PredicateMethod = "isOffsetUImm12<" # MemSize # ">";
2947     let RenderMethod = "addOffsetUImm12Operands<" # MemSize # ">";
2948     let DiagnosticType = "LoadStoreUImm12_" # MemSize;
2949   }
2950
2951   // Pattern is really no more than an ImmLeaf, but predicated on MemSize which
2952   // complicates things beyond TableGen's ken.
2953   def uimm12 : Operand<i64>,
2954                ComplexPattern<i64, 1, "SelectOffsetUImm12<" # MemSize # ">"> {
2955     let ParserMatchClass
2956       = !cast<AsmOperandClass>(prefix # uimm12_asmoperand);
2957
2958     let PrintMethod = "printOffsetUImm12Operand<" # MemSize # ">";
2959     let EncoderMethod = "getOffsetUImm12OpValue<" # MemSize # ">";
2960   }
2961 }
2962
2963 defm byte_  : offsets_uimm12<1, "byte_">;
2964 defm hword_ : offsets_uimm12<2, "hword_">;
2965 defm word_  : offsets_uimm12<4, "word_">;
2966 defm dword_ : offsets_uimm12<8, "dword_">;
2967 defm qword_ : offsets_uimm12<16, "qword_">;
2968
2969 //===-------------------------------
2970 // 1.1 Signed 9-bit immediate operands
2971 //===-------------------------------
2972
2973 // The MCInst is expected to store the bit-wise encoding of the value,
2974 // which amounts to lopping off the extended sign bits.
2975 def SDXF_simm9 : SDNodeXForm<imm, [{
2976   return CurDAG->getTargetConstant(N->getZExtValue() & 0x1ff, MVT::i32);
2977 }]>;
2978
2979 def simm9_asmoperand : AsmOperandClass {
2980   let Name = "SImm9";
2981   let PredicateMethod = "isSImm<9>";
2982   let RenderMethod = "addSImmOperands<9>";
2983   let DiagnosticType = "LoadStoreSImm9";
2984 }
2985
2986 def simm9 : Operand<i64>,
2987             ImmLeaf<i64, [{ return Imm >= -0x100 && Imm <= 0xff; }],
2988             SDXF_simm9> {
2989   let PrintMethod = "printOffsetSImm9Operand";
2990   let ParserMatchClass = simm9_asmoperand;
2991 }
2992
2993
2994 //===-------------------------------
2995 // 1.3 Register offset extensions
2996 //===-------------------------------
2997
2998 // The assembly-syntax for these addressing-modes is:
2999 //    [<Xn|SP>, <R><m> {, <extend> {<amount>}}]
3000 //
3001 // The essential semantics are:
3002 //     + <amount> is a shift: #<log(transfer size)> or #0
3003 //     + <R> can be W or X.
3004 //     + If <R> is W, <extend> can be UXTW or SXTW
3005 //     + If <R> is X, <extend> can be LSL or SXTX
3006 //
3007 // The trickiest of those constraints is that Rm can be either GPR32 or GPR64,
3008 // which will need separate instructions for LLVM type-consistency. We'll also
3009 // need separate operands, of course.
3010 multiclass regexts<int MemSize, int RmSize, RegisterClass GPR,
3011                    string Rm, string prefix> {
3012   def regext_asmoperand : AsmOperandClass {
3013     let Name = "AddrRegExtend_" # MemSize # "_" #  Rm;
3014     let PredicateMethod = "isAddrRegExtend<" # MemSize # "," # RmSize # ">";
3015     let RenderMethod = "addAddrRegExtendOperands<" # MemSize # ">";
3016     let DiagnosticType = "LoadStoreExtend" # RmSize # "_" # MemSize;
3017   }
3018
3019   def regext : Operand<i64> {
3020     let PrintMethod
3021       = "printAddrRegExtendOperand<" # MemSize # ", " # RmSize # ">";
3022
3023     let DecoderMethod = "DecodeAddrRegExtendOperand";
3024     let ParserMatchClass
3025       = !cast<AsmOperandClass>(prefix # regext_asmoperand);
3026   }
3027 }
3028
3029 multiclass regexts_wx<int MemSize, string prefix> {
3030   // Rm is an X-register if LSL or SXTX are specified as the shift.
3031   defm Xm_ : regexts<MemSize, 64, GPR64, "Xm", prefix # "Xm_">;
3032
3033   // Rm is a W-register if UXTW or SXTW are specified as the shift.
3034   defm Wm_ : regexts<MemSize, 32, GPR32, "Wm", prefix # "Wm_">;
3035 }
3036
3037 defm byte_  : regexts_wx<1, "byte_">;
3038 defm hword_ : regexts_wx<2, "hword_">;
3039 defm word_  : regexts_wx<4, "word_">;
3040 defm dword_ : regexts_wx<8, "dword_">;
3041 defm qword_ : regexts_wx<16, "qword_">;
3042
3043
3044 //===------------------------------
3045 // 2. The instructions themselves.
3046 //===------------------------------
3047
3048 // We have the following instructions to implement:
3049 // |                 | B     | H     | W     | X      |
3050 // |-----------------+-------+-------+-------+--------|
3051 // | unsigned str    | STRB  | STRH  | STR   | STR    |
3052 // | unsigned ldr    | LDRB  | LDRH  | LDR   | LDR    |
3053 // | signed ldr to W | LDRSB | LDRSH | -     | -      |
3054 // | signed ldr to X | LDRSB | LDRSH | LDRSW | (PRFM) |
3055
3056 // This will instantiate the LDR/STR instructions you'd expect to use for an
3057 // unsigned datatype (first two rows above) or floating-point register, which is
3058 // reasonably uniform across all access sizes.
3059
3060
3061 //===------------------------------
3062 // 2.1 Regular instructions
3063 //===------------------------------
3064
3065 // This class covers the basic unsigned or irrelevantly-signed loads and stores,
3066 // to general-purpose and floating-point registers.
3067
3068 class AddrParams<string prefix> {
3069   Operand uimm12 = !cast<Operand>(prefix # "_uimm12");
3070
3071   Operand regextWm = !cast<Operand>(prefix # "_Wm_regext");
3072   Operand regextXm = !cast<Operand>(prefix # "_Xm_regext");
3073 }
3074
3075 def byte_addrparams : AddrParams<"byte">;
3076 def hword_addrparams : AddrParams<"hword">;
3077 def word_addrparams : AddrParams<"word">;
3078 def dword_addrparams : AddrParams<"dword">;
3079 def qword_addrparams : AddrParams<"qword">;
3080
3081 multiclass A64I_LDRSTR_unsigned<string prefix, bits<2> size, bit v,
3082                                 bit high_opc, string asmsuffix,
3083                                 RegisterClass GPR, AddrParams params> {
3084   // Unsigned immediate
3085   def _STR : A64I_LSunsigimm<size, v, {high_opc, 0b0},
3086                      (outs), (ins GPR:$Rt, GPR64xsp:$Rn, params.uimm12:$UImm12),
3087                      "str" # asmsuffix # "\t$Rt, [$Rn, $UImm12]",
3088                      [], NoItinerary> {
3089     let mayStore = 1;
3090   }
3091   def : InstAlias<"str" # asmsuffix # " $Rt, [$Rn]",
3092                 (!cast<Instruction>(prefix # "_STR") GPR:$Rt, GPR64xsp:$Rn, 0)>;
3093
3094   def _LDR : A64I_LSunsigimm<size, v, {high_opc, 0b1},
3095                       (outs GPR:$Rt), (ins GPR64xsp:$Rn, params.uimm12:$UImm12),
3096                       "ldr" #  asmsuffix # "\t$Rt, [$Rn, $UImm12]",
3097                       [], NoItinerary>,
3098              Sched<[WriteLd, ReadLd]> {
3099     let mayLoad = 1;
3100   }
3101   def : InstAlias<"ldr" # asmsuffix # " $Rt, [$Rn]",
3102                 (!cast<Instruction>(prefix # "_LDR") GPR:$Rt, GPR64xsp:$Rn, 0)>;
3103
3104   // Register offset (four of these: load/store and Wm/Xm).
3105   let mayLoad = 1 in {
3106     def _Wm_RegOffset_LDR : A64I_LSregoff<size, v, {high_opc, 0b1}, 0b0,
3107                             (outs GPR:$Rt),
3108                             (ins GPR64xsp:$Rn, GPR32:$Rm, params.regextWm:$Ext),
3109                             "ldr" # asmsuffix # "\t$Rt, [$Rn, $Rm, $Ext]",
3110                             [], NoItinerary>,
3111                             Sched<[WriteLd, ReadLd, ReadLd]>;
3112
3113     def _Xm_RegOffset_LDR : A64I_LSregoff<size, v, {high_opc, 0b1}, 0b1,
3114                             (outs GPR:$Rt),
3115                             (ins GPR64xsp:$Rn, GPR64:$Rm, params.regextXm:$Ext),
3116                             "ldr" # asmsuffix # "\t$Rt, [$Rn, $Rm, $Ext]",
3117                             [], NoItinerary>,
3118                             Sched<[WriteLd, ReadLd, ReadLd]>;
3119   }
3120   def : InstAlias<"ldr" # asmsuffix # " $Rt, [$Rn, $Rm]",
3121         (!cast<Instruction>(prefix # "_Xm_RegOffset_LDR") GPR:$Rt, GPR64xsp:$Rn,
3122                                                           GPR64:$Rm, 2)>;
3123
3124   let mayStore = 1 in {
3125     def _Wm_RegOffset_STR : A64I_LSregoff<size, v, {high_opc, 0b0}, 0b0,
3126                                   (outs), (ins GPR:$Rt, GPR64xsp:$Rn, GPR32:$Rm,
3127                                                params.regextWm:$Ext),
3128                                   "str" # asmsuffix # "\t$Rt, [$Rn, $Rm, $Ext]",
3129                                   [], NoItinerary>;
3130
3131     def _Xm_RegOffset_STR : A64I_LSregoff<size, v, {high_opc, 0b0}, 0b1,
3132                                   (outs), (ins GPR:$Rt, GPR64xsp:$Rn, GPR64:$Rm,
3133                                                params.regextXm:$Ext),
3134                                   "str" # asmsuffix # "\t$Rt, [$Rn, $Rm, $Ext]",
3135                                   [], NoItinerary>;
3136   }
3137   def : InstAlias<"str" # asmsuffix # " $Rt, [$Rn, $Rm]",
3138       (!cast<Instruction>(prefix # "_Xm_RegOffset_STR") GPR:$Rt, GPR64xsp:$Rn,
3139                                                         GPR64:$Rm, 2)>;
3140
3141   // Unaligned immediate
3142   def _STUR : A64I_LSunalimm<size, v, {high_opc, 0b0},
3143                              (outs), (ins GPR:$Rt, GPR64xsp:$Rn, simm9:$SImm9),
3144                              "stur" # asmsuffix # "\t$Rt, [$Rn, $SImm9]",
3145                              [], NoItinerary> {
3146     let mayStore = 1;
3147   }
3148   def : InstAlias<"stur" # asmsuffix # " $Rt, [$Rn]",
3149                (!cast<Instruction>(prefix # "_STUR") GPR:$Rt, GPR64xsp:$Rn, 0)>;
3150
3151   def _LDUR : A64I_LSunalimm<size, v, {high_opc, 0b1},
3152                              (outs GPR:$Rt), (ins GPR64xsp:$Rn, simm9:$SImm9),
3153                              "ldur" # asmsuffix # "\t$Rt, [$Rn, $SImm9]",
3154                              [], NoItinerary>,
3155               Sched<[WriteLd, ReadLd]> {
3156     let mayLoad = 1;
3157   }
3158   def : InstAlias<"ldur" # asmsuffix # " $Rt, [$Rn]",
3159                (!cast<Instruction>(prefix # "_LDUR") GPR:$Rt, GPR64xsp:$Rn, 0)>;
3160
3161   // Post-indexed
3162   def _PostInd_STR : A64I_LSpostind<size, v, {high_opc, 0b0},
3163                                (outs GPR64xsp:$Rn_wb),
3164                                (ins GPR:$Rt, GPR64xsp:$Rn, simm9:$SImm9),
3165                                "str" # asmsuffix # "\t$Rt, [$Rn], $SImm9",
3166                                [], NoItinerary> {
3167     let Constraints = "$Rn = $Rn_wb";
3168     let mayStore = 1;
3169
3170     // Decoder only needed for unpredictability checking (FIXME).
3171     let DecoderMethod = "DecodeSingleIndexedInstruction";
3172   }
3173
3174   def _PostInd_LDR : A64I_LSpostind<size, v, {high_opc, 0b1},
3175                                     (outs GPR:$Rt, GPR64xsp:$Rn_wb),
3176                                     (ins GPR64xsp:$Rn, simm9:$SImm9),
3177                                     "ldr" # asmsuffix # "\t$Rt, [$Rn], $SImm9",
3178                                     [], NoItinerary>,
3179                      Sched<[WriteLd, ReadLd]> {
3180     let mayLoad = 1;
3181     let Constraints = "$Rn = $Rn_wb";
3182     let DecoderMethod = "DecodeSingleIndexedInstruction";
3183   }
3184
3185   // Pre-indexed
3186   def _PreInd_STR : A64I_LSpreind<size, v, {high_opc, 0b0},
3187                                (outs GPR64xsp:$Rn_wb),
3188                                (ins GPR:$Rt, GPR64xsp:$Rn, simm9:$SImm9),
3189                                "str" # asmsuffix # "\t$Rt, [$Rn, $SImm9]!",
3190                                [], NoItinerary> {
3191     let Constraints = "$Rn = $Rn_wb";
3192     let mayStore = 1;
3193
3194     // Decoder only needed for unpredictability checking (FIXME).
3195     let DecoderMethod = "DecodeSingleIndexedInstruction";
3196   }
3197
3198   def _PreInd_LDR : A64I_LSpreind<size, v, {high_opc, 0b1},
3199                                     (outs GPR:$Rt, GPR64xsp:$Rn_wb),
3200                                     (ins GPR64xsp:$Rn, simm9:$SImm9),
3201                                     "ldr" # asmsuffix # "\t$Rt, [$Rn, $SImm9]!",
3202                                     [], NoItinerary>,
3203                     Sched<[WriteLd, ReadLd]> {
3204     let mayLoad = 1;
3205     let Constraints = "$Rn = $Rn_wb";
3206     let DecoderMethod = "DecodeSingleIndexedInstruction";
3207   }
3208
3209 }
3210
3211 // STRB/LDRB: First define the instructions
3212 defm LS8
3213   : A64I_LDRSTR_unsigned<"LS8", 0b00, 0b0, 0b0, "b", GPR32, byte_addrparams>;
3214
3215 // STRH/LDRH
3216 defm LS16
3217   : A64I_LDRSTR_unsigned<"LS16", 0b01, 0b0, 0b0, "h", GPR32, hword_addrparams>;
3218
3219
3220 // STR/LDR to/from a W register
3221 defm LS32
3222   : A64I_LDRSTR_unsigned<"LS32", 0b10, 0b0, 0b0, "", GPR32, word_addrparams>;
3223
3224 // STR/LDR to/from an X register
3225 defm LS64
3226   : A64I_LDRSTR_unsigned<"LS64", 0b11, 0b0, 0b0, "", GPR64, dword_addrparams>;
3227
3228 let Predicates = [HasFPARMv8] in {
3229 // STR/LDR to/from a B register
3230 defm LSFP8
3231   : A64I_LDRSTR_unsigned<"LSFP8", 0b00, 0b1, 0b0, "", FPR8, byte_addrparams>;
3232
3233 // STR/LDR to/from an H register
3234 defm LSFP16
3235   : A64I_LDRSTR_unsigned<"LSFP16", 0b01, 0b1, 0b0, "", FPR16, hword_addrparams>;
3236
3237 // STR/LDR to/from an S register
3238 defm LSFP32
3239   : A64I_LDRSTR_unsigned<"LSFP32", 0b10, 0b1, 0b0, "", FPR32, word_addrparams>;
3240 // STR/LDR to/from a D register
3241 defm LSFP64
3242   : A64I_LDRSTR_unsigned<"LSFP64", 0b11, 0b1, 0b0, "", FPR64, dword_addrparams>;
3243 // STR/LDR to/from a Q register
3244 defm LSFP128
3245   : A64I_LDRSTR_unsigned<"LSFP128", 0b00, 0b1, 0b1, "", FPR128,
3246                          qword_addrparams>;
3247 }
3248
3249 //===------------------------------
3250 // 2.3 Signed loads
3251 //===------------------------------
3252
3253 // Byte and half-word signed loads can both go into either an X or a W register,
3254 // so it's worth factoring out. Signed word loads don't fit because there is no
3255 // W version.
3256 multiclass A64I_LDR_signed<bits<2> size, string asmopcode, AddrParams params,
3257                            string prefix> {
3258   // Unsigned offset
3259   def w : A64I_LSunsigimm<size, 0b0, 0b11,
3260                           (outs GPR32:$Rt),
3261                           (ins GPR64xsp:$Rn, params.uimm12:$UImm12),
3262                           "ldrs" # asmopcode # "\t$Rt, [$Rn, $UImm12]",
3263                           [], NoItinerary>,
3264           Sched<[WriteLd, ReadLd]> {
3265     let mayLoad = 1;
3266   }
3267   def : InstAlias<"ldrs" # asmopcode # " $Rt, [$Rn]",
3268                   (!cast<Instruction>(prefix # w) GPR32:$Rt, GPR64xsp:$Rn, 0)>;
3269
3270   def x : A64I_LSunsigimm<size, 0b0, 0b10,
3271                           (outs GPR64:$Rt),
3272                           (ins GPR64xsp:$Rn, params.uimm12:$UImm12),
3273                           "ldrs" # asmopcode # "\t$Rt, [$Rn, $UImm12]",
3274                           [], NoItinerary>,
3275           Sched<[WriteLd, ReadLd]> {
3276     let mayLoad = 1;
3277   }
3278   def : InstAlias<"ldrs" # asmopcode # " $Rt, [$Rn]",
3279                   (!cast<Instruction>(prefix # x) GPR64:$Rt, GPR64xsp:$Rn, 0)>;
3280
3281   // Register offset
3282   let mayLoad = 1 in {
3283     def w_Wm_RegOffset : A64I_LSregoff<size, 0b0, 0b11, 0b0,
3284                             (outs GPR32:$Rt),
3285                             (ins GPR64xsp:$Rn, GPR32:$Rm, params.regextWm:$Ext),
3286                             "ldrs" # asmopcode # "\t$Rt, [$Rn, $Rm, $Ext]",
3287                             [], NoItinerary>,
3288                          Sched<[WriteLd, ReadLd, ReadLd]>;
3289
3290     def w_Xm_RegOffset : A64I_LSregoff<size, 0b0, 0b11, 0b1,
3291                             (outs GPR32:$Rt),
3292                             (ins GPR64xsp:$Rn, GPR64:$Rm, params.regextXm:$Ext),
3293                             "ldrs" # asmopcode # "\t$Rt, [$Rn, $Rm, $Ext]",
3294                             [], NoItinerary>,
3295                          Sched<[WriteLd, ReadLd, ReadLd]>;
3296
3297     def x_Wm_RegOffset : A64I_LSregoff<size, 0b0, 0b10, 0b0,
3298                             (outs GPR64:$Rt),
3299                             (ins GPR64xsp:$Rn, GPR32:$Rm, params.regextWm:$Ext),
3300                             "ldrs" # asmopcode # "\t$Rt, [$Rn, $Rm, $Ext]",
3301                             [], NoItinerary>,
3302                          Sched<[WriteLd, ReadLd, ReadLd]>;
3303
3304     def x_Xm_RegOffset : A64I_LSregoff<size, 0b0, 0b10, 0b1,
3305                             (outs GPR64:$Rt),
3306                             (ins GPR64xsp:$Rn, GPR64:$Rm, params.regextXm:$Ext),
3307                             "ldrs" # asmopcode # "\t$Rt, [$Rn, $Rm, $Ext]",
3308                             [], NoItinerary>,
3309                          Sched<[WriteLd, ReadLd, ReadLd]>;
3310   }
3311   def : InstAlias<"ldrs" # asmopcode # " $Rt, [$Rn, $Rm]",
3312         (!cast<Instruction>(prefix # "w_Xm_RegOffset") GPR32:$Rt, GPR64xsp:$Rn,
3313                                                        GPR64:$Rm, 2)>;
3314
3315   def : InstAlias<"ldrs" # asmopcode # " $Rt, [$Rn, $Rm]",
3316         (!cast<Instruction>(prefix # "x_Xm_RegOffset") GPR64:$Rt, GPR64xsp:$Rn,
3317                                                        GPR64:$Rm, 2)>;
3318
3319
3320   let mayLoad = 1 in {
3321     // Unaligned offset
3322     def w_U : A64I_LSunalimm<size, 0b0, 0b11,
3323                              (outs GPR32:$Rt),
3324                              (ins GPR64xsp:$Rn, simm9:$SImm9),
3325                              "ldurs" # asmopcode # "\t$Rt, [$Rn, $SImm9]",
3326                              [], NoItinerary>,
3327               Sched<[WriteLd, ReadLd]>;
3328
3329     def x_U : A64I_LSunalimm<size, 0b0, 0b10,
3330                              (outs GPR64:$Rt),
3331                              (ins GPR64xsp:$Rn, simm9:$SImm9),
3332                              "ldurs" # asmopcode # "\t$Rt, [$Rn, $SImm9]",
3333                              [], NoItinerary>,
3334               Sched<[WriteLd, ReadLd]>;
3335
3336
3337     // Post-indexed
3338     def w_PostInd : A64I_LSpostind<size, 0b0, 0b11,
3339                                  (outs GPR32:$Rt, GPR64xsp:$Rn_wb),
3340                                  (ins GPR64xsp:$Rn, simm9:$SImm9),
3341                                  "ldrs" # asmopcode # "\t$Rt, [$Rn], $SImm9",
3342                                  [], NoItinerary>,
3343                     Sched<[WriteLd, ReadLd]> {
3344       let Constraints = "$Rn = $Rn_wb";
3345       let DecoderMethod = "DecodeSingleIndexedInstruction";
3346     }
3347
3348     def x_PostInd : A64I_LSpostind<size, 0b0, 0b10,
3349                                    (outs GPR64:$Rt, GPR64xsp:$Rn_wb),
3350                                    (ins GPR64xsp:$Rn, simm9:$SImm9),
3351                                    "ldrs" # asmopcode # "\t$Rt, [$Rn], $SImm9",
3352                                    [], NoItinerary>,
3353                     Sched<[WriteLd, ReadLd]> {
3354       let Constraints = "$Rn = $Rn_wb";
3355       let DecoderMethod = "DecodeSingleIndexedInstruction";
3356     }
3357
3358     // Pre-indexed
3359     def w_PreInd : A64I_LSpreind<size, 0b0, 0b11,
3360                                  (outs GPR32:$Rt, GPR64xsp:$Rn_wb),
3361                                  (ins GPR64xsp:$Rn, simm9:$SImm9),
3362                                  "ldrs" # asmopcode # "\t$Rt, [$Rn, $SImm9]!",
3363                                  [], NoItinerary>,
3364                    Sched<[WriteLd, ReadLd]> {
3365       let Constraints = "$Rn = $Rn_wb";
3366       let DecoderMethod = "DecodeSingleIndexedInstruction";
3367     }
3368
3369     def x_PreInd : A64I_LSpreind<size, 0b0, 0b10,
3370                                  (outs GPR64:$Rt, GPR64xsp:$Rn_wb),
3371                                  (ins GPR64xsp:$Rn, simm9:$SImm9),
3372                                  "ldrs" # asmopcode # "\t$Rt, [$Rn, $SImm9]!",
3373                                  [], NoItinerary>,
3374                    Sched<[WriteLd, ReadLd]> {
3375       let Constraints = "$Rn = $Rn_wb";
3376       let DecoderMethod = "DecodeSingleIndexedInstruction";
3377     }
3378   } // let mayLoad = 1
3379 }
3380
3381 // LDRSB
3382 defm LDRSB : A64I_LDR_signed<0b00, "b", byte_addrparams, "LDRSB">;
3383 // LDRSH
3384 defm LDRSH : A64I_LDR_signed<0b01, "h", hword_addrparams, "LDRSH">;
3385
3386 // LDRSW: load a 32-bit register, sign-extending to 64-bits.
3387 def LDRSWx
3388     : A64I_LSunsigimm<0b10, 0b0, 0b10,
3389                     (outs GPR64:$Rt),
3390                     (ins GPR64xsp:$Rn, word_uimm12:$UImm12),
3391                     "ldrsw\t$Rt, [$Rn, $UImm12]",
3392                     [], NoItinerary>,
3393       Sched<[WriteLd, ReadLd]> {
3394   let mayLoad = 1;
3395 }
3396 def : InstAlias<"ldrsw $Rt, [$Rn]", (LDRSWx GPR64:$Rt, GPR64xsp:$Rn, 0)>;
3397
3398 let mayLoad = 1 in {
3399   def LDRSWx_Wm_RegOffset : A64I_LSregoff<0b10, 0b0, 0b10, 0b0,
3400                              (outs GPR64:$Rt),
3401                              (ins GPR64xsp:$Rn, GPR32:$Rm, word_Wm_regext:$Ext),
3402                              "ldrsw\t$Rt, [$Rn, $Rm, $Ext]",
3403                              [], NoItinerary>,
3404                             Sched<[WriteLd, ReadLd, ReadLd]>;
3405
3406   def LDRSWx_Xm_RegOffset : A64I_LSregoff<0b10, 0b0, 0b10, 0b1,
3407                              (outs GPR64:$Rt),
3408                              (ins GPR64xsp:$Rn, GPR64:$Rm, word_Xm_regext:$Ext),
3409                              "ldrsw\t$Rt, [$Rn, $Rm, $Ext]",
3410                              [], NoItinerary>,
3411                             Sched<[WriteLd, ReadLd, ReadLd]>;
3412 }
3413 def : InstAlias<"ldrsw $Rt, [$Rn, $Rm]",
3414                 (LDRSWx_Xm_RegOffset GPR64:$Rt, GPR64xsp:$Rn, GPR64:$Rm, 2)>;
3415
3416
3417 def LDURSWx
3418     : A64I_LSunalimm<0b10, 0b0, 0b10,
3419                     (outs GPR64:$Rt),
3420                     (ins GPR64xsp:$Rn, simm9:$SImm9),
3421                     "ldursw\t$Rt, [$Rn, $SImm9]",
3422                     [], NoItinerary>,
3423       Sched<[WriteLd, ReadLd]> {
3424   let mayLoad = 1;
3425 }
3426 def : InstAlias<"ldursw $Rt, [$Rn]", (LDURSWx GPR64:$Rt, GPR64xsp:$Rn, 0)>;
3427
3428 def LDRSWx_PostInd
3429     : A64I_LSpostind<0b10, 0b0, 0b10,
3430                     (outs GPR64:$Rt, GPR64xsp:$Rn_wb),
3431                     (ins GPR64xsp:$Rn, simm9:$SImm9),
3432                     "ldrsw\t$Rt, [$Rn], $SImm9",
3433                     [], NoItinerary>,
3434       Sched<[WriteLd, ReadLd]> {
3435   let mayLoad = 1;
3436   let Constraints = "$Rn = $Rn_wb";
3437   let DecoderMethod = "DecodeSingleIndexedInstruction";
3438 }
3439
3440 def LDRSWx_PreInd : A64I_LSpreind<0b10, 0b0, 0b10,
3441                                  (outs GPR64:$Rt, GPR64xsp:$Rn_wb),
3442                                  (ins GPR64xsp:$Rn, simm9:$SImm9),
3443                                  "ldrsw\t$Rt, [$Rn, $SImm9]!",
3444                                  [], NoItinerary>,
3445                     Sched<[WriteLd, ReadLd]> {
3446   let mayLoad = 1;
3447   let Constraints = "$Rn = $Rn_wb";
3448   let DecoderMethod = "DecodeSingleIndexedInstruction";
3449 }
3450
3451 //===------------------------------
3452 // 2.4 Prefetch operations
3453 //===------------------------------
3454
3455 def PRFM : A64I_LSunsigimm<0b11, 0b0, 0b10, (outs),
3456                  (ins prefetch_op:$Rt, GPR64xsp:$Rn, dword_uimm12:$UImm12),
3457                  "prfm\t$Rt, [$Rn, $UImm12]",
3458                  [], NoItinerary>,
3459            Sched<[WritePreLd, ReadPreLd]> {
3460   let mayLoad = 1;
3461 }
3462 def : InstAlias<"prfm $Rt, [$Rn]",
3463                 (PRFM prefetch_op:$Rt, GPR64xsp:$Rn, 0)>;
3464
3465 let mayLoad = 1 in {
3466   def PRFM_Wm_RegOffset : A64I_LSregoff<0b11, 0b0, 0b10, 0b0, (outs),
3467                                         (ins prefetch_op:$Rt, GPR64xsp:$Rn,
3468                                              GPR32:$Rm, dword_Wm_regext:$Ext),
3469                                         "prfm\t$Rt, [$Rn, $Rm, $Ext]",
3470                                         [], NoItinerary>,
3471                           Sched<[WritePreLd, ReadPreLd]>;
3472   def PRFM_Xm_RegOffset : A64I_LSregoff<0b11, 0b0, 0b10, 0b1, (outs),
3473                                         (ins prefetch_op:$Rt, GPR64xsp:$Rn,
3474                                              GPR64:$Rm, dword_Xm_regext:$Ext),
3475                                         "prfm\t$Rt, [$Rn, $Rm, $Ext]",
3476                                         [], NoItinerary>,
3477                           Sched<[WritePreLd, ReadPreLd]>;
3478 }
3479
3480 def : InstAlias<"prfm $Rt, [$Rn, $Rm]",
3481                 (PRFM_Xm_RegOffset prefetch_op:$Rt, GPR64xsp:$Rn,
3482                                    GPR64:$Rm, 2)>;
3483
3484
3485 def PRFUM : A64I_LSunalimm<0b11, 0b0, 0b10, (outs),
3486                          (ins prefetch_op:$Rt, GPR64xsp:$Rn, simm9:$SImm9),
3487                          "prfum\t$Rt, [$Rn, $SImm9]",
3488                          [], NoItinerary>,
3489             Sched<[WritePreLd, ReadPreLd]> {
3490   let mayLoad = 1;
3491 }
3492 def : InstAlias<"prfum $Rt, [$Rn]",
3493                 (PRFUM prefetch_op:$Rt, GPR64xsp:$Rn, 0)>;
3494
3495 //===----------------------------------------------------------------------===//
3496 // Load-store register (unprivileged) instructions
3497 //===----------------------------------------------------------------------===//
3498 // Contains: LDTRB, LDTRH, LDTRSB, LDTRSH, LDTRSW, STTR, STTRB and STTRH
3499
3500 // These instructions very much mirror the "unscaled immediate" loads, but since
3501 // there are no floating-point variants we need to split them out into their own
3502 // section to avoid instantiation of "ldtr d0, [sp]" etc.
3503
3504 multiclass A64I_LDTRSTTR<bits<2> size, string asmsuffix, RegisterClass GPR,
3505                          string prefix> {
3506   def _UnPriv_STR : A64I_LSunpriv<size, 0b0, 0b00,
3507                               (outs), (ins GPR:$Rt, GPR64xsp:$Rn, simm9:$SImm9),
3508                               "sttr" # asmsuffix # "\t$Rt, [$Rn, $SImm9]",
3509                               [], NoItinerary>,
3510                     Sched<[WriteLd, ReadLd]> {
3511     let mayStore = 1;
3512   }
3513
3514   def : InstAlias<"sttr" # asmsuffix # " $Rt, [$Rn]",
3515          (!cast<Instruction>(prefix # "_UnPriv_STR") GPR:$Rt, GPR64xsp:$Rn, 0)>;
3516
3517   def _UnPriv_LDR : A64I_LSunpriv<size, 0b0, 0b01,
3518                                (outs GPR:$Rt), (ins GPR64xsp:$Rn, simm9:$SImm9),
3519                                "ldtr" # asmsuffix # "\t$Rt, [$Rn, $SImm9]",
3520                                [], NoItinerary>,
3521                     Sched<[WriteLd, ReadLd]> {
3522     let mayLoad = 1;
3523   }
3524
3525   def : InstAlias<"ldtr" # asmsuffix # " $Rt, [$Rn]",
3526          (!cast<Instruction>(prefix # "_UnPriv_LDR") GPR:$Rt, GPR64xsp:$Rn, 0)>;
3527
3528 }
3529
3530 // STTRB/LDTRB: First define the instructions
3531 defm LS8 : A64I_LDTRSTTR<0b00, "b", GPR32, "LS8">;
3532
3533 // STTRH/LDTRH
3534 defm LS16 : A64I_LDTRSTTR<0b01, "h", GPR32, "LS16">;
3535
3536 // STTR/LDTR to/from a W register
3537 defm LS32 : A64I_LDTRSTTR<0b10, "", GPR32, "LS32">;
3538
3539 // STTR/LDTR to/from an X register
3540 defm LS64 : A64I_LDTRSTTR<0b11, "", GPR64, "LS64">;
3541
3542 // Now a class for the signed instructions that can go to either 32 or 64
3543 // bits...
3544 multiclass A64I_LDTR_signed<bits<2> size, string asmopcode, string prefix> {
3545   let mayLoad = 1 in {
3546     def w : A64I_LSunpriv<size, 0b0, 0b11,
3547                           (outs GPR32:$Rt),
3548                           (ins GPR64xsp:$Rn, simm9:$SImm9),
3549                           "ldtrs" # asmopcode # "\t$Rt, [$Rn, $SImm9]",
3550                           [], NoItinerary>,
3551             Sched<[WriteLd, ReadLd]>;
3552
3553     def x : A64I_LSunpriv<size, 0b0, 0b10,
3554                           (outs GPR64:$Rt),
3555                           (ins GPR64xsp:$Rn, simm9:$SImm9),
3556                           "ldtrs" # asmopcode # "\t$Rt, [$Rn, $SImm9]",
3557                           [], NoItinerary>,
3558             Sched<[WriteLd, ReadLd]>;
3559   }
3560
3561   def : InstAlias<"ldtrs" # asmopcode # " $Rt, [$Rn]",
3562                  (!cast<Instruction>(prefix # "w") GPR32:$Rt, GPR64xsp:$Rn, 0)>;
3563
3564   def : InstAlias<"ldtrs" # asmopcode # " $Rt, [$Rn]",
3565                  (!cast<Instruction>(prefix # "x") GPR64:$Rt, GPR64xsp:$Rn, 0)>;
3566
3567 }
3568
3569 // LDTRSB
3570 defm LDTRSB : A64I_LDTR_signed<0b00, "b", "LDTRSB">;
3571 // LDTRSH
3572 defm LDTRSH : A64I_LDTR_signed<0b01, "h", "LDTRSH">;
3573
3574 // And finally LDTRSW which only goes to 64 bits.
3575 def LDTRSWx : A64I_LSunpriv<0b10, 0b0, 0b10,
3576                             (outs GPR64:$Rt),
3577                             (ins GPR64xsp:$Rn, simm9:$SImm9),
3578                             "ldtrsw\t$Rt, [$Rn, $SImm9]",
3579                             [], NoItinerary>,
3580               Sched<[WriteLd, ReadLd]> {
3581   let mayLoad = 1;
3582 }
3583 def : InstAlias<"ldtrsw $Rt, [$Rn]", (LDTRSWx GPR64:$Rt, GPR64xsp:$Rn, 0)>;
3584
3585 //===----------------------------------------------------------------------===//
3586 // Load-store register pair (offset) instructions
3587 //===----------------------------------------------------------------------===//
3588 //
3589 // and
3590 //
3591 //===----------------------------------------------------------------------===//
3592 // Load-store register pair (post-indexed) instructions
3593 //===----------------------------------------------------------------------===//
3594 // Contains: STP, LDP, LDPSW
3595 //
3596 // and
3597 //
3598 //===----------------------------------------------------------------------===//
3599 // Load-store register pair (pre-indexed) instructions
3600 //===----------------------------------------------------------------------===//
3601 // Contains: STP, LDP, LDPSW
3602 //
3603 // and
3604 //
3605 //===----------------------------------------------------------------------===//
3606 // Load-store non-temporal register pair (offset) instructions
3607 //===----------------------------------------------------------------------===//
3608 // Contains: STNP, LDNP
3609
3610
3611 // Anything that creates an MCInst (Decoding, selection and AsmParsing) has to
3612 // know the access size via some means. An isolated operand does not have this
3613 // information unless told from here, which means we need separate tablegen
3614 // Operands for each access size. This multiclass takes care of instantiating
3615 // the correct template functions in the rest of the backend.
3616
3617 multiclass offsets_simm7<string MemSize, string prefix> {
3618   // The bare signed 7-bit immediate is used in post-indexed instructions, but
3619   // because of the scaling performed a generic "simm7" operand isn't
3620   // appropriate here either.
3621   def simm7_asmoperand : AsmOperandClass {
3622     let Name = "SImm7_Scaled" # MemSize;
3623     let PredicateMethod = "isSImm7Scaled<" # MemSize # ">";
3624     let RenderMethod = "addSImm7ScaledOperands<" # MemSize # ">";
3625     let DiagnosticType = "LoadStoreSImm7_" # MemSize;
3626   }
3627
3628   def simm7 : Operand<i64> {
3629     let PrintMethod = "printSImm7ScaledOperand<" # MemSize # ">";
3630     let ParserMatchClass = !cast<AsmOperandClass>(prefix # "simm7_asmoperand");
3631   }
3632 }
3633
3634 defm word_  : offsets_simm7<"4", "word_">;
3635 defm dword_ : offsets_simm7<"8", "dword_">;
3636 defm qword_ : offsets_simm7<"16", "qword_">;
3637
3638 multiclass A64I_LSPsimple<bits<2> opc, bit v, RegisterClass SomeReg,
3639                           Operand simm7, string prefix> {
3640   def _STR : A64I_LSPoffset<opc, v, 0b0, (outs),
3641                     (ins SomeReg:$Rt, SomeReg:$Rt2, GPR64xsp:$Rn, simm7:$SImm7),
3642                     "stp\t$Rt, $Rt2, [$Rn, $SImm7]", [], NoItinerary>,
3643              Sched<[WriteLd, ReadLd]> {
3644     let mayStore = 1;
3645     let DecoderMethod = "DecodeLDSTPairInstruction";
3646   }
3647   def : InstAlias<"stp $Rt, $Rt2, [$Rn]",
3648                   (!cast<Instruction>(prefix # "_STR") SomeReg:$Rt,
3649                                                 SomeReg:$Rt2, GPR64xsp:$Rn, 0)>;
3650
3651   def _LDR : A64I_LSPoffset<opc, v, 0b1,
3652                             (outs SomeReg:$Rt, SomeReg:$Rt2),
3653                             (ins GPR64xsp:$Rn, simm7:$SImm7),
3654                             "ldp\t$Rt, $Rt2, [$Rn, $SImm7]", [], NoItinerary>,
3655              Sched<[WriteLd, ReadLd]> {
3656     let mayLoad = 1;
3657     let DecoderMethod = "DecodeLDSTPairInstruction";
3658   }
3659   def : InstAlias<"ldp $Rt, $Rt2, [$Rn]",
3660                   (!cast<Instruction>(prefix # "_LDR") SomeReg:$Rt,
3661                                                 SomeReg:$Rt2, GPR64xsp:$Rn, 0)>;
3662
3663   def _PostInd_STR : A64I_LSPpostind<opc, v, 0b0,
3664                                (outs GPR64xsp:$Rn_wb),
3665                                (ins SomeReg:$Rt, SomeReg:$Rt2,
3666                                     GPR64xsp:$Rn,
3667                                     simm7:$SImm7),
3668                                "stp\t$Rt, $Rt2, [$Rn], $SImm7",
3669                                [], NoItinerary> {
3670     let mayStore = 1;
3671     let Constraints = "$Rn = $Rn_wb";
3672
3673     // Decoder only needed for unpredictability checking (FIXME).
3674     let DecoderMethod = "DecodeLDSTPairInstruction";
3675   }
3676
3677   def _PostInd_LDR : A64I_LSPpostind<opc, v, 0b1,
3678                         (outs SomeReg:$Rt, SomeReg:$Rt2, GPR64xsp:$Rn_wb),
3679                         (ins GPR64xsp:$Rn, simm7:$SImm7),
3680                         "ldp\t$Rt, $Rt2, [$Rn], $SImm7",
3681                         [], NoItinerary>,
3682                      Sched<[WriteLd, ReadLd]> {
3683     let mayLoad = 1;
3684     let Constraints = "$Rn = $Rn_wb";
3685     let DecoderMethod = "DecodeLDSTPairInstruction";
3686   }
3687
3688   def _PreInd_STR : A64I_LSPpreind<opc, v, 0b0, (outs GPR64xsp:$Rn_wb),
3689                     (ins SomeReg:$Rt, SomeReg:$Rt2, GPR64xsp:$Rn, simm7:$SImm7),
3690                     "stp\t$Rt, $Rt2, [$Rn, $SImm7]!",
3691                     [], NoItinerary> {
3692     let mayStore = 1;
3693     let Constraints = "$Rn = $Rn_wb";
3694     let DecoderMethod = "DecodeLDSTPairInstruction";
3695   }
3696
3697   def _PreInd_LDR : A64I_LSPpreind<opc, v, 0b1,
3698                               (outs SomeReg:$Rt, SomeReg:$Rt2, GPR64xsp:$Rn_wb),
3699                               (ins GPR64xsp:$Rn, simm7:$SImm7),
3700                               "ldp\t$Rt, $Rt2, [$Rn, $SImm7]!",
3701                               [], NoItinerary>,
3702                     Sched<[WriteLd, ReadLd]> {
3703     let mayLoad = 1;
3704     let Constraints = "$Rn = $Rn_wb";
3705     let DecoderMethod = "DecodeLDSTPairInstruction";
3706   }
3707
3708   def _NonTemp_STR : A64I_LSPnontemp<opc, v, 0b0, (outs),
3709                     (ins SomeReg:$Rt, SomeReg:$Rt2, GPR64xsp:$Rn, simm7:$SImm7),
3710                     "stnp\t$Rt, $Rt2, [$Rn, $SImm7]", [], NoItinerary> {
3711     let mayStore = 1;
3712     let DecoderMethod = "DecodeLDSTPairInstruction";
3713   }
3714   def : InstAlias<"stnp $Rt, $Rt2, [$Rn]",
3715                   (!cast<Instruction>(prefix # "_NonTemp_STR") SomeReg:$Rt,
3716                                                 SomeReg:$Rt2, GPR64xsp:$Rn, 0)>;
3717
3718   def _NonTemp_LDR : A64I_LSPnontemp<opc, v, 0b1,
3719                             (outs SomeReg:$Rt, SomeReg:$Rt2),
3720                             (ins GPR64xsp:$Rn, simm7:$SImm7),
3721                             "ldnp\t$Rt, $Rt2, [$Rn, $SImm7]", [], NoItinerary>,
3722                      Sched<[WriteLd, ReadLd]> {
3723     let mayLoad = 1;
3724     let DecoderMethod = "DecodeLDSTPairInstruction";
3725   }
3726   def : InstAlias<"ldnp $Rt, $Rt2, [$Rn]",
3727                   (!cast<Instruction>(prefix # "_NonTemp_LDR") SomeReg:$Rt,
3728                                                 SomeReg:$Rt2, GPR64xsp:$Rn, 0)>;
3729
3730 }
3731
3732
3733 defm LSPair32 : A64I_LSPsimple<0b00, 0b0, GPR32, word_simm7, "LSPair32">;
3734 defm LSPair64 : A64I_LSPsimple<0b10, 0b0, GPR64, dword_simm7, "LSPair64">;
3735
3736 let Predicates = [HasFPARMv8] in {
3737 defm LSFPPair32 : A64I_LSPsimple<0b00, 0b1, FPR32, word_simm7, "LSFPPair32">;
3738 defm LSFPPair64 : A64I_LSPsimple<0b01, 0b1, FPR64,  dword_simm7, "LSFPPair64">;
3739 defm LSFPPair128 : A64I_LSPsimple<0b10, 0b1, FPR128, qword_simm7,
3740                                   "LSFPPair128">;
3741 }
3742
3743
3744 def LDPSWx : A64I_LSPoffset<0b01, 0b0, 0b1,
3745                            (outs GPR64:$Rt, GPR64:$Rt2),
3746                            (ins GPR64xsp:$Rn, word_simm7:$SImm7),
3747                            "ldpsw\t$Rt, $Rt2, [$Rn, $SImm7]", [], NoItinerary>,
3748              Sched<[WriteLd, ReadLd]> {
3749   let mayLoad = 1;
3750   let DecoderMethod = "DecodeLDSTPairInstruction";
3751 }
3752 def : InstAlias<"ldpsw $Rt, $Rt2, [$Rn]",
3753                 (LDPSWx GPR64:$Rt, GPR64:$Rt2, GPR64xsp:$Rn, 0)>;
3754
3755 def LDPSWx_PostInd : A64I_LSPpostind<0b01, 0b0, 0b1,
3756                                   (outs GPR64:$Rt, GPR64:$Rt2, GPR64:$Rn_wb),
3757                                   (ins GPR64xsp:$Rn, word_simm7:$SImm7),
3758                                   "ldpsw\t$Rt, $Rt2, [$Rn], $SImm7",
3759                                   [], NoItinerary> {
3760   let mayLoad = 1;
3761   let Constraints = "$Rn = $Rn_wb";
3762   let DecoderMethod = "DecodeLDSTPairInstruction";
3763 }
3764
3765 def LDPSWx_PreInd : A64I_LSPpreind<0b01, 0b0, 0b1,
3766                                    (outs GPR64:$Rt, GPR64:$Rt2, GPR64:$Rn_wb),
3767                                    (ins GPR64xsp:$Rn, word_simm7:$SImm7),
3768                                    "ldpsw\t$Rt, $Rt2, [$Rn, $SImm7]!",
3769                                    [], NoItinerary>,
3770                     Sched<[WriteLd, ReadLd]> {
3771   let mayLoad = 1;
3772   let Constraints = "$Rn = $Rn_wb";
3773   let DecoderMethod = "DecodeLDSTPairInstruction";
3774 }
3775
3776 //===----------------------------------------------------------------------===//
3777 // Logical (immediate) instructions
3778 //===----------------------------------------------------------------------===//
3779 // Contains: AND, ORR, EOR, ANDS, + aliases TST, MOV
3780
3781 multiclass logical_imm_operands<string prefix, string note,
3782                                 int size, ValueType VT> {
3783   def _asmoperand : AsmOperandClass {
3784     let Name = "LogicalImm" # note # size;
3785     let PredicateMethod = "isLogicalImm" # note # "<" # size # ">";
3786     let RenderMethod = "addLogicalImmOperands<" # size # ">";
3787     let DiagnosticType = "LogicalSecondSource";
3788   }
3789
3790   def _operand
3791         : Operand<VT>, ComplexPattern<VT, 1, "SelectLogicalImm", [imm]> {
3792     let ParserMatchClass = !cast<AsmOperandClass>(prefix # "_asmoperand");
3793     let PrintMethod = "printLogicalImmOperand<" # size # ">";
3794     let DecoderMethod = "DecodeLogicalImmOperand<" # size # ">";
3795   }
3796 }
3797
3798 defm logical_imm32 : logical_imm_operands<"logical_imm32", "", 32, i32>;
3799 defm logical_imm64 : logical_imm_operands<"logical_imm64", "", 64, i64>;
3800
3801 // The mov versions only differ in assembly parsing, where they
3802 // exclude values representable with either MOVZ or MOVN.
3803 defm logical_imm32_mov
3804   : logical_imm_operands<"logical_imm32_mov", "MOV", 32, i32>;
3805 defm logical_imm64_mov
3806   : logical_imm_operands<"logical_imm64_mov", "MOV", 64, i64>;
3807
3808
3809 multiclass A64I_logimmSizes<bits<2> opc, string asmop, SDNode opnode> {
3810   def wwi : A64I_logicalimm<0b0, opc, (outs GPR32wsp:$Rd),
3811                          (ins GPR32:$Rn, logical_imm32_operand:$Imm),
3812                          !strconcat(asmop, "\t$Rd, $Rn, $Imm"),
3813                          [(set i32:$Rd,
3814                                (opnode i32:$Rn, logical_imm32_operand:$Imm))],
3815                          NoItinerary>,
3816             Sched<[WriteALU, ReadALU]>;
3817
3818   def xxi : A64I_logicalimm<0b1, opc, (outs GPR64xsp:$Rd),
3819                          (ins GPR64:$Rn, logical_imm64_operand:$Imm),
3820                          !strconcat(asmop, "\t$Rd, $Rn, $Imm"),
3821                          [(set i64:$Rd,
3822                                (opnode i64:$Rn, logical_imm64_operand:$Imm))],
3823                          NoItinerary>,
3824             Sched<[WriteALU, ReadALU]>;
3825 }
3826
3827 defm AND : A64I_logimmSizes<0b00, "and", and>;
3828 defm ORR : A64I_logimmSizes<0b01, "orr", or>;
3829 defm EOR : A64I_logimmSizes<0b10, "eor", xor>;
3830
3831 let Defs = [NZCV] in {
3832   def ANDSwwi : A64I_logicalimm<0b0, 0b11, (outs GPR32:$Rd),
3833                                 (ins GPR32:$Rn, logical_imm32_operand:$Imm),
3834                                 "ands\t$Rd, $Rn, $Imm",
3835                                 [], NoItinerary>,
3836                 Sched<[WriteALU, ReadALU]>;
3837
3838   def ANDSxxi : A64I_logicalimm<0b1, 0b11, (outs GPR64:$Rd),
3839                                 (ins GPR64:$Rn, logical_imm64_operand:$Imm),
3840                                 "ands\t$Rd, $Rn, $Imm",
3841                                 [], NoItinerary>,
3842                 Sched<[WriteALU, ReadALU]>;
3843 }
3844
3845
3846 def : InstAlias<"tst $Rn, $Imm",
3847                 (ANDSwwi WZR, GPR32:$Rn, logical_imm32_operand:$Imm)>;
3848 def : InstAlias<"tst $Rn, $Imm",
3849                 (ANDSxxi XZR, GPR64:$Rn, logical_imm64_operand:$Imm)>;
3850 def : InstAlias<"mov $Rd, $Imm",
3851                 (ORRwwi GPR32wsp:$Rd, WZR, logical_imm32_mov_operand:$Imm)>;
3852 def : InstAlias<"mov $Rd, $Imm",
3853                 (ORRxxi GPR64xsp:$Rd, XZR, logical_imm64_mov_operand:$Imm)>;
3854
3855 //===----------------------------------------------------------------------===//
3856 // Logical (shifted register) instructions
3857 //===----------------------------------------------------------------------===//
3858 // Contains: AND, BIC, ORR, ORN, EOR, EON, ANDS, BICS + aliases TST, MVN, MOV
3859
3860 // Operand for optimizing (icmp (and LHS, RHS), 0, SomeCode). In theory "ANDS"
3861 // behaves differently for unsigned comparisons, so we defensively only allow
3862 // signed or n/a as the operand. In practice "unsigned greater than 0" is "not
3863 // equal to 0" and LLVM gives us this.
3864 def signed_cond : PatLeaf<(cond), [{
3865   return !isUnsignedIntSetCC(N->get());
3866 }]>;
3867
3868
3869 // These instructions share their "shift" operands with add/sub (shifted
3870 // register instructions). They are defined there.
3871
3872 // N.b. the commutable parameter is just !N. It will be first against the wall
3873 // when the revolution comes.
3874 multiclass logical_shifts<string prefix, bit sf, bits<2> opc,
3875                           bit N, bit commutable,
3876                           string asmop, SDPatternOperator opfrag, ValueType ty,
3877                           RegisterClass GPR, list<Register> defs> {
3878   let isCommutable = commutable, Defs = defs in {
3879   def _lsl : A64I_logicalshift<sf, opc, 0b00, N,
3880                        (outs GPR:$Rd),
3881                        (ins GPR:$Rn, GPR:$Rm,
3882                             !cast<Operand>("lsl_operand_" # ty):$Imm6),
3883                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
3884                        [(set ty:$Rd, (opfrag ty:$Rn, (shl ty:$Rm,
3885                             !cast<Operand>("lsl_operand_" # ty):$Imm6))
3886                        )],
3887                        NoItinerary>,
3888              Sched<[WriteALU, ReadALU, ReadALU]>;
3889
3890   def _lsr : A64I_logicalshift<sf, opc, 0b01, N,
3891                        (outs GPR:$Rd),
3892                        (ins GPR:$Rn, GPR:$Rm,
3893                             !cast<Operand>("lsr_operand_" # ty):$Imm6),
3894                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
3895                        [(set ty:$Rd, (opfrag ty:$Rn, (srl ty:$Rm,
3896                             !cast<Operand>("lsr_operand_" # ty):$Imm6))
3897                        )],
3898                        NoItinerary>,
3899              Sched<[WriteALU, ReadALU, ReadALU]>;
3900
3901   def _asr : A64I_logicalshift<sf, opc, 0b10, N,
3902                        (outs GPR:$Rd),
3903                        (ins GPR:$Rn, GPR:$Rm,
3904                             !cast<Operand>("asr_operand_" # ty):$Imm6),
3905                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
3906                        [(set ty:$Rd, (opfrag ty:$Rn, (sra ty:$Rm,
3907                             !cast<Operand>("asr_operand_" # ty):$Imm6))
3908                        )],
3909                        NoItinerary>,
3910              Sched<[WriteALU, ReadALU, ReadALU]>;
3911
3912   def _ror : A64I_logicalshift<sf, opc, 0b11, N,
3913                        (outs GPR:$Rd),
3914                        (ins GPR:$Rn, GPR:$Rm,
3915                             !cast<Operand>("ror_operand_" # ty):$Imm6),
3916                        !strconcat(asmop, "\t$Rd, $Rn, $Rm, $Imm6"),
3917                        [(set ty:$Rd, (opfrag ty:$Rn, (rotr ty:$Rm,
3918                             !cast<Operand>("ror_operand_" # ty):$Imm6))
3919                        )],
3920                        NoItinerary>,
3921              Sched<[WriteALU, ReadALU, ReadALU]>;
3922   }
3923
3924   def _noshift
3925       : InstAlias<!strconcat(asmop, " $Rd, $Rn, $Rm"),
3926                  (!cast<Instruction>(prefix # "_lsl") GPR:$Rd, GPR:$Rn,
3927                                                       GPR:$Rm, 0)>;
3928
3929   def : Pat<(opfrag ty:$Rn, ty:$Rm),
3930             (!cast<Instruction>(prefix # "_lsl") $Rn, $Rm, 0)>;
3931 }
3932
3933 multiclass logical_sizes<string prefix, bits<2> opc, bit N, bit commutable,
3934                          string asmop, SDPatternOperator opfrag,
3935                          list<Register> defs> {
3936   defm xxx : logical_shifts<prefix # "xxx", 0b1, opc, N,
3937                             commutable, asmop, opfrag, i64, GPR64, defs>;
3938   defm www : logical_shifts<prefix # "www", 0b0, opc, N,
3939                             commutable, asmop, opfrag, i32, GPR32, defs>;
3940 }
3941
3942
3943 defm AND : logical_sizes<"AND", 0b00, 0b0, 0b1, "and", and, []>;
3944 defm ORR : logical_sizes<"ORR", 0b01, 0b0, 0b1, "orr", or, []>;
3945 defm EOR : logical_sizes<"EOR", 0b10, 0b0, 0b1, "eor", xor, []>;
3946 defm ANDS : logical_sizes<"ANDS", 0b11, 0b0, 0b1, "ands",
3947              PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs),
3948                      [{ (void)N; return false; }]>,
3949              [NZCV]>;
3950
3951 defm BIC : logical_sizes<"BIC", 0b00, 0b1, 0b0, "bic",
3952                          PatFrag<(ops node:$lhs, node:$rhs),
3953                                  (and node:$lhs, (not node:$rhs))>, []>;
3954 defm ORN : logical_sizes<"ORN", 0b01, 0b1, 0b0, "orn",
3955                          PatFrag<(ops node:$lhs, node:$rhs),
3956                                  (or node:$lhs, (not node:$rhs))>, []>;
3957 defm EON : logical_sizes<"EON", 0b10, 0b1, 0b0, "eon",
3958                          PatFrag<(ops node:$lhs, node:$rhs),
3959                                  (xor node:$lhs, (not node:$rhs))>, []>;
3960 defm BICS : logical_sizes<"BICS", 0b11, 0b1, 0b0, "bics",
3961                           PatFrag<(ops node:$lhs, node:$rhs),
3962                                   (and node:$lhs, (not node:$rhs)),
3963                                   [{ (void)N; return false; }]>,
3964                           [NZCV]>;
3965
3966 multiclass tst_shifts<string prefix, bit sf, ValueType ty, RegisterClass GPR> {
3967   let isCommutable = 1, Rd = 0b11111, Defs = [NZCV] in {
3968   def _lsl : A64I_logicalshift<sf, 0b11, 0b00, 0b0,
3969                        (outs),
3970                        (ins GPR:$Rn, GPR:$Rm,
3971                             !cast<Operand>("lsl_operand_" # ty):$Imm6),
3972                        "tst\t$Rn, $Rm, $Imm6",
3973                        [(set NZCV, (A64setcc (and ty:$Rn, (shl ty:$Rm,
3974                            !cast<Operand>("lsl_operand_" # ty):$Imm6)),
3975                                           0, signed_cond))],
3976                        NoItinerary>,
3977              Sched<[WriteALU, ReadALU, ReadALU]>;
3978
3979
3980   def _lsr : A64I_logicalshift<sf, 0b11, 0b01, 0b0,
3981                        (outs),
3982                        (ins GPR:$Rn, GPR:$Rm,
3983                             !cast<Operand>("lsr_operand_" # ty):$Imm6),
3984                        "tst\t$Rn, $Rm, $Imm6",
3985                        [(set NZCV, (A64setcc (and ty:$Rn, (srl ty:$Rm,
3986                            !cast<Operand>("lsr_operand_" # ty):$Imm6)),
3987                                           0, signed_cond))],
3988                        NoItinerary>,
3989              Sched<[WriteALU, ReadALU, ReadALU]>;
3990
3991   def _asr : A64I_logicalshift<sf, 0b11, 0b10, 0b0,
3992                        (outs),
3993                        (ins GPR:$Rn, GPR:$Rm,
3994                             !cast<Operand>("asr_operand_" # ty):$Imm6),
3995                        "tst\t$Rn, $Rm, $Imm6",
3996                        [(set NZCV, (A64setcc (and ty:$Rn, (sra ty:$Rm,
3997                            !cast<Operand>("asr_operand_" # ty):$Imm6)),
3998                                           0, signed_cond))],
3999                        NoItinerary>,
4000              Sched<[WriteALU, ReadALU, ReadALU]>;
4001
4002   def _ror : A64I_logicalshift<sf, 0b11, 0b11, 0b0,
4003                        (outs),
4004                        (ins GPR:$Rn, GPR:$Rm,
4005                             !cast<Operand>("ror_operand_" # ty):$Imm6),
4006                        "tst\t$Rn, $Rm, $Imm6",
4007                        [(set NZCV, (A64setcc (and ty:$Rn, (rotr ty:$Rm,
4008                            !cast<Operand>("ror_operand_" # ty):$Imm6)),
4009                                           0, signed_cond))],
4010                        NoItinerary>,
4011              Sched<[WriteALU, ReadALU, ReadALU]>;
4012   }
4013
4014   def _noshift : InstAlias<"tst $Rn, $Rm",
4015                      (!cast<Instruction>(prefix # "_lsl") GPR:$Rn, GPR:$Rm, 0)>;
4016
4017   def : Pat<(A64setcc (and ty:$Rn, ty:$Rm), 0, signed_cond),
4018             (!cast<Instruction>(prefix # "_lsl") $Rn, $Rm, 0)>;
4019 }
4020
4021 defm TSTxx : tst_shifts<"TSTxx", 0b1, i64, GPR64>;
4022 defm TSTww : tst_shifts<"TSTww", 0b0, i32, GPR32>;
4023
4024
4025 multiclass mvn_shifts<string prefix, bit sf, ValueType ty, RegisterClass GPR> {
4026   let isCommutable = 0, Rn = 0b11111 in {
4027   def _lsl : A64I_logicalshift<sf, 0b01, 0b00, 0b1,
4028                        (outs GPR:$Rd),
4029                        (ins GPR:$Rm,
4030                             !cast<Operand>("lsl_operand_" # ty):$Imm6),
4031                        "mvn\t$Rd, $Rm, $Imm6",
4032                        [(set ty:$Rd, (not (shl ty:$Rm,
4033                          !cast<Operand>("lsl_operand_" # ty):$Imm6)))],
4034                        NoItinerary>,
4035              Sched<[WriteALU, ReadALU, ReadALU]>;
4036
4037
4038   def _lsr : A64I_logicalshift<sf, 0b01, 0b01, 0b1,
4039                        (outs GPR:$Rd),
4040                        (ins GPR:$Rm,
4041                             !cast<Operand>("lsr_operand_" # ty):$Imm6),
4042                        "mvn\t$Rd, $Rm, $Imm6",
4043                        [(set ty:$Rd, (not (srl ty:$Rm,
4044                          !cast<Operand>("lsr_operand_" # ty):$Imm6)))],
4045                        NoItinerary>,
4046              Sched<[WriteALU, ReadALU, ReadALU]>;
4047
4048   def _asr : A64I_logicalshift<sf, 0b01, 0b10, 0b1,
4049                        (outs GPR:$Rd),
4050                        (ins GPR:$Rm,
4051                             !cast<Operand>("asr_operand_" # ty):$Imm6),
4052                        "mvn\t$Rd, $Rm, $Imm6",
4053                        [(set ty:$Rd, (not (sra ty:$Rm,
4054                          !cast<Operand>("asr_operand_" # ty):$Imm6)))],
4055                        NoItinerary>,
4056              Sched<[WriteALU, ReadALU, ReadALU]>;
4057
4058   def _ror : A64I_logicalshift<sf, 0b01, 0b11, 0b1,
4059                        (outs GPR:$Rd),
4060                        (ins GPR:$Rm,
4061                             !cast<Operand>("ror_operand_" # ty):$Imm6),
4062                        "mvn\t$Rd, $Rm, $Imm6",
4063                        [(set ty:$Rd, (not (rotr ty:$Rm,
4064                          !cast<Operand>("lsl_operand_" # ty):$Imm6)))],
4065                        NoItinerary>,
4066              Sched<[WriteALU, ReadALU, ReadALU]>;
4067   }
4068
4069   def _noshift : InstAlias<"mvn $Rn, $Rm",
4070                      (!cast<Instruction>(prefix # "_lsl") GPR:$Rn, GPR:$Rm, 0)>;
4071
4072   def : Pat<(not ty:$Rm),
4073             (!cast<Instruction>(prefix # "_lsl") $Rm, 0)>;
4074 }
4075
4076 defm MVNxx : mvn_shifts<"MVNxx", 0b1, i64, GPR64>;
4077 defm MVNww : mvn_shifts<"MVNww", 0b0, i32, GPR32>;
4078
4079 def MOVxx :InstAlias<"mov $Rd, $Rm", (ORRxxx_lsl GPR64:$Rd, XZR, GPR64:$Rm, 0)>;
4080 def MOVww :InstAlias<"mov $Rd, $Rm", (ORRwww_lsl GPR32:$Rd, WZR, GPR32:$Rm, 0)>;
4081
4082 //===----------------------------------------------------------------------===//
4083 // Move wide (immediate) instructions
4084 //===----------------------------------------------------------------------===//
4085 // Contains: MOVN, MOVZ, MOVK + MOV aliases
4086
4087 // A wide variety of different relocations are needed for variants of these
4088 // instructions, so it turns out that we need a different operand for all of
4089 // them.
4090 multiclass movw_operands<string prefix, string instname, int width> {
4091   def _imm_asmoperand : AsmOperandClass {
4092     let Name = instname # width # "Shifted" # shift;
4093     let PredicateMethod = "is" # instname # width # "Imm";
4094     let RenderMethod = "addMoveWideImmOperands";
4095     let ParserMethod = "ParseImmWithLSLOperand";
4096     let DiagnosticType = "MOVWUImm16";
4097   }
4098
4099   def _imm : Operand<i64> {
4100     let ParserMatchClass = !cast<AsmOperandClass>(prefix # "_imm_asmoperand");
4101     let PrintMethod = "printMoveWideImmOperand";
4102     let EncoderMethod = "getMoveWideImmOpValue";
4103     let DecoderMethod = "DecodeMoveWideImmOperand<" # width # ">";
4104
4105     let MIOperandInfo = (ops uimm16:$UImm16, imm:$Shift);
4106   }
4107 }
4108
4109 defm movn32 : movw_operands<"movn32", "MOVN", 32>;
4110 defm movn64 : movw_operands<"movn64", "MOVN", 64>;
4111 defm movz32 : movw_operands<"movz32", "MOVZ", 32>;
4112 defm movz64 : movw_operands<"movz64", "MOVZ", 64>;
4113 defm movk32 : movw_operands<"movk32", "MOVK", 32>;
4114 defm movk64 : movw_operands<"movk64", "MOVK", 64>;
4115
4116 multiclass A64I_movwSizes<bits<2> opc, string asmop, dag ins32bit,
4117                           dag ins64bit> {
4118
4119   def wii : A64I_movw<0b0, opc, (outs GPR32:$Rd), ins32bit,
4120                       !strconcat(asmop, "\t$Rd, $FullImm"),
4121                       [], NoItinerary>,
4122             Sched<[WriteALU]> {
4123     bits<18> FullImm;
4124     let UImm16 = FullImm{15-0};
4125     let Shift = FullImm{17-16};
4126   }
4127
4128   def xii : A64I_movw<0b1, opc, (outs GPR64:$Rd), ins64bit,
4129                       !strconcat(asmop, "\t$Rd, $FullImm"),
4130                       [], NoItinerary>,
4131             Sched<[WriteALU]> {
4132     bits<18> FullImm;
4133     let UImm16 = FullImm{15-0};
4134     let Shift = FullImm{17-16};
4135   }
4136 }
4137
4138 let isMoveImm = 1, isReMaterializable = 1,
4139     isAsCheapAsAMove = 1, hasSideEffects = 0 in {
4140   defm MOVN : A64I_movwSizes<0b00, "movn",
4141                              (ins movn32_imm:$FullImm),
4142                              (ins movn64_imm:$FullImm)>;
4143
4144   // Some relocations are able to convert between a MOVZ and a MOVN. If these
4145   // are applied the instruction must be emitted with the corresponding bits as
4146   // 0, which means a MOVZ needs to override that bit from the default.
4147   let PostEncoderMethod = "fixMOVZ" in
4148   defm MOVZ : A64I_movwSizes<0b10, "movz",
4149                              (ins movz32_imm:$FullImm),
4150                              (ins movz64_imm:$FullImm)>;
4151 }
4152
4153 let Constraints = "$src = $Rd" in
4154 defm MOVK : A64I_movwSizes<0b11, "movk",
4155                            (ins GPR32:$src, movk32_imm:$FullImm),
4156                            (ins GPR64:$src, movk64_imm:$FullImm)>;
4157
4158
4159 // And now the "MOV" aliases. These also need their own operands because what
4160 // they accept is completely different to what the base instructions accept.
4161 multiclass movalias_operand<string prefix, string basename,
4162                             string immpredicate, int width> {
4163   def _asmoperand : AsmOperandClass {
4164     let Name = basename # width # "MovAlias";
4165     let PredicateMethod
4166           = "isMoveWideMovAlias<" # width # ", A64Imms::" # immpredicate # ">";
4167     let RenderMethod
4168       = "addMoveWideMovAliasOperands<" # width # ", "
4169                                        # "A64Imms::" # immpredicate # ">";
4170   }
4171
4172   def _movimm : Operand<i64> {
4173     let ParserMatchClass = !cast<AsmOperandClass>(prefix # "_asmoperand");
4174
4175     let MIOperandInfo = (ops uimm16:$UImm16, imm:$Shift);
4176   }
4177 }
4178
4179 defm movz32 : movalias_operand<"movz32", "MOVZ", "isMOVZImm", 32>;
4180 defm movz64 : movalias_operand<"movz64", "MOVZ", "isMOVZImm", 64>;
4181 defm movn32 : movalias_operand<"movn32", "MOVN", "isOnlyMOVNImm", 32>;
4182 defm movn64 : movalias_operand<"movn64", "MOVN", "isOnlyMOVNImm", 64>;
4183
4184 // FIXME: these are officially canonical aliases, but TableGen is too limited to
4185 // print them at the moment. I believe in this case an "AliasPredicate" method
4186 // will need to be implemented. to allow it, as well as the more generally
4187 // useful handling of non-register, non-constant operands.
4188 class movalias<Instruction INST, RegisterClass GPR, Operand operand>
4189   : InstAlias<"mov $Rd, $FullImm", (INST GPR:$Rd, operand:$FullImm)>;
4190
4191 def : movalias<MOVZwii, GPR32, movz32_movimm>;
4192 def : movalias<MOVZxii, GPR64, movz64_movimm>;
4193 def : movalias<MOVNwii, GPR32, movn32_movimm>;
4194 def : movalias<MOVNxii, GPR64, movn64_movimm>;
4195
4196 def movw_addressref_g0 : ComplexPattern<i64, 2, "SelectMOVWAddressRef<0>">;
4197 def movw_addressref_g1 : ComplexPattern<i64, 2, "SelectMOVWAddressRef<1>">;
4198 def movw_addressref_g2 : ComplexPattern<i64, 2, "SelectMOVWAddressRef<2>">;
4199 def movw_addressref_g3 : ComplexPattern<i64, 2, "SelectMOVWAddressRef<3>">;
4200
4201 def : Pat<(A64WrapperLarge movw_addressref_g3:$G3, movw_addressref_g2:$G2,
4202                            movw_addressref_g1:$G1, movw_addressref_g0:$G0),
4203           (MOVKxii (MOVKxii (MOVKxii (MOVZxii movw_addressref_g3:$G3),
4204                                      movw_addressref_g2:$G2),
4205                             movw_addressref_g1:$G1),
4206                    movw_addressref_g0:$G0)>;
4207
4208 //===----------------------------------------------------------------------===//
4209 // PC-relative addressing instructions
4210 //===----------------------------------------------------------------------===//
4211 // Contains: ADR, ADRP
4212
4213 def adr_label : Operand<i64> {
4214   let EncoderMethod = "getLabelOpValue<AArch64::fixup_a64_adr_prel>";
4215
4216   // This label is a 21-bit offset from PC, unscaled
4217   let PrintMethod = "printLabelOperand<21, 1>";
4218   let ParserMatchClass = label_asmoperand<21, 1>;
4219   let OperandType = "OPERAND_PCREL";
4220 }
4221
4222 def adrp_label_asmoperand : AsmOperandClass {
4223   let Name = "AdrpLabel";
4224   let RenderMethod = "addLabelOperands<21, 4096>";
4225   let DiagnosticType = "Label";
4226 }
4227
4228 def adrp_label : Operand<i64> {
4229   let EncoderMethod = "getAdrpLabelOpValue";
4230
4231   // This label is a 21-bit offset from PC, scaled by the page-size: 4096.
4232   let PrintMethod = "printLabelOperand<21, 4096>";
4233   let ParserMatchClass = adrp_label_asmoperand;
4234   let OperandType = "OPERAND_PCREL";
4235 }
4236
4237 let hasSideEffects = 0 in {
4238   def ADRxi : A64I_PCADR<0b0, (outs GPR64:$Rd), (ins adr_label:$Label),
4239                          "adr\t$Rd, $Label", [], NoItinerary>,
4240               Sched<[WriteALUs]>;
4241
4242   def ADRPxi : A64I_PCADR<0b1, (outs GPR64:$Rd), (ins adrp_label:$Label),
4243                           "adrp\t$Rd, $Label", [], NoItinerary>,
4244                Sched<[WriteALUs]>;
4245 }
4246
4247 //===----------------------------------------------------------------------===//
4248 // System instructions
4249 //===----------------------------------------------------------------------===//
4250 // Contains: HINT, CLREX, DSB, DMB, ISB, MSR, SYS, SYSL, MRS
4251 //    + aliases IC, DC, AT, TLBI, NOP, YIELD, WFE, WFI, SEV, SEVL
4252
4253 // Op1 and Op2 fields are sometimes simple 3-bit unsigned immediate values.
4254 def uimm3_asmoperand : AsmOperandClass {
4255   let Name = "UImm3";
4256   let PredicateMethod = "isUImm<3>";
4257   let RenderMethod = "addImmOperands";
4258   let DiagnosticType = "UImm3";
4259 }
4260
4261 def uimm3 : Operand<i32> {
4262   let ParserMatchClass = uimm3_asmoperand;
4263 }
4264
4265 // The HINT alias can accept a simple unsigned 7-bit immediate.
4266 def uimm7_asmoperand : AsmOperandClass {
4267   let Name = "UImm7";
4268   let PredicateMethod = "isUImm<7>";
4269   let RenderMethod = "addImmOperands";
4270   let DiagnosticType = "UImm7";
4271 }
4272
4273 def uimm7 : Operand<i32> {
4274   let ParserMatchClass = uimm7_asmoperand;
4275 }
4276
4277 // Multiclass namedimm is defined with the prefetch operands. Most of these fit
4278 // into the NamedImmMapper scheme well: they either accept a named operand or
4279 // any immediate under a particular value (which may be 0, implying no immediate
4280 // is allowed).
4281 defm dbarrier : namedimm<"dbarrier", "A64DB::DBarrierMapper">;
4282 defm isb : namedimm<"isb", "A64ISB::ISBMapper">;
4283 defm ic : namedimm<"ic", "A64IC::ICMapper">;
4284 defm dc : namedimm<"dc", "A64DC::DCMapper">;
4285 defm at : namedimm<"at", "A64AT::ATMapper">;
4286 defm tlbi : namedimm<"tlbi", "A64TLBI::TLBIMapper">;
4287
4288 // However, MRS and MSR are more complicated for a few reasons:
4289 //   * There are ~1000 generic names S3_<op1>_<CRn>_<CRm>_<Op2> which have an
4290 //     implementation-defined effect
4291 //   * Most registers are shared, but some are read-only or write-only.
4292 //   * There is a variant of MSR which accepts the same register name (SPSel),
4293 //     but which would have a different encoding.
4294
4295 // In principle these could be resolved in with more complicated subclasses of
4296 // NamedImmMapper, however that imposes an overhead on other "named
4297 // immediates". Both in concrete terms with virtual tables and in unnecessary
4298 // abstraction.
4299
4300 // The solution adopted here is to take the MRS/MSR Mappers out of the usual
4301 // hierarchy (they're not derived from NamedImmMapper) and to add logic for
4302 // their special situation.
4303 def mrs_asmoperand : AsmOperandClass {
4304   let Name = "MRS";
4305   let ParserMethod = "ParseSysRegOperand";
4306   let DiagnosticType = "MRS";
4307 }
4308
4309 def mrs_op : Operand<i32> {
4310   let ParserMatchClass = mrs_asmoperand;
4311   let PrintMethod = "printMRSOperand";
4312   let DecoderMethod = "DecodeMRSOperand";
4313 }
4314
4315 def msr_asmoperand : AsmOperandClass {
4316   let Name = "MSRWithReg";
4317
4318   // Note that SPSel is valid for both this and the pstate operands, but with
4319   // different immediate encodings. This is why these operands provide a string
4320   // AArch64Operand rather than an immediate. The overlap is small enough that
4321   // it could be resolved with hackery now, but who can say in future?
4322   let ParserMethod = "ParseSysRegOperand";
4323   let DiagnosticType = "MSR";
4324 }
4325
4326 def msr_op : Operand<i32> {
4327   let ParserMatchClass = msr_asmoperand;
4328   let PrintMethod = "printMSROperand";
4329   let DecoderMethod = "DecodeMSROperand";
4330 }
4331
4332 def pstate_asmoperand : AsmOperandClass {
4333   let Name = "MSRPState";
4334   // See comment above about parser.
4335   let ParserMethod = "ParseSysRegOperand";
4336   let DiagnosticType = "MSR";
4337 }
4338
4339 def pstate_op : Operand<i32> {
4340   let ParserMatchClass = pstate_asmoperand;
4341   let PrintMethod = "printNamedImmOperand<A64PState::PStateMapper>";
4342   let DecoderMethod = "DecodeNamedImmOperand<A64PState::PStateMapper>";
4343 }
4344
4345 // When <CRn> is specified, an assembler should accept something like "C4", not
4346 // the usual "#4" immediate.
4347 def CRx_asmoperand : AsmOperandClass {
4348   let Name = "CRx";
4349   let PredicateMethod = "isUImm<4>";
4350   let RenderMethod = "addImmOperands";
4351   let ParserMethod = "ParseCRxOperand";
4352   // Diagnostics are handled in all cases by ParseCRxOperand.
4353 }
4354
4355 def CRx : Operand<i32> {
4356   let ParserMatchClass = CRx_asmoperand;
4357   let PrintMethod = "printCRxOperand";
4358 }
4359
4360
4361 // Finally, we can start defining the instructions.
4362
4363 // HINT is straightforward, with a few aliases.
4364 def HINTi : A64I_system<0b0, (outs), (ins uimm7:$UImm7), "hint\t$UImm7",
4365                         [], NoItinerary> {
4366   bits<7> UImm7;
4367   let CRm = UImm7{6-3};
4368   let Op2 = UImm7{2-0};
4369
4370   let Op0 = 0b00;
4371   let Op1 = 0b011;
4372   let CRn = 0b0010;
4373   let Rt = 0b11111;
4374 }
4375
4376 def : InstAlias<"nop", (HINTi 0)>;
4377 def : InstAlias<"yield", (HINTi 1)>;
4378 def : InstAlias<"wfe", (HINTi 2)>;
4379 def : InstAlias<"wfi", (HINTi 3)>;
4380 def : InstAlias<"sev", (HINTi 4)>;
4381 def : InstAlias<"sevl", (HINTi 5)>;
4382
4383 // Quite a few instructions then follow a similar pattern of fixing common
4384 // fields in the bitpattern, we'll define a helper-class for them.
4385 class simple_sys<bits<2> op0, bits<3> op1, bits<4> crn, bits<3> op2,
4386                  Operand operand, string asmop>
4387   : A64I_system<0b0, (outs), (ins operand:$CRm), !strconcat(asmop, "\t$CRm"),
4388                 [], NoItinerary> {
4389   let Op0 = op0;
4390   let Op1 = op1;
4391   let CRn = crn;
4392   let Op2 = op2;
4393   let Rt = 0b11111;
4394 }
4395
4396
4397 def CLREXi : simple_sys<0b00, 0b011, 0b0011, 0b010, uimm4, "clrex">;
4398 def DSBi : simple_sys<0b00, 0b011, 0b0011, 0b100, dbarrier_op, "dsb">;
4399 def DMBi : simple_sys<0b00, 0b011, 0b0011, 0b101, dbarrier_op, "dmb">;
4400 def ISBi : simple_sys<0b00, 0b011, 0b0011, 0b110, isb_op, "isb">;
4401
4402 def : InstAlias<"clrex", (CLREXi 0b1111)>;
4403 def : InstAlias<"isb", (ISBi 0b1111)>;
4404
4405 // (DMBi 0xb) is a "DMB ISH" instruciton, appropriate for Linux SMP
4406 // configurations at least.
4407 def : Pat<(atomic_fence imm, imm), (DMBi 0xb)>;
4408
4409 // Any SYS bitpattern can be represented with a complex and opaque "SYS"
4410 // instruction.
4411 def SYSiccix : A64I_system<0b0, (outs),
4412                            (ins uimm3:$Op1, CRx:$CRn, CRx:$CRm,
4413                                 uimm3:$Op2, GPR64:$Rt),
4414                            "sys\t$Op1, $CRn, $CRm, $Op2, $Rt",
4415                            [], NoItinerary> {
4416   let Op0 = 0b01;
4417 }
4418
4419 // You can skip the Xt argument whether it makes sense or not for the generic
4420 // SYS instruction.
4421 def : InstAlias<"sys $Op1, $CRn, $CRm, $Op2",
4422                 (SYSiccix uimm3:$Op1, CRx:$CRn, CRx:$CRm, uimm3:$Op2, XZR)>;
4423
4424
4425 // But many have aliases, which obviously don't fit into
4426 class SYSalias<dag ins, string asmstring>
4427   : A64I_system<0b0, (outs), ins, asmstring, [], NoItinerary> {
4428   let isAsmParserOnly = 1;
4429
4430   bits<14> SysOp;
4431   let Op0 = 0b01;
4432   let Op1 = SysOp{13-11};
4433   let CRn = SysOp{10-7};
4434   let CRm = SysOp{6-3};
4435   let Op2 = SysOp{2-0};
4436 }
4437
4438 def ICix : SYSalias<(ins ic_op:$SysOp, GPR64:$Rt), "ic\t$SysOp, $Rt">;
4439
4440 def ICi : SYSalias<(ins ic_op:$SysOp), "ic\t$SysOp"> {
4441   let Rt = 0b11111;
4442 }
4443
4444 def DCix : SYSalias<(ins dc_op:$SysOp, GPR64:$Rt), "dc\t$SysOp, $Rt">;
4445 def ATix : SYSalias<(ins at_op:$SysOp, GPR64:$Rt), "at\t$SysOp, $Rt">;
4446
4447 def TLBIix : SYSalias<(ins tlbi_op:$SysOp, GPR64:$Rt), "tlbi\t$SysOp, $Rt">;
4448
4449 def TLBIi : SYSalias<(ins tlbi_op:$SysOp), "tlbi\t$SysOp"> {
4450   let Rt = 0b11111;
4451 }
4452
4453
4454 def SYSLxicci : A64I_system<0b1, (outs GPR64:$Rt),
4455                             (ins uimm3:$Op1, CRx:$CRn, CRx:$CRm, uimm3:$Op2),
4456                             "sysl\t$Rt, $Op1, $CRn, $CRm, $Op2",
4457                             [], NoItinerary> {
4458   let Op0 = 0b01;
4459 }
4460
4461 // The instructions themselves are rather simple for MSR and MRS.
4462 def MSRix : A64I_system<0b0, (outs), (ins msr_op:$SysReg, GPR64:$Rt),
4463                         "msr\t$SysReg, $Rt", [], NoItinerary> {
4464   bits<16> SysReg;
4465   let Op0 = SysReg{15-14};
4466   let Op1 = SysReg{13-11};
4467   let CRn = SysReg{10-7};
4468   let CRm = SysReg{6-3};
4469   let Op2 = SysReg{2-0};
4470 }
4471
4472 def MRSxi : A64I_system<0b1, (outs GPR64:$Rt), (ins mrs_op:$SysReg),
4473                         "mrs\t$Rt, $SysReg", [], NoItinerary> {
4474   bits<16> SysReg;
4475   let Op0 = SysReg{15-14};
4476   let Op1 = SysReg{13-11};
4477   let CRn = SysReg{10-7};
4478   let CRm = SysReg{6-3};
4479   let Op2 = SysReg{2-0};
4480 }
4481
4482 def MSRii : A64I_system<0b0, (outs), (ins pstate_op:$PState, uimm4:$CRm),
4483                         "msr\t$PState, $CRm", [], NoItinerary> {
4484   bits<6> PState;
4485
4486   let Op0 = 0b00;
4487   let Op1 = PState{5-3};
4488   let CRn = 0b0100;
4489   let Op2 = PState{2-0};
4490   let Rt = 0b11111;
4491 }
4492
4493 //===----------------------------------------------------------------------===//
4494 // Test & branch (immediate) instructions
4495 //===----------------------------------------------------------------------===//
4496 // Contains: TBZ, TBNZ
4497
4498 // The bit to test is a simple unsigned 6-bit immediate in the X-register
4499 // versions.
4500 def uimm6 : Operand<i64> {
4501   let ParserMatchClass = uimm6_asmoperand;
4502 }
4503
4504 def label_wid14_scal4_asmoperand : label_asmoperand<14, 4>;
4505
4506 def tbimm_target : Operand<OtherVT> {
4507   let EncoderMethod = "getLabelOpValue<AArch64::fixup_a64_tstbr>";
4508
4509   // This label is a 14-bit offset from PC, scaled by the instruction-width: 4.
4510   let PrintMethod = "printLabelOperand<14, 4>";
4511   let ParserMatchClass = label_wid14_scal4_asmoperand;
4512
4513   let OperandType = "OPERAND_PCREL";
4514 }
4515
4516 def A64eq : ImmLeaf<i32, [{ return Imm == A64CC::EQ; }]>;
4517 def A64ne : ImmLeaf<i32, [{ return Imm == A64CC::NE; }]>;
4518
4519 // These instructions correspond to patterns involving "and" with a power of
4520 // two, which we need to be able to select.
4521 def tstb64_pat : ComplexPattern<i64, 1, "SelectTSTBOperand<64>">;
4522 def tstb32_pat : ComplexPattern<i32, 1, "SelectTSTBOperand<32>">;
4523
4524 let isBranch = 1, isTerminator = 1 in {
4525   def TBZxii : A64I_TBimm<0b0, (outs),
4526                         (ins GPR64:$Rt, uimm6:$Imm, tbimm_target:$Label),
4527                         "tbz\t$Rt, $Imm, $Label",
4528                         [(A64br_cc (A64cmp (and i64:$Rt, tstb64_pat:$Imm), 0),
4529                                    A64eq, bb:$Label)],
4530                         NoItinerary>,
4531                Sched<[WriteBr]>;
4532
4533   def TBNZxii : A64I_TBimm<0b1, (outs),
4534                         (ins GPR64:$Rt, uimm6:$Imm, tbimm_target:$Label),
4535                         "tbnz\t$Rt, $Imm, $Label",
4536                         [(A64br_cc (A64cmp (and i64:$Rt, tstb64_pat:$Imm), 0),
4537                                    A64ne, bb:$Label)],
4538                         NoItinerary>,
4539                 Sched<[WriteBr]>;
4540
4541
4542   // Note, these instructions overlap with the above 64-bit patterns. This is
4543   // intentional, "tbz x3, #1, somewhere" and "tbz w3, #1, somewhere" would both
4544   // do the same thing and are both permitted assembly. They also both have
4545   // sensible DAG patterns.
4546   def TBZwii : A64I_TBimm<0b0, (outs),
4547                         (ins GPR32:$Rt, uimm5:$Imm, tbimm_target:$Label),
4548                         "tbz\t$Rt, $Imm, $Label",
4549                         [(A64br_cc (A64cmp (and i32:$Rt, tstb32_pat:$Imm), 0),
4550                                    A64eq, bb:$Label)],
4551                         NoItinerary>,
4552                Sched<[WriteBr]> {
4553     let Imm{5} = 0b0;
4554   }
4555
4556   def TBNZwii : A64I_TBimm<0b1, (outs),
4557                         (ins GPR32:$Rt, uimm5:$Imm, tbimm_target:$Label),
4558                         "tbnz\t$Rt, $Imm, $Label",
4559                         [(A64br_cc (A64cmp (and i32:$Rt, tstb32_pat:$Imm), 0),
4560                                    A64ne, bb:$Label)],
4561                         NoItinerary>,
4562                 Sched<[WriteBr]> {
4563     let Imm{5} = 0b0;
4564   }
4565 }
4566
4567 //===----------------------------------------------------------------------===//
4568 // Unconditional branch (immediate) instructions
4569 //===----------------------------------------------------------------------===//
4570 // Contains: B, BL
4571
4572 def label_wid26_scal4_asmoperand : label_asmoperand<26, 4>;
4573
4574 def bimm_target : Operand<OtherVT> {
4575   let EncoderMethod = "getLabelOpValue<AArch64::fixup_a64_uncondbr>";
4576
4577   // This label is a 26-bit offset from PC, scaled by the instruction-width: 4.
4578   let PrintMethod = "printLabelOperand<26, 4>";
4579   let ParserMatchClass = label_wid26_scal4_asmoperand;
4580
4581   let OperandType = "OPERAND_PCREL";
4582 }
4583
4584 def blimm_target : Operand<i64> {
4585   let EncoderMethod = "getLabelOpValue<AArch64::fixup_a64_call>";
4586
4587   // This label is a 26-bit offset from PC, scaled by the instruction-width: 4.
4588   let PrintMethod = "printLabelOperand<26, 4>";
4589   let ParserMatchClass = label_wid26_scal4_asmoperand;
4590
4591   let OperandType = "OPERAND_PCREL";
4592 }
4593
4594 class A64I_BimmImpl<bit op, string asmop, list<dag> patterns, Operand lbl_type>
4595   : A64I_Bimm<op, (outs), (ins lbl_type:$Label),
4596               !strconcat(asmop, "\t$Label"), patterns,
4597               NoItinerary>,
4598     Sched<[WriteBr]>;
4599
4600 let isBranch = 1 in {
4601   def Bimm : A64I_BimmImpl<0b0, "b", [(br bb:$Label)], bimm_target> {
4602     let isTerminator = 1;
4603     let isBarrier = 1;
4604   }
4605
4606   let SchedRW = [WriteBrL] in {
4607     def BLimm : A64I_BimmImpl<0b1, "bl",
4608                               [(AArch64Call tglobaladdr:$Label)], blimm_target> {
4609       let isCall = 1;
4610       let Defs = [X30];
4611     }
4612   }
4613 }
4614
4615 def : Pat<(AArch64Call texternalsym:$Label), (BLimm texternalsym:$Label)>;
4616
4617 //===----------------------------------------------------------------------===//
4618 // Unconditional branch (register) instructions
4619 //===----------------------------------------------------------------------===//
4620 // Contains: BR, BLR, RET, ERET, DRP.
4621
4622 // Most of the notional opcode fields in the A64I_Breg format are fixed in A64
4623 // at the moment.
4624 class A64I_BregImpl<bits<4> opc,
4625                     dag outs, dag ins, string asmstr, list<dag> patterns,
4626                     InstrItinClass itin = NoItinerary>
4627   : A64I_Breg<opc, 0b11111, 0b000000, 0b00000,
4628               outs, ins, asmstr, patterns, itin>,
4629     Sched<[WriteBr]> {
4630   let isBranch         = 1;
4631   let isIndirectBranch = 1;
4632 }
4633
4634 // Note that these are not marked isCall or isReturn because as far as LLVM is
4635 // concerned they're not. "ret" is just another jump unless it has been selected
4636 // by LLVM as the function's return.
4637
4638 let isBranch = 1 in {
4639   def BRx : A64I_BregImpl<0b0000,(outs), (ins GPR64:$Rn),
4640                           "br\t$Rn", [(brind i64:$Rn)]> {
4641     let isBarrier = 1;
4642     let isTerminator = 1;
4643   }
4644
4645   let SchedRW = [WriteBrL] in {
4646     def BLRx : A64I_BregImpl<0b0001, (outs), (ins GPR64:$Rn),
4647                              "blr\t$Rn", [(AArch64Call i64:$Rn)]> {
4648       let isBarrier = 0;
4649       let isCall = 1;
4650       let Defs = [X30];
4651     }
4652   }
4653
4654   def RETx : A64I_BregImpl<0b0010, (outs), (ins GPR64:$Rn),
4655                            "ret\t$Rn", []> {
4656     let isBarrier = 1;
4657     let isTerminator = 1;
4658     let isReturn = 1;
4659   }
4660
4661   // Create a separate pseudo-instruction for codegen to use so that we don't
4662   // flag x30 as used in every function. It'll be restored before the RET by the
4663   // epilogue if it's legitimately used.
4664   def RET : A64PseudoExpand<(outs), (ins), [(A64ret)], (RETx (ops X30))> {
4665     let isTerminator = 1;
4666     let isBarrier = 1;
4667     let isReturn = 1;
4668   }
4669
4670   def ERET : A64I_BregImpl<0b0100, (outs), (ins), "eret", []> {
4671     let Rn = 0b11111;
4672     let isBarrier = 1;
4673     let isTerminator = 1;
4674     let isReturn = 1;
4675   }
4676
4677   def DRPS : A64I_BregImpl<0b0101, (outs), (ins), "drps", []> {
4678     let Rn = 0b11111;
4679     let isBarrier = 1;
4680   }
4681 }
4682
4683 def RETAlias : InstAlias<"ret", (RETx X30)>;
4684
4685
4686 //===----------------------------------------------------------------------===//
4687 // Address generation patterns
4688 //===----------------------------------------------------------------------===//
4689
4690 // Primary method of address generation for the small/absolute memory model is
4691 // an ADRP/ADR pair:
4692 //     ADRP x0, some_variable
4693 //     ADD x0, x0, #:lo12:some_variable
4694 //
4695 // The load/store elision of the ADD is accomplished when selecting
4696 // addressing-modes. This just mops up the cases where that doesn't work and we
4697 // really need an address in some register.
4698
4699 // This wrapper applies a LO12 modifier to the address. Otherwise we could just
4700 // use the same address.
4701
4702 class ADRP_ADD<SDNode Wrapper, SDNode addrop>
4703  : Pat<(Wrapper addrop:$Hi, addrop:$Lo12, (i32 imm)),
4704        (ADDxxi_lsl0_s (ADRPxi addrop:$Hi), addrop:$Lo12)>;
4705
4706 def : ADRP_ADD<A64WrapperSmall, tblockaddress>;
4707 def : ADRP_ADD<A64WrapperSmall, texternalsym>;
4708 def : ADRP_ADD<A64WrapperSmall, tglobaladdr>;
4709 def : ADRP_ADD<A64WrapperSmall, tglobaltlsaddr>;
4710 def : ADRP_ADD<A64WrapperSmall, tjumptable>;
4711 def : ADRP_ADD<A64WrapperSmall, tconstpool>;
4712
4713 //===----------------------------------------------------------------------===//
4714 // GOT access patterns
4715 //===----------------------------------------------------------------------===//
4716
4717 class GOTLoadSmall<SDNode addrfrag>
4718   : Pat<(A64GOTLoad (A64WrapperSmall addrfrag:$Hi, addrfrag:$Lo12, 8)),
4719         (LS64_LDR (ADRPxi addrfrag:$Hi), addrfrag:$Lo12)>;
4720
4721 def : GOTLoadSmall<texternalsym>;
4722 def : GOTLoadSmall<tglobaladdr>;
4723 def : GOTLoadSmall<tglobaltlsaddr>;
4724
4725 //===----------------------------------------------------------------------===//
4726 // Tail call handling
4727 //===----------------------------------------------------------------------===//
4728
4729 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [XSP] in {
4730   def TC_RETURNdi
4731     : PseudoInst<(outs), (ins i64imm:$dst, i32imm:$FPDiff),
4732                  [(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff))]>;
4733
4734   def TC_RETURNxi
4735     : PseudoInst<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff),
4736                  [(AArch64tcret i64:$dst, (i32 timm:$FPDiff))]>;
4737 }
4738
4739 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1,
4740     Uses = [XSP] in {
4741   def TAIL_Bimm : A64PseudoExpand<(outs), (ins bimm_target:$Label), [],
4742                                   (Bimm bimm_target:$Label)>;
4743
4744   def TAIL_BRx : A64PseudoExpand<(outs), (ins tcGPR64:$Rd), [],
4745                                  (BRx GPR64:$Rd)>;
4746 }
4747
4748
4749 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
4750           (TC_RETURNdi texternalsym:$dst, imm:$FPDiff)>;
4751
4752 //===----------------------------------------------------------------------===//
4753 // Thread local storage
4754 //===----------------------------------------------------------------------===//
4755
4756 // This is a pseudo-instruction representing the ".tlsdesccall" directive in
4757 // assembly. Its effect is to insert an R_AARCH64_TLSDESC_CALL relocation at the
4758 // current location. It should always be immediately followed by a BLR
4759 // instruction, and is intended solely for relaxation by the linker.
4760
4761 def : Pat<(A64threadpointer), (MRSxi 0xde82)>;
4762
4763 def TLSDESCCALL : PseudoInst<(outs), (ins i64imm:$Lbl), []> {
4764   let hasSideEffects = 1;
4765 }
4766
4767 def TLSDESC_BLRx : PseudoInst<(outs), (ins GPR64:$Rn, i64imm:$Var),
4768                             [(A64tlsdesc_blr i64:$Rn, tglobaltlsaddr:$Var)]> {
4769   let isCall = 1;
4770   let Defs = [X30];
4771 }
4772
4773 def : Pat<(A64tlsdesc_blr i64:$Rn, texternalsym:$Var),
4774           (TLSDESC_BLRx $Rn, texternalsym:$Var)>;
4775
4776 //===----------------------------------------------------------------------===//
4777 // Bitfield patterns
4778 //===----------------------------------------------------------------------===//
4779
4780 def bfi32_lsb_to_immr : SDNodeXForm<imm, [{
4781   return CurDAG->getTargetConstant((32 - N->getZExtValue()) % 32, MVT::i64);
4782 }]>;
4783
4784 def bfi64_lsb_to_immr : SDNodeXForm<imm, [{
4785   return CurDAG->getTargetConstant((64 - N->getZExtValue()) % 64, MVT::i64);
4786 }]>;
4787
4788 def bfi_width_to_imms : SDNodeXForm<imm, [{
4789   return CurDAG->getTargetConstant(N->getZExtValue() - 1, MVT::i64);
4790 }]>;
4791
4792
4793 // The simpler patterns deal with cases where no AND mask is actually needed
4794 // (either all bits are used or the low 32 bits are used).
4795 let AddedComplexity = 10 in {
4796
4797 def : Pat<(A64Bfi i64:$src, i64:$Rn, imm:$ImmR, imm:$ImmS),
4798            (BFIxxii $src, $Rn,
4799                     (bfi64_lsb_to_immr (i64 imm:$ImmR)),
4800                     (bfi_width_to_imms (i64 imm:$ImmS)))>;
4801
4802 def : Pat<(A64Bfi i32:$src, i32:$Rn, imm:$ImmR, imm:$ImmS),
4803           (BFIwwii $src, $Rn,
4804                    (bfi32_lsb_to_immr (i64 imm:$ImmR)),
4805                    (bfi_width_to_imms (i64 imm:$ImmS)))>;
4806
4807
4808 def : Pat<(and (A64Bfi i64:$src, i64:$Rn, imm:$ImmR, imm:$ImmS),
4809                (i64 4294967295)),
4810           (SUBREG_TO_REG (i64 0),
4811                          (BFIwwii (EXTRACT_SUBREG $src, sub_32),
4812                                   (EXTRACT_SUBREG $Rn, sub_32),
4813                                   (bfi32_lsb_to_immr (i64 imm:$ImmR)),
4814                                   (bfi_width_to_imms (i64 imm:$ImmS))),
4815                          sub_32)>;
4816
4817 }
4818
4819 //===----------------------------------------------------------------------===//
4820 // Miscellaneous patterns
4821 //===----------------------------------------------------------------------===//
4822
4823 // Truncation from 64 to 32-bits just involves renaming your register.
4824 def : Pat<(i32 (trunc i64:$val)), (EXTRACT_SUBREG $val, sub_32)>;
4825
4826 // Similarly, extension where we don't care about the high bits is
4827 // just a rename.
4828 def : Pat<(i64 (anyext i32:$val)),
4829           (INSERT_SUBREG (IMPLICIT_DEF), $val, sub_32)>;
4830
4831 // SELECT instructions providing f128 types need to be handled by a
4832 // pseudo-instruction since the eventual code will need to introduce basic
4833 // blocks and control flow.
4834 def F128CSEL : PseudoInst<(outs FPR128:$Rd),
4835                          (ins FPR128:$Rn, FPR128:$Rm, cond_code_op:$Cond),
4836                          [(set f128:$Rd, (simple_select f128:$Rn, f128:$Rm))]> {
4837   let Uses = [NZCV];
4838   let usesCustomInserter = 1;
4839 }
4840
4841 //===----------------------------------------------------------------------===//
4842 // Load/store patterns
4843 //===----------------------------------------------------------------------===//
4844
4845 // There are lots of patterns here, because we need to allow at least three
4846 // parameters to vary independently.
4847 //   1. Instruction: "ldrb w9, [sp]", "ldrh w9, [sp]", ...
4848 //   2. LLVM source: zextloadi8, anyextloadi8, ...
4849 //   3. Address-generation: A64Wrapper, (add BASE, OFFSET), ...
4850 //
4851 // The biggest problem turns out to be the address-generation variable. At the
4852 // point of instantiation we need to produce two DAGs, one for the pattern and
4853 // one for the instruction. Doing this at the lowest level of classes doesn't
4854 // work.
4855 //
4856 // Consider the simple uimm12 addressing mode, and the desire to match both (add
4857 // GPR64xsp:$Rn, uimm12:$Offset) and GPR64xsp:$Rn, particularly on the
4858 // instruction side. We'd need to insert either "GPR64xsp" and "uimm12" or
4859 // "GPR64xsp" and "0" into an unknown dag. !subst is not capable of this
4860 // operation, and PatFrags are for selection not output.
4861 //
4862 // As a result, the address-generation patterns are the final
4863 // instantiations. However, we do still need to vary the operand for the address
4864 // further down (At the point we're deciding A64WrapperSmall, we don't know
4865 // the memory width of the operation).
4866
4867 //===------------------------------
4868 // 1. Basic infrastructural defs
4869 //===------------------------------
4870
4871 // First, some simple classes for !foreach and !subst to use:
4872 class Decls {
4873   dag pattern;
4874 }
4875
4876 def decls : Decls;
4877 def ALIGN;
4878 def INST;
4879 def OFFSET;
4880 def SHIFT;
4881
4882 // You can't use !subst on an actual immediate, but you *can* use it on an
4883 // operand record that happens to match a single immediate. So we do.
4884 def imm_eq0 : ImmLeaf<i64, [{ return Imm == 0; }]>;
4885 def imm_eq1 : ImmLeaf<i64, [{ return Imm == 1; }]>;
4886 def imm_eq2 : ImmLeaf<i64, [{ return Imm == 2; }]>;
4887 def imm_eq3 : ImmLeaf<i64, [{ return Imm == 3; }]>;
4888 def imm_eq4 : ImmLeaf<i64, [{ return Imm == 4; }]>;
4889
4890 // If the low bits of a pointer are known to be 0 then an "or" is just as good
4891 // as addition for computing an offset. This fragment forwards that check for
4892 // TableGen's use.
4893 def add_like_or : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),
4894 [{
4895   return CurDAG->isBaseWithConstantOffset(SDValue(N, 0));
4896 }]>;
4897
4898 // Load/store (unsigned immediate) operations with relocations against global
4899 // symbols (for lo12) are only valid if those symbols have correct alignment
4900 // (since the immediate offset is divided by the access scale, it can't have a
4901 // remainder).
4902 //
4903 // The guaranteed alignment is provided as part of the WrapperSmall
4904 // operation, and checked against one of these.
4905 def any_align   : ImmLeaf<i32, [{ (void)Imm; return true; }]>;
4906 def min_align2  : ImmLeaf<i32, [{ return Imm >= 2; }]>;
4907 def min_align4  : ImmLeaf<i32, [{ return Imm >= 4; }]>;
4908 def min_align8  : ImmLeaf<i32, [{ return Imm >= 8; }]>;
4909 def min_align16 : ImmLeaf<i32, [{ return Imm >= 16; }]>;
4910
4911 // "Normal" load/store instructions can be used on atomic operations, provided
4912 // the ordering parameter is at most "monotonic". Anything above that needs
4913 // special handling with acquire/release instructions.
4914 class simple_load<PatFrag base>
4915   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4916   return cast<AtomicSDNode>(N)->getOrdering() <= Monotonic;
4917 }]>;
4918
4919 def atomic_load_simple_i8  : simple_load<atomic_load_8>;
4920 def atomic_load_simple_i16 : simple_load<atomic_load_16>;
4921 def atomic_load_simple_i32 : simple_load<atomic_load_32>;
4922 def atomic_load_simple_i64 : simple_load<atomic_load_64>;
4923
4924 class simple_store<PatFrag base>
4925   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4926   return cast<AtomicSDNode>(N)->getOrdering() <= Monotonic;
4927 }]>;
4928
4929 def atomic_store_simple_i8  : simple_store<atomic_store_8>;
4930 def atomic_store_simple_i16 : simple_store<atomic_store_16>;
4931 def atomic_store_simple_i32 : simple_store<atomic_store_32>;
4932 def atomic_store_simple_i64 : simple_store<atomic_store_64>;
4933
4934 //===------------------------------
4935 // 2. UImm12 and SImm9
4936 //===------------------------------
4937
4938 // These instructions have two operands providing the address so they can be
4939 // treated similarly for most purposes.
4940
4941 //===------------------------------
4942 // 2.1 Base patterns covering extend/truncate semantics
4943 //===------------------------------
4944
4945 // Atomic patterns can be shared between integer operations of all sizes, a
4946 // quick multiclass here allows reuse.
4947 multiclass ls_atomic_pats<Instruction LOAD, Instruction STORE, dag Base,
4948                           dag Offset, dag address, ValueType transty,
4949                           ValueType sty> {
4950   def : Pat<(!cast<PatFrag>("atomic_load_simple_" # sty) address),
4951             (LOAD Base, Offset)>;
4952
4953   def : Pat<(!cast<PatFrag>("atomic_store_simple_" # sty) address, transty:$Rt),
4954             (STORE $Rt, Base, Offset)>;
4955 }
4956
4957 // Instructions accessing a memory chunk smaller than a register (or, in a
4958 // pinch, the same size) have a characteristic set of patterns they want to
4959 // match: extending loads and truncating stores. This class deals with the
4960 // sign-neutral version of those patterns.
4961 //
4962 // It will be instantiated across multiple addressing-modes.
4963 multiclass ls_small_pats<Instruction LOAD, Instruction STORE,
4964                          dag Base, dag Offset,
4965                          dag address, ValueType sty>
4966   : ls_atomic_pats<LOAD, STORE, Base, Offset, address, i32, sty> {
4967   def : Pat<(!cast<SDNode>(zextload # sty) address), (LOAD Base, Offset)>;
4968
4969   def : Pat<(!cast<SDNode>(extload # sty) address), (LOAD Base, Offset)>;
4970
4971   // For zero-extension to 64-bits we have to tell LLVM that the whole 64-bit
4972   // register was actually set.
4973   def : Pat<(i64 (!cast<SDNode>(zextload # sty) address)),
4974             (SUBREG_TO_REG (i64 0), (LOAD Base, Offset), sub_32)>;
4975
4976   def : Pat<(i64 (!cast<SDNode>(extload # sty) address)),
4977             (SUBREG_TO_REG (i64 0), (LOAD Base, Offset), sub_32)>;
4978
4979   def : Pat<(!cast<SDNode>(truncstore # sty) i32:$Rt, address),
4980             (STORE $Rt, Base, Offset)>;
4981
4982   // For truncating store from 64-bits, we have to manually tell LLVM to
4983   // ignore the high bits of the x register.
4984   def : Pat<(!cast<SDNode>(truncstore # sty) i64:$Rt, address),
4985             (STORE (EXTRACT_SUBREG $Rt, sub_32), Base, Offset)>;
4986 }
4987
4988 // Next come patterns for sign-extending loads.
4989 multiclass load_signed_pats<string T, string U, dag Base, dag Offset,
4990                             dag address, ValueType sty> {
4991   def : Pat<(i32 (!cast<SDNode>("sextload" # sty) address)),
4992             (!cast<Instruction>("LDRS" # T # "w" # U) Base, Offset)>;
4993
4994   def : Pat<(i64 (!cast<SDNode>("sextload" # sty) address)),
4995             (!cast<Instruction>("LDRS" # T # "x" # U) Base, Offset)>;
4996
4997 }
4998
4999 // and finally "natural-width" loads and stores come next.
5000 multiclass ls_neutral_pats<Instruction LOAD, Instruction STORE, dag Base,
5001                            dag Offset, dag address, ValueType sty> {
5002   def : Pat<(sty (load address)), (LOAD Base, Offset)>;
5003   def : Pat<(store sty:$Rt, address), (STORE $Rt, Base, Offset)>;
5004 }
5005
5006 // Integer operations also get atomic instructions to select for.
5007 multiclass ls_int_neutral_pats<Instruction LOAD, Instruction STORE, dag Base,
5008                            dag Offset, dag address, ValueType sty>
5009   : ls_neutral_pats<LOAD, STORE, Base, Offset, address, sty>,
5010     ls_atomic_pats<LOAD, STORE, Base, Offset, address, sty, sty>;
5011
5012 //===------------------------------
5013 // 2.2. Addressing-mode instantiations
5014 //===------------------------------
5015
5016 multiclass uimm12_pats<dag address, dag Base, dag Offset> {
5017   defm : ls_small_pats<LS8_LDR, LS8_STR, Base,
5018                        !foreach(decls.pattern, Offset,
5019                                 !subst(OFFSET, byte_uimm12, decls.pattern)),
5020                        !foreach(decls.pattern, address,
5021                                 !subst(OFFSET, byte_uimm12,
5022                                 !subst(ALIGN, any_align, decls.pattern))),
5023                        i8>;
5024   defm : ls_small_pats<LS16_LDR, LS16_STR, Base,
5025                        !foreach(decls.pattern, Offset,
5026                                 !subst(OFFSET, hword_uimm12, decls.pattern)),
5027                        !foreach(decls.pattern, address,
5028                                 !subst(OFFSET, hword_uimm12,
5029                                 !subst(ALIGN, min_align2, decls.pattern))),
5030                        i16>;
5031   defm : ls_small_pats<LS32_LDR, LS32_STR, Base,
5032                        !foreach(decls.pattern, Offset,
5033                                 !subst(OFFSET, word_uimm12, decls.pattern)),
5034                        !foreach(decls.pattern, address,
5035                                 !subst(OFFSET, word_uimm12,
5036                                 !subst(ALIGN, min_align4, decls.pattern))),
5037                        i32>;
5038
5039   defm : ls_int_neutral_pats<LS32_LDR, LS32_STR, Base,
5040                           !foreach(decls.pattern, Offset,
5041                                    !subst(OFFSET, word_uimm12, decls.pattern)),
5042                           !foreach(decls.pattern, address,
5043                                    !subst(OFFSET, word_uimm12,
5044                                    !subst(ALIGN, min_align4, decls.pattern))),
5045                           i32>;
5046
5047   defm : ls_int_neutral_pats<LS64_LDR, LS64_STR, Base,
5048                           !foreach(decls.pattern, Offset,
5049                                    !subst(OFFSET, dword_uimm12, decls.pattern)),
5050                           !foreach(decls.pattern, address,
5051                                    !subst(OFFSET, dword_uimm12,
5052                                    !subst(ALIGN, min_align8, decls.pattern))),
5053                           i64>;
5054
5055   defm : ls_neutral_pats<LSFP16_LDR, LSFP16_STR, Base,
5056                           !foreach(decls.pattern, Offset,
5057                                    !subst(OFFSET, hword_uimm12, decls.pattern)),
5058                           !foreach(decls.pattern, address,
5059                                    !subst(OFFSET, hword_uimm12,
5060                                    !subst(ALIGN, min_align2, decls.pattern))),
5061                           f16>;
5062
5063   defm : ls_neutral_pats<LSFP32_LDR, LSFP32_STR, Base,
5064                           !foreach(decls.pattern, Offset,
5065                                    !subst(OFFSET, word_uimm12, decls.pattern)),
5066                           !foreach(decls.pattern, address,
5067                                    !subst(OFFSET, word_uimm12,
5068                                    !subst(ALIGN, min_align4, decls.pattern))),
5069                           f32>;
5070
5071   defm : ls_neutral_pats<LSFP64_LDR, LSFP64_STR, Base,
5072                           !foreach(decls.pattern, Offset,
5073                                    !subst(OFFSET, dword_uimm12, decls.pattern)),
5074                           !foreach(decls.pattern, address,
5075                                    !subst(OFFSET, dword_uimm12,
5076                                    !subst(ALIGN, min_align8, decls.pattern))),
5077                           f64>;
5078
5079   defm : ls_neutral_pats<LSFP128_LDR, LSFP128_STR, Base,
5080                           !foreach(decls.pattern, Offset,
5081                                    !subst(OFFSET, qword_uimm12, decls.pattern)),
5082                           !foreach(decls.pattern, address,
5083                                    !subst(OFFSET, qword_uimm12,
5084                                    !subst(ALIGN, min_align16, decls.pattern))),
5085                           f128>;
5086
5087   defm : load_signed_pats<"B", "", Base,
5088                           !foreach(decls.pattern, Offset,
5089                                    !subst(OFFSET, byte_uimm12, decls.pattern)),
5090                           !foreach(decls.pattern, address,
5091                                    !subst(OFFSET, byte_uimm12,
5092                                    !subst(ALIGN, any_align, decls.pattern))),
5093                           i8>;
5094
5095   defm : load_signed_pats<"H", "", Base,
5096                           !foreach(decls.pattern, Offset,
5097                                    !subst(OFFSET, hword_uimm12, decls.pattern)),
5098                           !foreach(decls.pattern, address,
5099                                    !subst(OFFSET, hword_uimm12,
5100                                    !subst(ALIGN, min_align2, decls.pattern))),
5101                           i16>;
5102
5103   def : Pat<(sextloadi32 !foreach(decls.pattern, address,
5104                                   !subst(OFFSET, word_uimm12,
5105                                   !subst(ALIGN, min_align4, decls.pattern)))),
5106             (LDRSWx Base, !foreach(decls.pattern, Offset,
5107                                   !subst(OFFSET, word_uimm12, decls.pattern)))>;
5108 }
5109
5110 // Straightforward patterns of last resort: a pointer with or without an
5111 // appropriate offset.
5112 defm : uimm12_pats<(i64 i64:$Rn), (i64 i64:$Rn), (i64 0)>;
5113 defm : uimm12_pats<(add i64:$Rn, OFFSET:$UImm12),
5114                    (i64 i64:$Rn), (i64 OFFSET:$UImm12)>;
5115
5116 // The offset could be hidden behind an "or", of course:
5117 defm : uimm12_pats<(add_like_or i64:$Rn, OFFSET:$UImm12),
5118                    (i64 i64:$Rn), (i64 OFFSET:$UImm12)>;
5119
5120 // Global addresses under the small-absolute model should use these
5121 // instructions. There are ELF relocations specifically for it.
5122 defm : uimm12_pats<(A64WrapperSmall tglobaladdr:$Hi, tglobaladdr:$Lo12, ALIGN),
5123                    (ADRPxi tglobaladdr:$Hi), (i64 tglobaladdr:$Lo12)>;
5124
5125 defm : uimm12_pats<(A64WrapperSmall tglobaltlsaddr:$Hi, tglobaltlsaddr:$Lo12,
5126                                     ALIGN),
5127                    (ADRPxi tglobaltlsaddr:$Hi), (i64 tglobaltlsaddr:$Lo12)>;
5128
5129 // External symbols that make it this far should also get standard relocations.
5130 defm : uimm12_pats<(A64WrapperSmall texternalsym:$Hi, texternalsym:$Lo12,
5131                                     ALIGN),
5132                    (ADRPxi texternalsym:$Hi), (i64 texternalsym:$Lo12)>;
5133
5134 defm : uimm12_pats<(A64WrapperSmall tconstpool:$Hi, tconstpool:$Lo12, ALIGN),
5135                    (ADRPxi tconstpool:$Hi), (i64 tconstpool:$Lo12)>;
5136
5137 // We also want to use uimm12 instructions for local variables at the moment.
5138 def tframeindex_XFORM : SDNodeXForm<frameindex, [{
5139   int FI = cast<FrameIndexSDNode>(N)->getIndex();
5140   return CurDAG->getTargetFrameIndex(FI, MVT::i64);
5141 }]>;
5142
5143 defm : uimm12_pats<(i64 frameindex:$Rn),
5144                    (tframeindex_XFORM tframeindex:$Rn), (i64 0)>;
5145
5146 // These can be much simpler than uimm12 because we don't to change the operand
5147 // type (e.g. LDURB and LDURH take the same operands).
5148 multiclass simm9_pats<dag address, dag Base, dag Offset> {
5149   defm : ls_small_pats<LS8_LDUR, LS8_STUR, Base, Offset, address, i8>;
5150   defm : ls_small_pats<LS16_LDUR, LS16_STUR, Base, Offset, address, i16>;
5151
5152   defm : ls_int_neutral_pats<LS32_LDUR, LS32_STUR, Base, Offset, address, i32>;
5153   defm : ls_int_neutral_pats<LS64_LDUR, LS64_STUR, Base, Offset, address, i64>;
5154
5155   defm : ls_neutral_pats<LSFP16_LDUR, LSFP16_STUR, Base, Offset, address, f16>;
5156   defm : ls_neutral_pats<LSFP32_LDUR, LSFP32_STUR, Base, Offset, address, f32>;
5157   defm : ls_neutral_pats<LSFP64_LDUR, LSFP64_STUR, Base, Offset, address, f64>;
5158   defm : ls_neutral_pats<LSFP128_LDUR, LSFP128_STUR, Base, Offset, address,
5159                          f128>;
5160
5161   def : Pat<(i64 (zextloadi32 address)),
5162             (SUBREG_TO_REG (i64 0), (LS32_LDUR Base, Offset), sub_32)>;
5163
5164   def : Pat<(truncstorei32 i64:$Rt, address),
5165             (LS32_STUR (EXTRACT_SUBREG $Rt, sub_32), Base, Offset)>;
5166
5167   defm : load_signed_pats<"B", "_U", Base, Offset, address, i8>;
5168   defm : load_signed_pats<"H", "_U", Base, Offset, address, i16>;
5169   def : Pat<(sextloadi32 address), (LDURSWx Base, Offset)>;
5170 }
5171
5172 defm : simm9_pats<(add i64:$Rn, simm9:$SImm9),
5173                   (i64 $Rn), (SDXF_simm9 simm9:$SImm9)>;
5174
5175 defm : simm9_pats<(add_like_or i64:$Rn, simm9:$SImm9),
5176                   (i64 $Rn), (SDXF_simm9 simm9:$SImm9)>;
5177
5178
5179 //===------------------------------
5180 // 3. Register offset patterns
5181 //===------------------------------
5182
5183 // Atomic patterns can be shared between integer operations of all sizes, a
5184 // quick multiclass here allows reuse.
5185 multiclass ro_atomic_pats<Instruction LOAD, Instruction STORE, dag Base,
5186                           dag Offset, dag Extend, dag address,
5187                           ValueType transty, ValueType sty> {
5188   def : Pat<(!cast<PatFrag>("atomic_load_simple_" # sty) address),
5189             (LOAD Base, Offset, Extend)>;
5190
5191   def : Pat<(!cast<PatFrag>("atomic_store_simple_" # sty) address, transty:$Rt),
5192             (STORE $Rt, Base, Offset, Extend)>;
5193 }
5194
5195 // The register offset instructions take three operands giving the instruction,
5196 // and have an annoying split between instructions where Rm is 32-bit and
5197 // 64-bit. So we need a special hierarchy to describe them. Other than that the
5198 // same operations should be supported as for simm9 and uimm12 addressing.
5199
5200 multiclass ro_small_pats<Instruction LOAD, Instruction STORE,
5201                          dag Base, dag Offset, dag Extend,
5202                          dag address, ValueType sty>
5203   : ro_atomic_pats<LOAD, STORE, Base, Offset, Extend, address, i32, sty> {
5204   def : Pat<(!cast<SDNode>(zextload # sty) address),
5205             (LOAD Base, Offset, Extend)>;
5206
5207   def : Pat<(!cast<SDNode>(extload # sty) address),
5208             (LOAD Base, Offset, Extend)>;
5209
5210   // For zero-extension to 64-bits we have to tell LLVM that the whole 64-bit
5211   // register was actually set.
5212   def : Pat<(i64 (!cast<SDNode>(zextload # sty) address)),
5213             (SUBREG_TO_REG (i64 0), (LOAD Base, Offset, Extend), sub_32)>;
5214
5215   def : Pat<(i64 (!cast<SDNode>(extload # sty) address)),
5216             (SUBREG_TO_REG (i64 0), (LOAD Base, Offset, Extend), sub_32)>;
5217
5218   def : Pat<(!cast<SDNode>(truncstore # sty) i32:$Rt, address),
5219             (STORE $Rt, Base, Offset, Extend)>;
5220
5221   // For truncating store from 64-bits, we have to manually tell LLVM to
5222   // ignore the high bits of the x register.
5223   def : Pat<(!cast<SDNode>(truncstore # sty) i64:$Rt, address),
5224             (STORE (EXTRACT_SUBREG $Rt, sub_32), Base, Offset, Extend)>;
5225
5226 }
5227
5228 // Next come patterns for sign-extending loads.
5229 multiclass ro_signed_pats<string T, string Rm, dag Base, dag Offset, dag Extend,
5230                           dag address, ValueType sty> {
5231   def : Pat<(i32 (!cast<SDNode>("sextload" # sty) address)),
5232             (!cast<Instruction>("LDRS" # T # "w_" # Rm # "_RegOffset")
5233               Base, Offset, Extend)>;
5234
5235   def : Pat<(i64 (!cast<SDNode>("sextload" # sty) address)),
5236             (!cast<Instruction>("LDRS" # T # "x_" # Rm # "_RegOffset")
5237               Base, Offset, Extend)>;
5238 }
5239
5240 // and finally "natural-width" loads and stores come next.
5241 multiclass ro_neutral_pats<Instruction LOAD, Instruction STORE,
5242                            dag Base, dag Offset, dag Extend, dag address,
5243                            ValueType sty> {
5244   def : Pat<(sty (load address)), (LOAD Base, Offset, Extend)>;
5245   def : Pat<(store sty:$Rt, address),
5246             (STORE $Rt, Base, Offset, Extend)>;
5247 }
5248
5249 multiclass ro_int_neutral_pats<Instruction LOAD, Instruction STORE,
5250                                dag Base, dag Offset, dag Extend, dag address,
5251                                ValueType sty>
5252   : ro_neutral_pats<LOAD, STORE, Base, Offset, Extend, address, sty>,
5253     ro_atomic_pats<LOAD, STORE, Base, Offset, Extend, address, sty, sty>;
5254
5255 multiclass regoff_pats<string Rm, dag address, dag Base, dag Offset,
5256                        dag Extend> {
5257   defm : ro_small_pats<!cast<Instruction>("LS8_" # Rm # "_RegOffset_LDR"),
5258                        !cast<Instruction>("LS8_" # Rm # "_RegOffset_STR"),
5259                        Base, Offset, Extend,
5260                        !foreach(decls.pattern, address,
5261                                 !subst(SHIFT, imm_eq0, decls.pattern)),
5262                        i8>;
5263   defm : ro_small_pats<!cast<Instruction>("LS16_" # Rm # "_RegOffset_LDR"),
5264                        !cast<Instruction>("LS16_" # Rm # "_RegOffset_STR"),
5265                        Base, Offset, Extend,
5266                        !foreach(decls.pattern, address,
5267                                 !subst(SHIFT, imm_eq1, decls.pattern)),
5268                        i16>;
5269   defm : ro_small_pats<!cast<Instruction>("LS32_" # Rm # "_RegOffset_LDR"),
5270                        !cast<Instruction>("LS32_" # Rm # "_RegOffset_STR"),
5271                        Base, Offset, Extend,
5272                        !foreach(decls.pattern, address,
5273                                 !subst(SHIFT, imm_eq2, decls.pattern)),
5274                        i32>;
5275
5276   defm : ro_int_neutral_pats<
5277                             !cast<Instruction>("LS32_" # Rm # "_RegOffset_LDR"),
5278                             !cast<Instruction>("LS32_" # Rm # "_RegOffset_STR"),
5279                             Base, Offset, Extend,
5280                             !foreach(decls.pattern, address,
5281                                      !subst(SHIFT, imm_eq2, decls.pattern)),
5282                             i32>;
5283
5284   defm : ro_int_neutral_pats<
5285                             !cast<Instruction>("LS64_" # Rm # "_RegOffset_LDR"),
5286                             !cast<Instruction>("LS64_" # Rm # "_RegOffset_STR"),
5287                             Base, Offset, Extend,
5288                             !foreach(decls.pattern, address,
5289                                      !subst(SHIFT, imm_eq3, decls.pattern)),
5290                             i64>;
5291
5292   defm : ro_neutral_pats<!cast<Instruction>("LSFP16_" # Rm # "_RegOffset_LDR"),
5293                          !cast<Instruction>("LSFP16_" # Rm # "_RegOffset_STR"),
5294                          Base, Offset, Extend,
5295                          !foreach(decls.pattern, address,
5296                                   !subst(SHIFT, imm_eq1, decls.pattern)),
5297                          f16>;
5298
5299   defm : ro_neutral_pats<!cast<Instruction>("LSFP32_" # Rm # "_RegOffset_LDR"),
5300                          !cast<Instruction>("LSFP32_" # Rm # "_RegOffset_STR"),
5301                          Base, Offset, Extend,
5302                          !foreach(decls.pattern, address,
5303                                   !subst(SHIFT, imm_eq2, decls.pattern)),
5304                          f32>;
5305
5306   defm : ro_neutral_pats<!cast<Instruction>("LSFP64_" # Rm # "_RegOffset_LDR"),
5307                          !cast<Instruction>("LSFP64_" # Rm # "_RegOffset_STR"),
5308                          Base, Offset, Extend,
5309                          !foreach(decls.pattern, address,
5310                                   !subst(SHIFT, imm_eq3, decls.pattern)),
5311                          f64>;
5312
5313   defm : ro_neutral_pats<!cast<Instruction>("LSFP128_" # Rm # "_RegOffset_LDR"),
5314                          !cast<Instruction>("LSFP128_" # Rm # "_RegOffset_STR"),
5315                          Base, Offset, Extend,
5316                          !foreach(decls.pattern, address,
5317                                   !subst(SHIFT, imm_eq4, decls.pattern)),
5318                          f128>;
5319
5320   defm : ro_signed_pats<"B", Rm, Base, Offset, Extend,
5321                         !foreach(decls.pattern, address,
5322                                  !subst(SHIFT, imm_eq0, decls.pattern)),
5323                         i8>;
5324
5325   defm : ro_signed_pats<"H", Rm, Base, Offset, Extend,
5326                         !foreach(decls.pattern, address,
5327                                  !subst(SHIFT, imm_eq1, decls.pattern)),
5328                         i16>;
5329
5330   def : Pat<(sextloadi32 !foreach(decls.pattern, address,
5331                                   !subst(SHIFT, imm_eq2, decls.pattern))),
5332             (!cast<Instruction>("LDRSWx_" # Rm # "_RegOffset")
5333               Base, Offset, Extend)>;
5334 }
5335
5336
5337 // Finally we're in a position to tell LLVM exactly what addresses are reachable
5338 // using register-offset instructions. Essentially a base plus a possibly
5339 // extended, possibly shifted (by access size) offset.
5340
5341 defm : regoff_pats<"Wm", (add i64:$Rn, (sext i32:$Rm)),
5342                    (i64 i64:$Rn), (i32 i32:$Rm), (i64 6)>;
5343
5344 defm : regoff_pats<"Wm", (add i64:$Rn, (shl (sext i32:$Rm), SHIFT)),
5345                    (i64 i64:$Rn), (i32 i32:$Rm), (i64 7)>;
5346
5347 defm : regoff_pats<"Wm", (add i64:$Rn, (zext i32:$Rm)),
5348                    (i64 i64:$Rn), (i32 i32:$Rm), (i64 2)>;
5349
5350 defm : regoff_pats<"Wm", (add i64:$Rn, (shl (zext i32:$Rm), SHIFT)),
5351                    (i64 i64:$Rn), (i32 i32:$Rm), (i64 3)>;
5352
5353 defm : regoff_pats<"Xm", (add i64:$Rn, i64:$Rm),
5354                    (i64 i64:$Rn), (i64 i64:$Rm), (i64 2)>;
5355
5356 defm : regoff_pats<"Xm", (add i64:$Rn, (shl i64:$Rm, SHIFT)),
5357                    (i64 i64:$Rn), (i64 i64:$Rm), (i64 3)>;
5358
5359 //===----------------------------------------------------------------------===//
5360 // Advanced SIMD (NEON) Support
5361 //
5362
5363 include "AArch64InstrNEON.td"