lib/CodeGen/TargetInstrInfoImpl.cpp

   1 //===-- TargetInstrInfoImpl.cpp - Target Instruction Information ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the TargetInstrInfoImpl class, it just provides default
  11 // implementations of various methods.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "llvm/Target/TargetInstrInfo.h"
  16 #include "llvm/Target/TargetMachine.h"
  17 #include "llvm/Target/TargetRegisterInfo.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineInstr.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/PseudoSourceValue.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/raw_ostream.h"
  27 using namespace llvm;
  28
  29 // commuteInstruction - The default implementation of this method just exchanges
  30 // the two operands returned by findCommutedOpIndices.
  31 MachineInstr *TargetInstrInfoImpl::commuteInstruction(MachineInstr *MI,
  32                                                       bool NewMI) const {
  33   const TargetInstrDesc &TID = MI->getDesc();
  34   bool HasDef = TID.getNumDefs();
  35   if (HasDef && !MI->getOperand(0).isReg())
  36     // No idea how to commute this instruction. Target should implement its own.
  37     return 0;
  38   unsigned Idx1, Idx2;
  39   if (!findCommutedOpIndices(MI, Idx1, Idx2)) {
  40     std::string msg;
  41     raw_string_ostream Msg(msg);
  42     Msg << "Don't know how to commute: " << *MI;
  43     report_fatal_error(Msg.str());
  44   }
  45
  46   assert(MI->getOperand(Idx1).isReg() && MI->getOperand(Idx2).isReg() &&
  47          "This only knows how to commute register operands so far");
  48   unsigned Reg1 = MI->getOperand(Idx1).getReg();
  49   unsigned Reg2 = MI->getOperand(Idx2).getReg();
  50   bool Reg1IsKill = MI->getOperand(Idx1).isKill();
  51   bool Reg2IsKill = MI->getOperand(Idx2).isKill();
  52   bool ChangeReg0 = false;
  53   if (HasDef && MI->getOperand(0).getReg() == Reg1) {
  54     // Must be two address instruction!
  55     assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
  56            "Expecting a two-address instruction!");
  57     Reg2IsKill = false;
  58     ChangeReg0 = true;
  59   }
  60
  61   if (NewMI) {
  62     // Create a new instruction.
  63     unsigned Reg0 = HasDef
  64       ? (ChangeReg0 ? Reg2 : MI->getOperand(0).getReg()) : 0;
  65     bool Reg0IsDead = HasDef ? MI->getOperand(0).isDead() : false;
  66     MachineFunction &MF = *MI->getParent()->getParent();
  67     if (HasDef)
  68       return BuildMI(MF, MI->getDebugLoc(), MI->getDesc())
  69         .addReg(Reg0, RegState::Define | getDeadRegState(Reg0IsDead))
  70         .addReg(Reg2, getKillRegState(Reg2IsKill))
  71         .addReg(Reg1, getKillRegState(Reg2IsKill));
  72     else
  73       return BuildMI(MF, MI->getDebugLoc(), MI->getDesc())
  74         .addReg(Reg2, getKillRegState(Reg2IsKill))
  75         .addReg(Reg1, getKillRegState(Reg2IsKill));
  76   }
  77
  78   if (ChangeReg0)
  79     MI->getOperand(0).setReg(Reg2);
  80   MI->getOperand(Idx2).setReg(Reg1);
  81   MI->getOperand(Idx1).setReg(Reg2);
  82   MI->getOperand(Idx2).setIsKill(Reg1IsKill);
  83   MI->getOperand(Idx1).setIsKill(Reg2IsKill);
  84   return MI;
  85 }
  86
  87 /// findCommutedOpIndices - If specified MI is commutable, return the two
  88 /// operand indices that would swap value. Return true if the instruction
  89 /// is not in a form which this routine understands.
  90 bool TargetInstrInfoImpl::findCommutedOpIndices(MachineInstr *MI,
  91                                                 unsigned &SrcOpIdx1,
  92                                                 unsigned &SrcOpIdx2) const {
  93   const TargetInstrDesc &TID = MI->getDesc();
  94   if (!TID.isCommutable())
  95     return false;
  96   // This assumes v0 = op v1, v2 and commuting would swap v1 and v2. If this
  97   // is not true, then the target must implement this.
  98   SrcOpIdx1 = TID.getNumDefs();
  99   SrcOpIdx2 = SrcOpIdx1 + 1;
 100   if (!MI->getOperand(SrcOpIdx1).isReg() ||
 101       !MI->getOperand(SrcOpIdx2).isReg())
 102     // No idea.
 103     return false;
 104   return true;
 105 }
 106
 107
 108 bool TargetInstrInfoImpl::PredicateInstruction(MachineInstr *MI,
 109                             const SmallVectorImpl<MachineOperand> &Pred) const {
 110   bool MadeChange = false;
 111   const TargetInstrDesc &TID = MI->getDesc();
 112   if (!TID.isPredicable())
 113     return false;
 114
 115   for (unsigned j = 0, i = 0, e = MI->getNumOperands(); i != e; ++i) {
 116     if (TID.OpInfo[i].isPredicate()) {
 117       MachineOperand &MO = MI->getOperand(i);
 118       if (MO.isReg()) {
 119         MO.setReg(Pred[j].getReg());
 120         MadeChange = true;
 121       } else if (MO.isImm()) {
 122         MO.setImm(Pred[j].getImm());
 123         MadeChange = true;
 124       } else if (MO.isMBB()) {
 125         MO.setMBB(Pred[j].getMBB());
 126         MadeChange = true;
 127       }
 128       ++j;
 129     }
 130   }
 131   return MadeChange;
 132 }
 133
 134 void TargetInstrInfoImpl::reMaterialize(MachineBasicBlock &MBB,
 135                                         MachineBasicBlock::iterator I,
 136                                         unsigned DestReg,
 137                                         unsigned SubIdx,
 138                                         const MachineInstr *Orig,
 139                                         const TargetRegisterInfo &TRI) const {
 140   MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 141   MI->substituteRegister(MI->getOperand(0).getReg(), DestReg, SubIdx, TRI);
 142   MBB.insert(I, MI);
 143 }
 144
 145 bool TargetInstrInfoImpl::produceSameValue(const MachineInstr *MI0,
 146                                            const MachineInstr *MI1) const {
 147   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
 148 }
 149
 150 MachineInstr *TargetInstrInfoImpl::duplicate(MachineInstr *Orig,
 151                                              MachineFunction &MF) const {
 152   assert(!Orig->getDesc().isNotDuplicable() &&
 153          "Instruction cannot be duplicated");
 154   return MF.CloneMachineInstr(Orig);
 155 }
 156
 157 unsigned
 158 TargetInstrInfoImpl::GetFunctionSizeInBytes(const MachineFunction &MF) const {
 159   unsigned FnSize = 0;
 160   for (MachineFunction::const_iterator MBBI = MF.begin(), E = MF.end();
 161        MBBI != E; ++MBBI) {
 162     const MachineBasicBlock &MBB = *MBBI;
 163     for (MachineBasicBlock::const_iterator I = MBB.begin(),E = MBB.end();
 164          I != E; ++I)
 165       FnSize += GetInstSizeInBytes(I);
 166   }
 167   return FnSize;
 168 }
 169
 170 /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 171 /// slot into the specified machine instruction for the specified operand(s).
 172 /// If this is possible, a new instruction is returned with the specified
 173 /// operand folded, otherwise NULL is returned. The client is responsible for
 174 /// removing the old instruction and adding the new one in the instruction
 175 /// stream.
 176 MachineInstr*
 177 TargetInstrInfo::foldMemoryOperand(MachineFunction &MF,
 178                                    MachineInstr* MI,
 179                                    const SmallVectorImpl<unsigned> &Ops,
 180                                    int FrameIndex) const {
 181   unsigned Flags = 0;
 182   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 183     if (MI->getOperand(Ops[i]).isDef())
 184       Flags |= MachineMemOperand::MOStore;
 185     else
 186       Flags |= MachineMemOperand::MOLoad;
 187
 188   // Ask the target to do the actual folding.
 189   MachineInstr *NewMI = foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
 190   if (!NewMI) return 0;
 191
 192   assert((!(Flags & MachineMemOperand::MOStore) ||
 193           NewMI->getDesc().mayStore()) &&
 194          "Folded a def to a non-store!");
 195   assert((!(Flags & MachineMemOperand::MOLoad) ||
 196           NewMI->getDesc().mayLoad()) &&
 197          "Folded a use to a non-load!");
 198   const MachineFrameInfo &MFI = *MF.getFrameInfo();
 199   assert(MFI.getObjectOffset(FrameIndex) != -1);
 200   MachineMemOperand *MMO =
 201     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FrameIndex),
 202                             Flags, /*Offset=*/0,
 203                             MFI.getObjectSize(FrameIndex),
 204                             MFI.getObjectAlignment(FrameIndex));
 205   NewMI->addMemOperand(MF, MMO);
 206
 207   return NewMI;
 208 }
 209
 210 /// foldMemoryOperand - Same as the previous version except it allows folding
 211 /// of any load and store from / to any address, not just from a specific
 212 /// stack slot.
 213 MachineInstr*
 214 TargetInstrInfo::foldMemoryOperand(MachineFunction &MF,
 215                                    MachineInstr* MI,
 216                                    const SmallVectorImpl<unsigned> &Ops,
 217                                    MachineInstr* LoadMI) const {
 218   assert(LoadMI->getDesc().canFoldAsLoad() && "LoadMI isn't foldable!");
 219 #ifndef NDEBUG
 220   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 221     assert(MI->getOperand(Ops[i]).isUse() && "Folding load into def!");
 222 #endif
 223
 224   // Ask the target to do the actual folding.
 225   MachineInstr *NewMI = foldMemoryOperandImpl(MF, MI, Ops, LoadMI);
 226   if (!NewMI) return 0;
 227
 228   // Copy the memoperands from the load to the folded instruction.
 229   NewMI->setMemRefs(LoadMI->memoperands_begin(),
 230                     LoadMI->memoperands_end());
 231
 232   return NewMI;
 233 }
 234
 235 bool
 236 TargetInstrInfo::isReallyTriviallyReMaterializableGeneric(const MachineInstr *
 237                                                             MI,
 238                                                           AliasAnalysis *
 239                                                             AA) const {
 240   const MachineFunction &MF = *MI->getParent()->getParent();
 241   const MachineRegisterInfo &MRI = MF.getRegInfo();
 242   const TargetMachine &TM = MF.getTarget();
 243   const TargetInstrInfo &TII = *TM.getInstrInfo();
 244   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 245
 246   // A load from a fixed stack slot can be rematerialized. This may be
 247   // redundant with subsequent checks, but it's target-independent,
 248   // simple, and a common case.
 249   int FrameIdx = 0;
 250   if (TII.isLoadFromStackSlot(MI, FrameIdx) &&
 251       MF.getFrameInfo()->isImmutableObjectIndex(FrameIdx))
 252     return true;
 253
 254   const TargetInstrDesc &TID = MI->getDesc();
 255
 256   // Avoid instructions obviously unsafe for remat.
 257   if (TID.hasUnmodeledSideEffects() || TID.isNotDuplicable() ||
 258       TID.mayStore())
 259     return false;
 260
 261   // Avoid instructions which load from potentially varying memory.
 262   if (TID.mayLoad() && !MI->isInvariantLoad(AA))
 263     return false;
 264
 265   // If any of the registers accessed are non-constant, conservatively assume
 266   // the instruction is not rematerializable.
 267   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 268     const MachineOperand &MO = MI->getOperand(i);
 269     if (!MO.isReg()) continue;
 270     unsigned Reg = MO.getReg();
 271     if (Reg == 0)
 272       continue;
 273
 274     // Check for a well-behaved physical register.
 275     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 276       if (MO.isUse()) {
 277         // If the physreg has no defs anywhere, it's just an ambient register
 278         // and we can freely move its uses. Alternatively, if it's allocatable,
 279         // it could get allocated to something with a def during allocation.
 280         if (!MRI.def_empty(Reg))
 281           return false;
 282         BitVector AllocatableRegs = TRI.getAllocatableSet(MF, 0);
 283         if (AllocatableRegs.test(Reg))
 284           return false;
 285         // Check for a def among the register's aliases too.
 286         for (const unsigned *Alias = TRI.getAliasSet(Reg); *Alias; ++Alias) {
 287           unsigned AliasReg = *Alias;
 288           if (!MRI.def_empty(AliasReg))
 289             return false;
 290           if (AllocatableRegs.test(AliasReg))
 291             return false;
 292         }
 293       } else {
 294         // A physreg def. We can't remat it.
 295         return false;
 296       }
 297       continue;
 298     }
 299
 300     // Only allow one virtual-register def, and that in the first operand.
 301     if (MO.isDef() != (i == 0))
 302       return false;
 303
 304     // For the def, it should be the only def of that register.
 305     if (MO.isDef() && (llvm::next(MRI.def_begin(Reg)) != MRI.def_end() ||
 306                        MRI.isLiveIn(Reg)))
 307       return false;
 308
 309     // Don't allow any virtual-register uses. Rematting an instruction with
 310     // virtual register uses would length the live ranges of the uses, which
 311     // is not necessarily a good idea, certainly not "trivial".
 312     if (MO.isUse())
 313       return false;
 314   }
 315
 316   // Everything checked out.
 317   return true;
 318 }