lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include "llvm/Target/TargetSubtargetInfo.h"
  35 #include <cctype>
  36 using namespace llvm;
  37
  38 /// NOTE: The TargetMachine owns TLOF.
  39 TargetLowering::TargetLowering(const TargetMachine &tm)
  40   : TargetLoweringBase(tm) {}
  41
  42 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  43   return nullptr;
  44 }
  45
  46 /// Check whether a given call node is in tail position within its function. If
  47 /// so, it sets Chain to the input chain of the tail call.
  48 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  49                                           SDValue &Chain) const {
  50   const Function *F = DAG.getMachineFunction().getFunction();
  51
  52   // Conservatively require the attributes of the call to match those of
  53   // the return. Ignore noalias because it doesn't affect the call sequence.
  54   AttributeSet CallerAttrs = F->getAttributes();
  55   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  56       .removeAttribute(Attribute::NoAlias).hasAttributes())
  57     return false;
  58
  59   // It's not safe to eliminate the sign / zero extension of the return value.
  60   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  61       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  62     return false;
  63
  64   // Check if the only use is a function return node.
  65   return isUsedByReturnOnly(Node, Chain);
  66 }
  67
  68 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  69 /// and called function attributes.
  70 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  71                                                  unsigned AttrIdx) {
  72   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  73   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  74   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  75   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  76   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  77   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  78   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  79   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  80   Alignment  = CS->getParamAlignment(AttrIdx);
  81 }
  82
  83 /// Generate a libcall taking the given operands as arguments and returning a
  84 /// result of type RetVT.
  85 std::pair<SDValue, SDValue>
  86 TargetLowering::makeLibCall(SelectionDAG &DAG,
  87                             RTLIB::Libcall LC, EVT RetVT,
  88                             const SDValue *Ops, unsigned NumOps,
  89                             bool isSigned, SDLoc dl,
  90                             bool doesNotReturn,
  91                             bool isReturnValueUsed) const {
  92   TargetLowering::ArgListTy Args;
  93   Args.reserve(NumOps);
  94
  95   TargetLowering::ArgListEntry Entry;
  96   for (unsigned i = 0; i != NumOps; ++i) {
  97     Entry.Node = Ops[i];
  98     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
  99     Entry.isSExt = shouldSignExtendTypeInLibCall(Ops[i].getValueType(), isSigned);
 100     Entry.isZExt = !shouldSignExtendTypeInLibCall(Ops[i].getValueType(), isSigned);
 101     Args.push_back(Entry);
 102   }
 103   if (LC == RTLIB::UNKNOWN_LIBCALL)
 104     report_fatal_error("Unsupported library call operation!");
 105   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 106
 107   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 108   TargetLowering::CallLoweringInfo CLI(DAG);
 109   bool signExtend = shouldSignExtendTypeInLibCall(RetVT, isSigned);
 110   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
 111     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
 112     .setNoReturn(doesNotReturn).setDiscardResult(!isReturnValueUsed)
 113     .setSExtResult(signExtend).setZExtResult(!signExtend);
 114   return LowerCallTo(CLI);
 115 }
 116
 117
 118 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 119 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 120 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 121                                          SDValue &NewLHS, SDValue &NewRHS,
 122                                          ISD::CondCode &CCCode,
 123                                          SDLoc dl) const {
 124   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 125          && "Unsupported setcc type!");
 126
 127   // Expand into one or more soft-fp libcall(s).
 128   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 129   switch (CCCode) {
 130   case ISD::SETEQ:
 131   case ISD::SETOEQ:
 132     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 133           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 134     break;
 135   case ISD::SETNE:
 136   case ISD::SETUNE:
 137     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 138           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 139     break;
 140   case ISD::SETGE:
 141   case ISD::SETOGE:
 142     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 143           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 144     break;
 145   case ISD::SETLT:
 146   case ISD::SETOLT:
 147     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 148           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 149     break;
 150   case ISD::SETLE:
 151   case ISD::SETOLE:
 152     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 153           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 154     break;
 155   case ISD::SETGT:
 156   case ISD::SETOGT:
 157     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 158           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 159     break;
 160   case ISD::SETUO:
 161     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 162           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 163     break;
 164   case ISD::SETO:
 165     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 166           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 167     break;
 168   default:
 169     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 170           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 171     switch (CCCode) {
 172     case ISD::SETONE:
 173       // SETONE = SETOLT | SETOGT
 174       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 175             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 176       // Fallthrough
 177     case ISD::SETUGT:
 178       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 179             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 180       break;
 181     case ISD::SETUGE:
 182       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 183             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 184       break;
 185     case ISD::SETULT:
 186       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 187             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 188       break;
 189     case ISD::SETULE:
 190       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 191             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 192       break;
 193     case ISD::SETUEQ:
 194       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 195             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 196       break;
 197     default: llvm_unreachable("Do not know how to soften this setcc!");
 198     }
 199   }
 200
 201   // Use the target specific return value for comparions lib calls.
 202   EVT RetVT = getCmpLibcallReturnType();
 203   SDValue Ops[2] = { NewLHS, NewRHS };
 204   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 205                        dl).first;
 206   NewRHS = DAG.getConstant(0, dl, RetVT);
 207   CCCode = getCmpLibcallCC(LC1);
 208   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 209     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 210                               getSetCCResultType(*DAG.getContext(), RetVT),
 211                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 212     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 213                          dl).first;
 214     NewLHS = DAG.getNode(ISD::SETCC, dl,
 215                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 216                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 217     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 218     NewRHS = SDValue();
 219   }
 220 }
 221
 222 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 223 /// current function.  The returned value is a member of the
 224 /// MachineJumpTableInfo::JTEntryKind enum.
 225 unsigned TargetLowering::getJumpTableEncoding() const {
 226   // In non-pic modes, just use the address of a block.
 227   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 228     return MachineJumpTableInfo::EK_BlockAddress;
 229
 230   // In PIC mode, if the target supports a GPRel32 directive, use it.
 231   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != nullptr)
 232     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 233
 234   // Otherwise, use a label difference.
 235   return MachineJumpTableInfo::EK_LabelDifference32;
 236 }
 237
 238 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 239                                                  SelectionDAG &DAG) const {
 240   // If our PIC model is GP relative, use the global offset table as the base.
 241   unsigned JTEncoding = getJumpTableEncoding();
 242
 243   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 244       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 245     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 246
 247   return Table;
 248 }
 249
 250 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 251 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 252 /// MCExpr.
 253 const MCExpr *
 254 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 255                                              unsigned JTI,MCContext &Ctx) const{
 256   // The normal PIC reloc base is the label at the start of the jump table.
 257   return MCSymbolRefExpr::create(MF->getJTISymbol(JTI, Ctx), Ctx);
 258 }
 259
 260 bool
 261 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 262   // Assume that everything is safe in static mode.
 263   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 264     return true;
 265
 266   // In dynamic-no-pic mode, assume that known defined values are safe.
 267   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 268       GA &&
 269       !GA->getGlobal()->isDeclaration() &&
 270       !GA->getGlobal()->isWeakForLinker())
 271     return true;
 272
 273   // Otherwise assume nothing is safe.
 274   return false;
 275 }
 276
 277 //===----------------------------------------------------------------------===//
 278 //  Optimization Methods
 279 //===----------------------------------------------------------------------===//
 280
 281 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 282 /// specified instruction is a constant integer.  If so, check to see if there
 283 /// are any bits set in the constant that are not demanded.  If so, shrink the
 284 /// constant and return true.
 285 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 286                                                         const APInt &Demanded) {
 287   SDLoc dl(Op);
 288
 289   // FIXME: ISD::SELECT, ISD::SELECT_CC
 290   switch (Op.getOpcode()) {
 291   default: break;
 292   case ISD::XOR:
 293   case ISD::AND:
 294   case ISD::OR: {
 295     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 296     if (!C) return false;
 297
 298     if (Op.getOpcode() == ISD::XOR &&
 299         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 300       return false;
 301
 302     // if we can expand it to have all bits set, do it
 303     if (C->getAPIntValue().intersects(~Demanded)) {
 304       EVT VT = Op.getValueType();
 305       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 306                                 DAG.getConstant(Demanded &
 307                                                 C->getAPIntValue(),
 308                                                 dl, VT));
 309       return CombineTo(Op, New);
 310     }
 311
 312     break;
 313   }
 314   }
 315
 316   return false;
 317 }
 318
 319 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 320 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 321 /// cast, but it could be generalized for targets with other types of
 322 /// implicit widening casts.
 323 bool
 324 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 325                                                     unsigned BitWidth,
 326                                                     const APInt &Demanded,
 327                                                     SDLoc dl) {
 328   assert(Op.getNumOperands() == 2 &&
 329          "ShrinkDemandedOp only supports binary operators!");
 330   assert(Op.getNode()->getNumValues() == 1 &&
 331          "ShrinkDemandedOp only supports nodes with one result!");
 332
 333   // Early return, as this function cannot handle vector types.
 334   if (Op.getValueType().isVector())
 335     return false;
 336
 337   // Don't do this if the node has another user, which may require the
 338   // full value.
 339   if (!Op.getNode()->hasOneUse())
 340     return false;
 341
 342   // Search for the smallest integer type with free casts to and from
 343   // Op's type. For expedience, just check power-of-2 integer types.
 344   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 345   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 346   unsigned SmallVTBits = DemandedSize;
 347   if (!isPowerOf2_32(SmallVTBits))
 348     SmallVTBits = NextPowerOf2(SmallVTBits);
 349   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 350     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 351     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 352         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 353       // We found a type with free casts.
 354       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 355                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 356                                           Op.getNode()->getOperand(0)),
 357                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 358                                           Op.getNode()->getOperand(1)));
 359       bool NeedZext = DemandedSize > SmallVTBits;
 360       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 361                               dl, Op.getValueType(), X);
 362       return CombineTo(Op, Z);
 363     }
 364   }
 365   return false;
 366 }
 367
 368 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 369 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 370 /// use this information to simplify Op, create a new simplified DAG node and
 371 /// return true, returning the original and new nodes in Old and New. Otherwise,
 372 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 373 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 374 /// only be accurate for those bits in the DemandedMask.
 375 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 376                                           const APInt &DemandedMask,
 377                                           APInt &KnownZero,
 378                                           APInt &KnownOne,
 379                                           TargetLoweringOpt &TLO,
 380                                           unsigned Depth) const {
 381   unsigned BitWidth = DemandedMask.getBitWidth();
 382   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 383          "Mask size mismatches value type size!");
 384   APInt NewMask = DemandedMask;
 385   SDLoc dl(Op);
 386
 387   // Don't know anything.
 388   KnownZero = KnownOne = APInt(BitWidth, 0);
 389
 390   // Other users may use these bits.
 391   if (!Op.getNode()->hasOneUse()) {
 392     if (Depth != 0) {
 393       // If not at the root, Just compute the KnownZero/KnownOne bits to
 394       // simplify things downstream.
 395       TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
 396       return false;
 397     }
 398     // If this is the root being simplified, allow it to have multiple uses,
 399     // just set the NewMask to all bits.
 400     NewMask = APInt::getAllOnesValue(BitWidth);
 401   } else if (DemandedMask == 0) {
 402     // Not demanding any bits from Op.
 403     if (Op.getOpcode() != ISD::UNDEF)
 404       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 405     return false;
 406   } else if (Depth == 6) {        // Limit search depth.
 407     return false;
 408   }
 409
 410   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 411   switch (Op.getOpcode()) {
 412   case ISD::Constant:
 413     // We know all of the bits for a constant!
 414     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 415     KnownZero = ~KnownOne;
 416     return false;   // Don't fall through, will infinitely loop.
 417   case ISD::AND:
 418     // If the RHS is a constant, check to see if the LHS would be zero without
 419     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 420     // simplify the LHS, here we're using information from the LHS to simplify
 421     // the RHS.
 422     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 423       APInt LHSZero, LHSOne;
 424       // Do not increment Depth here; that can cause an infinite loop.
 425       TLO.DAG.computeKnownBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 426       // If the LHS already has zeros where RHSC does, this and is dead.
 427       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 428         return TLO.CombineTo(Op, Op.getOperand(0));
 429       // If any of the set bits in the RHS are known zero on the LHS, shrink
 430       // the constant.
 431       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 432         return true;
 433     }
 434
 435     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 436                              KnownOne, TLO, Depth+1))
 437       return true;
 438     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 439     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 440                              KnownZero2, KnownOne2, TLO, Depth+1))
 441       return true;
 442     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 443
 444     // If all of the demanded bits are known one on one side, return the other.
 445     // These bits cannot contribute to the result of the 'and'.
 446     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 447       return TLO.CombineTo(Op, Op.getOperand(0));
 448     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 449       return TLO.CombineTo(Op, Op.getOperand(1));
 450     // If all of the demanded bits in the inputs are known zeros, return zero.
 451     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 452       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, dl, Op.getValueType()));
 453     // If the RHS is a constant, see if we can simplify it.
 454     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 455       return true;
 456     // If the operation can be done in a smaller type, do so.
 457     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 458       return true;
 459
 460     // Output known-1 bits are only known if set in both the LHS & RHS.
 461     KnownOne &= KnownOne2;
 462     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 463     KnownZero |= KnownZero2;
 464     break;
 465   case ISD::OR:
 466     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 467                              KnownOne, TLO, Depth+1))
 468       return true;
 469     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 470     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 471                              KnownZero2, KnownOne2, TLO, Depth+1))
 472       return true;
 473     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 474
 475     // If all of the demanded bits are known zero on one side, return the other.
 476     // These bits cannot contribute to the result of the 'or'.
 477     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 478       return TLO.CombineTo(Op, Op.getOperand(0));
 479     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 480       return TLO.CombineTo(Op, Op.getOperand(1));
 481     // If all of the potentially set bits on one side are known to be set on
 482     // the other side, just use the 'other' side.
 483     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 484       return TLO.CombineTo(Op, Op.getOperand(0));
 485     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 486       return TLO.CombineTo(Op, Op.getOperand(1));
 487     // If the RHS is a constant, see if we can simplify it.
 488     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 489       return true;
 490     // If the operation can be done in a smaller type, do so.
 491     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 492       return true;
 493
 494     // Output known-0 bits are only known if clear in both the LHS & RHS.
 495     KnownZero &= KnownZero2;
 496     // Output known-1 are known to be set if set in either the LHS | RHS.
 497     KnownOne |= KnownOne2;
 498     break;
 499   case ISD::XOR:
 500     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 501                              KnownOne, TLO, Depth+1))
 502       return true;
 503     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 504     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 505                              KnownOne2, TLO, Depth+1))
 506       return true;
 507     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 508
 509     // If all of the demanded bits are known zero on one side, return the other.
 510     // These bits cannot contribute to the result of the 'xor'.
 511     if ((KnownZero & NewMask) == NewMask)
 512       return TLO.CombineTo(Op, Op.getOperand(0));
 513     if ((KnownZero2 & NewMask) == NewMask)
 514       return TLO.CombineTo(Op, Op.getOperand(1));
 515     // If the operation can be done in a smaller type, do so.
 516     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 517       return true;
 518
 519     // If all of the unknown bits are known to be zero on one side or the other
 520     // (but not both) turn this into an *inclusive* or.
 521     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 522     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 523       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 524                                                Op.getOperand(0),
 525                                                Op.getOperand(1)));
 526
 527     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 528     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 529     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 530     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 531
 532     // If all of the demanded bits on one side are known, and all of the set
 533     // bits on that side are also known to be set on the other side, turn this
 534     // into an AND, as we know the bits will be cleared.
 535     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 536     // NB: it is okay if more bits are known than are requested
 537     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 538       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 539         EVT VT = Op.getValueType();
 540         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, dl, VT);
 541         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 542                                                  Op.getOperand(0), ANDC));
 543       }
 544     }
 545
 546     // If the RHS is a constant, see if we can simplify it.
 547     // for XOR, we prefer to force bits to 1 if they will make a -1.
 548     // if we can't force bits, try to shrink constant
 549     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 550       APInt Expanded = C->getAPIntValue() | (~NewMask);
 551       // if we can expand it to have all bits set, do it
 552       if (Expanded.isAllOnesValue()) {
 553         if (Expanded != C->getAPIntValue()) {
 554           EVT VT = Op.getValueType();
 555           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 556                                         TLO.DAG.getConstant(Expanded, dl, VT));
 557           return TLO.CombineTo(Op, New);
 558         }
 559         // if it already has all the bits set, nothing to change
 560         // but don't shrink either!
 561       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 562         return true;
 563       }
 564     }
 565
 566     KnownZero = KnownZeroOut;
 567     KnownOne  = KnownOneOut;
 568     break;
 569   case ISD::SELECT:
 570     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 571                              KnownOne, TLO, Depth+1))
 572       return true;
 573     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 574                              KnownOne2, TLO, Depth+1))
 575       return true;
 576     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 577     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 578
 579     // If the operands are constants, see if we can simplify them.
 580     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 581       return true;
 582
 583     // Only known if known in both the LHS and RHS.
 584     KnownOne &= KnownOne2;
 585     KnownZero &= KnownZero2;
 586     break;
 587   case ISD::SELECT_CC:
 588     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 589                              KnownOne, TLO, Depth+1))
 590       return true;
 591     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 592                              KnownOne2, TLO, Depth+1))
 593       return true;
 594     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 595     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 596
 597     // If the operands are constants, see if we can simplify them.
 598     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 599       return true;
 600
 601     // Only known if known in both the LHS and RHS.
 602     KnownOne &= KnownOne2;
 603     KnownZero &= KnownZero2;
 604     break;
 605   case ISD::SHL:
 606     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 607       unsigned ShAmt = SA->getZExtValue();
 608       SDValue InOp = Op.getOperand(0);
 609
 610       // If the shift count is an invalid immediate, don't do anything.
 611       if (ShAmt >= BitWidth)
 612         break;
 613
 614       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 615       // single shift.  We can do this if the bottom bits (which are shifted
 616       // out) are never demanded.
 617       if (InOp.getOpcode() == ISD::SRL &&
 618           isa<ConstantSDNode>(InOp.getOperand(1))) {
 619         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 620           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 621           unsigned Opc = ISD::SHL;
 622           int Diff = ShAmt-C1;
 623           if (Diff < 0) {
 624             Diff = -Diff;
 625             Opc = ISD::SRL;
 626           }
 627
 628           SDValue NewSA =
 629             TLO.DAG.getConstant(Diff, dl, Op.getOperand(1).getValueType());
 630           EVT VT = Op.getValueType();
 631           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 632                                                    InOp.getOperand(0), NewSA));
 633         }
 634       }
 635
 636       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 637                                KnownZero, KnownOne, TLO, Depth+1))
 638         return true;
 639
 640       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 641       // are not demanded. This will likely allow the anyext to be folded away.
 642       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 643         SDValue InnerOp = InOp.getNode()->getOperand(0);
 644         EVT InnerVT = InnerOp.getValueType();
 645         unsigned InnerBits = InnerVT.getSizeInBits();
 646         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 647             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 648           EVT ShTy = getShiftAmountTy(InnerVT);
 649           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 650             ShTy = InnerVT;
 651           SDValue NarrowShl =
 652             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 653                             TLO.DAG.getConstant(ShAmt, dl, ShTy));
 654           return
 655             TLO.CombineTo(Op,
 656                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 657                                           NarrowShl));
 658         }
 659         // Repeat the SHL optimization above in cases where an extension
 660         // intervenes: (shl (anyext (shr x, c1)), c2) to
 661         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 662         // aren't demanded (as above) and that the shifted upper c1 bits of
 663         // x aren't demanded.
 664         if (InOp.hasOneUse() &&
 665             InnerOp.getOpcode() == ISD::SRL &&
 666             InnerOp.hasOneUse() &&
 667             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 668           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 669             ->getZExtValue();
 670           if (InnerShAmt < ShAmt &&
 671               InnerShAmt < InnerBits &&
 672               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 673               NewMask.trunc(ShAmt) == 0) {
 674             SDValue NewSA =
 675               TLO.DAG.getConstant(ShAmt - InnerShAmt, dl,
 676                                   Op.getOperand(1).getValueType());
 677             EVT VT = Op.getValueType();
 678             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 679                                              InnerOp.getOperand(0));
 680             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 681                                                      NewExt, NewSA));
 682           }
 683         }
 684       }
 685
 686       KnownZero <<= SA->getZExtValue();
 687       KnownOne  <<= SA->getZExtValue();
 688       // low bits known zero.
 689       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 690     }
 691     break;
 692   case ISD::SRL:
 693     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 694       EVT VT = Op.getValueType();
 695       unsigned ShAmt = SA->getZExtValue();
 696       unsigned VTSize = VT.getSizeInBits();
 697       SDValue InOp = Op.getOperand(0);
 698
 699       // If the shift count is an invalid immediate, don't do anything.
 700       if (ShAmt >= BitWidth)
 701         break;
 702
 703       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 704       // single shift.  We can do this if the top bits (which are shifted out)
 705       // are never demanded.
 706       if (InOp.getOpcode() == ISD::SHL &&
 707           isa<ConstantSDNode>(InOp.getOperand(1))) {
 708         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 709           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 710           unsigned Opc = ISD::SRL;
 711           int Diff = ShAmt-C1;
 712           if (Diff < 0) {
 713             Diff = -Diff;
 714             Opc = ISD::SHL;
 715           }
 716
 717           SDValue NewSA =
 718             TLO.DAG.getConstant(Diff, dl, Op.getOperand(1).getValueType());
 719           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 720                                                    InOp.getOperand(0), NewSA));
 721         }
 722       }
 723
 724       // Compute the new bits that are at the top now.
 725       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 726                                KnownZero, KnownOne, TLO, Depth+1))
 727         return true;
 728       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 729       KnownZero = KnownZero.lshr(ShAmt);
 730       KnownOne  = KnownOne.lshr(ShAmt);
 731
 732       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 733       KnownZero |= HighBits;  // High bits known zero.
 734     }
 735     break;
 736   case ISD::SRA:
 737     // If this is an arithmetic shift right and only the low-bit is set, we can
 738     // always convert this into a logical shr, even if the shift amount is
 739     // variable.  The low bit of the shift cannot be an input sign bit unless
 740     // the shift amount is >= the size of the datatype, which is undefined.
 741     if (NewMask == 1)
 742       return TLO.CombineTo(Op,
 743                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 744                                            Op.getOperand(0), Op.getOperand(1)));
 745
 746     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 747       EVT VT = Op.getValueType();
 748       unsigned ShAmt = SA->getZExtValue();
 749
 750       // If the shift count is an invalid immediate, don't do anything.
 751       if (ShAmt >= BitWidth)
 752         break;
 753
 754       APInt InDemandedMask = (NewMask << ShAmt);
 755
 756       // If any of the demanded bits are produced by the sign extension, we also
 757       // demand the input sign bit.
 758       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 759       if (HighBits.intersects(NewMask))
 760         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 761
 762       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 763                                KnownZero, KnownOne, TLO, Depth+1))
 764         return true;
 765       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 766       KnownZero = KnownZero.lshr(ShAmt);
 767       KnownOne  = KnownOne.lshr(ShAmt);
 768
 769       // Handle the sign bit, adjusted to where it is now in the mask.
 770       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 771
 772       // If the input sign bit is known to be zero, or if none of the top bits
 773       // are demanded, turn this into an unsigned shift right.
 774       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
 775         SDNodeFlags Flags;
 776         Flags.setExact(cast<BinaryWithFlagsSDNode>(Op)->Flags.hasExact());
 777         return TLO.CombineTo(Op,
 778                              TLO.DAG.getNode(ISD::SRL, dl, VT, Op.getOperand(0),
 779                                              Op.getOperand(1), &Flags));
 780       }
 781
 782       int Log2 = NewMask.exactLogBase2();
 783       if (Log2 >= 0) {
 784         // The bit must come from the sign.
 785         SDValue NewSA =
 786           TLO.DAG.getConstant(BitWidth - 1 - Log2, dl,
 787                               Op.getOperand(1).getValueType());
 788         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 789                                                  Op.getOperand(0), NewSA));
 790       }
 791
 792       if (KnownOne.intersects(SignBit))
 793         // New bits are known one.
 794         KnownOne |= HighBits;
 795     }
 796     break;
 797   case ISD::SIGN_EXTEND_INREG: {
 798     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 799
 800     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 801     // If we only care about the highest bit, don't bother shifting right.
 802     if (MsbMask == NewMask) {
 803       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 804       SDValue InOp = Op.getOperand(0);
 805       unsigned VTBits = Op->getValueType(0).getScalarType().getSizeInBits();
 806       bool AlreadySignExtended =
 807         TLO.DAG.ComputeNumSignBits(InOp) >= VTBits-ShAmt+1;
 808       // However if the input is already sign extended we expect the sign
 809       // extension to be dropped altogether later and do not simplify.
 810       if (!AlreadySignExtended) {
 811         // Compute the correct shift amount type, which must be getShiftAmountTy
 812         // for scalar types after legalization.
 813         EVT ShiftAmtTy = Op.getValueType();
 814         if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 815           ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 816
 817         SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, dl,
 818                                                ShiftAmtTy);
 819         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 820                                                  Op.getValueType(), InOp,
 821                                                  ShiftAmt));
 822       }
 823     }
 824
 825     // Sign extension.  Compute the demanded bits in the result that are not
 826     // present in the input.
 827     APInt NewBits =
 828       APInt::getHighBitsSet(BitWidth,
 829                             BitWidth - ExVT.getScalarType().getSizeInBits());
 830
 831     // If none of the extended bits are demanded, eliminate the sextinreg.
 832     if ((NewBits & NewMask) == 0)
 833       return TLO.CombineTo(Op, Op.getOperand(0));
 834
 835     APInt InSignBit =
 836       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 837     APInt InputDemandedBits =
 838       APInt::getLowBitsSet(BitWidth,
 839                            ExVT.getScalarType().getSizeInBits()) &
 840       NewMask;
 841
 842     // Since the sign extended bits are demanded, we know that the sign
 843     // bit is demanded.
 844     InputDemandedBits |= InSignBit;
 845
 846     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 847                              KnownZero, KnownOne, TLO, Depth+1))
 848       return true;
 849     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 850
 851     // If the sign bit of the input is known set or clear, then we know the
 852     // top bits of the result.
 853
 854     // If the input sign bit is known zero, convert this into a zero extension.
 855     if (KnownZero.intersects(InSignBit))
 856       return TLO.CombineTo(Op,
 857                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 858
 859     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 860       KnownOne |= NewBits;
 861       KnownZero &= ~NewBits;
 862     } else {                       // Input sign bit unknown
 863       KnownZero &= ~NewBits;
 864       KnownOne &= ~NewBits;
 865     }
 866     break;
 867   }
 868   case ISD::BUILD_PAIR: {
 869     EVT HalfVT = Op.getOperand(0).getValueType();
 870     unsigned HalfBitWidth = HalfVT.getScalarSizeInBits();
 871
 872     APInt MaskLo = NewMask.getLoBits(HalfBitWidth).trunc(HalfBitWidth);
 873     APInt MaskHi = NewMask.getHiBits(HalfBitWidth).trunc(HalfBitWidth);
 874
 875     APInt KnownZeroLo, KnownOneLo;
 876     APInt KnownZeroHi, KnownOneHi;
 877
 878     if (SimplifyDemandedBits(Op.getOperand(0), MaskLo, KnownZeroLo,
 879                              KnownOneLo, TLO, Depth + 1))
 880       return true;
 881
 882     if (SimplifyDemandedBits(Op.getOperand(1), MaskHi, KnownZeroHi,
 883                              KnownOneHi, TLO, Depth + 1))
 884       return true;
 885
 886     KnownZero = KnownZeroLo.zext(BitWidth) |
 887                 KnownZeroHi.zext(BitWidth).shl(HalfBitWidth);
 888
 889     KnownOne = KnownOneLo.zext(BitWidth) |
 890                KnownOneHi.zext(BitWidth).shl(HalfBitWidth);
 891     break;
 892   }
 893   case ISD::ZERO_EXTEND: {
 894     unsigned OperandBitWidth =
 895       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 896     APInt InMask = NewMask.trunc(OperandBitWidth);
 897
 898     // If none of the top bits are demanded, convert this into an any_extend.
 899     APInt NewBits =
 900       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 901     if (!NewBits.intersects(NewMask))
 902       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 903                                                Op.getValueType(),
 904                                                Op.getOperand(0)));
 905
 906     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 907                              KnownZero, KnownOne, TLO, Depth+1))
 908       return true;
 909     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 910     KnownZero = KnownZero.zext(BitWidth);
 911     KnownOne = KnownOne.zext(BitWidth);
 912     KnownZero |= NewBits;
 913     break;
 914   }
 915   case ISD::SIGN_EXTEND: {
 916     EVT InVT = Op.getOperand(0).getValueType();
 917     unsigned InBits = InVT.getScalarType().getSizeInBits();
 918     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 919     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 920     APInt NewBits   = ~InMask & NewMask;
 921
 922     // If none of the top bits are demanded, convert this into an any_extend.
 923     if (NewBits == 0)
 924       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 925                                               Op.getValueType(),
 926                                               Op.getOperand(0)));
 927
 928     // Since some of the sign extended bits are demanded, we know that the sign
 929     // bit is demanded.
 930     APInt InDemandedBits = InMask & NewMask;
 931     InDemandedBits |= InSignBit;
 932     InDemandedBits = InDemandedBits.trunc(InBits);
 933
 934     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 935                              KnownOne, TLO, Depth+1))
 936       return true;
 937     KnownZero = KnownZero.zext(BitWidth);
 938     KnownOne = KnownOne.zext(BitWidth);
 939
 940     // If the sign bit is known zero, convert this to a zero extend.
 941     if (KnownZero.intersects(InSignBit))
 942       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 943                                                Op.getValueType(),
 944                                                Op.getOperand(0)));
 945
 946     // If the sign bit is known one, the top bits match.
 947     if (KnownOne.intersects(InSignBit)) {
 948       KnownOne |= NewBits;
 949       assert((KnownZero & NewBits) == 0);
 950     } else {   // Otherwise, top bits aren't known.
 951       assert((KnownOne & NewBits) == 0);
 952       assert((KnownZero & NewBits) == 0);
 953     }
 954     break;
 955   }
 956   case ISD::ANY_EXTEND: {
 957     unsigned OperandBitWidth =
 958       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 959     APInt InMask = NewMask.trunc(OperandBitWidth);
 960     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 961                              KnownZero, KnownOne, TLO, Depth+1))
 962       return true;
 963     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 964     KnownZero = KnownZero.zext(BitWidth);
 965     KnownOne = KnownOne.zext(BitWidth);
 966     break;
 967   }
 968   case ISD::TRUNCATE: {
 969     // Simplify the input, using demanded bit information, and compute the known
 970     // zero/one bits live out.
 971     unsigned OperandBitWidth =
 972       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 973     APInt TruncMask = NewMask.zext(OperandBitWidth);
 974     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 975                              KnownZero, KnownOne, TLO, Depth+1))
 976       return true;
 977     KnownZero = KnownZero.trunc(BitWidth);
 978     KnownOne = KnownOne.trunc(BitWidth);
 979
 980     // If the input is only used by this truncate, see if we can shrink it based
 981     // on the known demanded bits.
 982     if (Op.getOperand(0).getNode()->hasOneUse()) {
 983       SDValue In = Op.getOperand(0);
 984       switch (In.getOpcode()) {
 985       default: break;
 986       case ISD::SRL:
 987         // Shrink SRL by a constant if none of the high bits shifted in are
 988         // demanded.
 989         if (TLO.LegalTypes() &&
 990             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 991           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 992           // undesirable.
 993           break;
 994         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 995         if (!ShAmt)
 996           break;
 997         SDValue Shift = In.getOperand(1);
 998         if (TLO.LegalTypes()) {
 999           uint64_t ShVal = ShAmt->getZExtValue();
1000           Shift =
1001             TLO.DAG.getConstant(ShVal, dl, getShiftAmountTy(Op.getValueType()));
1002         }
1003
1004         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
1005                                                OperandBitWidth - BitWidth);
1006         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
1007
1008         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1009           // None of the shifted in bits are needed.  Add a truncate of the
1010           // shift input, then shift it.
1011           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1012                                              Op.getValueType(),
1013                                              In.getOperand(0));
1014           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1015                                                    Op.getValueType(),
1016                                                    NewTrunc,
1017                                                    Shift));
1018         }
1019         break;
1020       }
1021     }
1022
1023     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1024     break;
1025   }
1026   case ISD::AssertZext: {
1027     // AssertZext demands all of the high bits, plus any of the low bits
1028     // demanded by its users.
1029     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1030     APInt InMask = APInt::getLowBitsSet(BitWidth,
1031                                         VT.getSizeInBits());
1032     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1033                              KnownZero, KnownOne, TLO, Depth+1))
1034       return true;
1035     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1036
1037     KnownZero |= ~InMask & NewMask;
1038     break;
1039   }
1040   case ISD::BITCAST:
1041     // If this is an FP->Int bitcast and if the sign bit is the only
1042     // thing demanded, turn this into a FGETSIGN.
1043     if (!TLO.LegalOperations() &&
1044         !Op.getValueType().isVector() &&
1045         !Op.getOperand(0).getValueType().isVector() &&
1046         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1047         Op.getOperand(0).getValueType().isFloatingPoint()) {
1048       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1049       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1050       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1051         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1052         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1053         // place.  We expect the SHL to be eliminated by other optimizations.
1054         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1055         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1056         if (!OpVTLegal && OpVTSizeInBits > 32)
1057           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1058         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1059         SDValue ShAmt = TLO.DAG.getConstant(ShVal, dl, Op.getValueType());
1060         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1061                                                  Op.getValueType(),
1062                                                  Sign, ShAmt));
1063       }
1064     }
1065     break;
1066   case ISD::ADD:
1067   case ISD::MUL:
1068   case ISD::SUB: {
1069     // Add, Sub, and Mul don't demand any bits in positions beyond that
1070     // of the highest bit demanded of them.
1071     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1072                                         BitWidth - NewMask.countLeadingZeros());
1073     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1074                              KnownOne2, TLO, Depth+1))
1075       return true;
1076     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1077                              KnownOne2, TLO, Depth+1))
1078       return true;
1079     // See if the operation should be performed at a smaller bit width.
1080     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1081       return true;
1082   }
1083   // FALL THROUGH
1084   default:
1085     // Just use computeKnownBits to compute output bits.
1086     TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
1087     break;
1088   }
1089
1090   // If we know the value of all of the demanded bits, return this as a
1091   // constant.
1092   if ((NewMask & (KnownZero|KnownOne)) == NewMask) {
1093     // Avoid folding to a constant if any OpaqueConstant is involved.
1094     const SDNode *N = Op.getNode();
1095     for (SDNodeIterator I = SDNodeIterator::begin(N),
1096          E = SDNodeIterator::end(N); I != E; ++I) {
1097       SDNode *Op = *I;
1098       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
1099         if (C->isOpaque())
1100           return false;
1101     }
1102     return TLO.CombineTo(Op,
1103                          TLO.DAG.getConstant(KnownOne, dl, Op.getValueType()));
1104   }
1105
1106   return false;
1107 }
1108
1109 /// computeKnownBitsForTargetNode - Determine which of the bits specified
1110 /// in Mask are known to be either zero or one and return them in the
1111 /// KnownZero/KnownOne bitsets.
1112 void TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
1113                                                    APInt &KnownZero,
1114                                                    APInt &KnownOne,
1115                                                    const SelectionDAG &DAG,
1116                                                    unsigned Depth) const {
1117   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1118           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1119           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1120           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1121          "Should use MaskedValueIsZero if you don't know whether Op"
1122          " is a target node!");
1123   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1124 }
1125
1126 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1127 /// targets that want to expose additional information about sign bits to the
1128 /// DAG Combiner.
1129 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1130                                                          const SelectionDAG &,
1131                                                          unsigned Depth) const {
1132   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1133           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1134           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1135           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1136          "Should use ComputeNumSignBits if you don't know whether Op"
1137          " is a target node!");
1138   return 1;
1139 }
1140
1141 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1142 /// one bit set. This differs from computeKnownBits in that it doesn't need to
1143 /// determine which bit is set.
1144 ///
1145 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1146   // A left-shift of a constant one will have exactly one bit set, because
1147   // shifting the bit off the end is undefined.
1148   if (Val.getOpcode() == ISD::SHL)
1149     if (ConstantSDNode *C =
1150          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1151       if (C->getAPIntValue() == 1)
1152         return true;
1153
1154   // Similarly, a right-shift of a constant sign-bit will have exactly
1155   // one bit set.
1156   if (Val.getOpcode() == ISD::SRL)
1157     if (ConstantSDNode *C =
1158          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1159       if (C->getAPIntValue().isSignBit())
1160         return true;
1161
1162   // More could be done here, though the above checks are enough
1163   // to handle some common cases.
1164
1165   // Fall back to computeKnownBits to catch other known cases.
1166   EVT OpVT = Val.getValueType();
1167   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1168   APInt KnownZero, KnownOne;
1169   DAG.computeKnownBits(Val, KnownZero, KnownOne);
1170   return (KnownZero.countPopulation() == BitWidth - 1) &&
1171          (KnownOne.countPopulation() == 1);
1172 }
1173
1174 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1175   if (!N)
1176     return false;
1177
1178   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1179   if (!CN) {
1180     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1181     if (!BV)
1182       return false;
1183
1184     BitVector UndefElements;
1185     CN = BV->getConstantSplatNode(&UndefElements);
1186     // Only interested in constant splats, and we don't try to handle undef
1187     // elements in identifying boolean constants.
1188     if (!CN || UndefElements.none())
1189       return false;
1190   }
1191
1192   switch (getBooleanContents(N->getValueType(0))) {
1193   case UndefinedBooleanContent:
1194     return CN->getAPIntValue()[0];
1195   case ZeroOrOneBooleanContent:
1196     return CN->isOne();
1197   case ZeroOrNegativeOneBooleanContent:
1198     return CN->isAllOnesValue();
1199   }
1200
1201   llvm_unreachable("Invalid boolean contents");
1202 }
1203
1204 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1205   if (!N)
1206     return false;
1207
1208   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1209   if (!CN) {
1210     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1211     if (!BV)
1212       return false;
1213
1214     BitVector UndefElements;
1215     CN = BV->getConstantSplatNode(&UndefElements);
1216     // Only interested in constant splats, and we don't try to handle undef
1217     // elements in identifying boolean constants.
1218     if (!CN || UndefElements.none())
1219       return false;
1220   }
1221
1222   if (getBooleanContents(N->getValueType(0)) == UndefinedBooleanContent)
1223     return !CN->getAPIntValue()[0];
1224
1225   return CN->isNullValue();
1226 }
1227
1228 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1229 /// and cc. If it is unable to simplify it, return a null SDValue.
1230 SDValue
1231 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1232                               ISD::CondCode Cond, bool foldBooleans,
1233                               DAGCombinerInfo &DCI, SDLoc dl) const {
1234   SelectionDAG &DAG = DCI.DAG;
1235
1236   // These setcc operations always fold.
1237   switch (Cond) {
1238   default: break;
1239   case ISD::SETFALSE:
1240   case ISD::SETFALSE2: return DAG.getConstant(0, dl, VT);
1241   case ISD::SETTRUE:
1242   case ISD::SETTRUE2: {
1243     TargetLowering::BooleanContent Cnt =
1244         getBooleanContents(N0->getValueType(0));
1245     return DAG.getConstant(
1246         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, dl,
1247         VT);
1248   }
1249   }
1250
1251   // Ensure that the constant occurs on the RHS, and fold constant
1252   // comparisons.
1253   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1254   if (isa<ConstantSDNode>(N0.getNode()) &&
1255       (DCI.isBeforeLegalizeOps() ||
1256        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1257     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1258
1259   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1260     const APInt &C1 = N1C->getAPIntValue();
1261
1262     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1263     // equality comparison, then we're just comparing whether X itself is
1264     // zero.
1265     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1266         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1267         N0.getOperand(1).getOpcode() == ISD::Constant) {
1268       const APInt &ShAmt
1269         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1270       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1271           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1272         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1273           // (srl (ctlz x), 5) == 0  -> X != 0
1274           // (srl (ctlz x), 5) != 1  -> X != 0
1275           Cond = ISD::SETNE;
1276         } else {
1277           // (srl (ctlz x), 5) != 0  -> X == 0
1278           // (srl (ctlz x), 5) == 1  -> X == 0
1279           Cond = ISD::SETEQ;
1280         }
1281         SDValue Zero = DAG.getConstant(0, dl, N0.getValueType());
1282         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1283                             Zero, Cond);
1284       }
1285     }
1286
1287     SDValue CTPOP = N0;
1288     // Look through truncs that don't change the value of a ctpop.
1289     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1290       CTPOP = N0.getOperand(0);
1291
1292     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1293         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1294                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1295       EVT CTVT = CTPOP.getValueType();
1296       SDValue CTOp = CTPOP.getOperand(0);
1297
1298       // (ctpop x) u< 2 -> (x & x-1) == 0
1299       // (ctpop x) u> 1 -> (x & x-1) != 0
1300       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1301         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1302                                   DAG.getConstant(1, dl, CTVT));
1303         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1304         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1305         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, dl, CTVT), CC);
1306       }
1307
1308       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1309     }
1310
1311     // (zext x) == C --> x == (trunc C)
1312     // (sext x) == C --> x == (trunc C)
1313     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1314         DCI.isBeforeLegalize() && N0->hasOneUse()) {
1315       unsigned MinBits = N0.getValueSizeInBits();
1316       SDValue PreExt;
1317       bool Signed = false;
1318       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1319         // ZExt
1320         MinBits = N0->getOperand(0).getValueSizeInBits();
1321         PreExt = N0->getOperand(0);
1322       } else if (N0->getOpcode() == ISD::AND) {
1323         // DAGCombine turns costly ZExts into ANDs
1324         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1325           if ((C->getAPIntValue()+1).isPowerOf2()) {
1326             MinBits = C->getAPIntValue().countTrailingOnes();
1327             PreExt = N0->getOperand(0);
1328           }
1329       } else if (N0->getOpcode() == ISD::SIGN_EXTEND) {
1330         // SExt
1331         MinBits = N0->getOperand(0).getValueSizeInBits();
1332         PreExt = N0->getOperand(0);
1333         Signed = true;
1334       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1335         // ZEXTLOAD / SEXTLOAD
1336         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1337           MinBits = LN0->getMemoryVT().getSizeInBits();
1338           PreExt = N0;
1339         } else if (LN0->getExtensionType() == ISD::SEXTLOAD) {
1340           Signed = true;
1341           MinBits = LN0->getMemoryVT().getSizeInBits();
1342           PreExt = N0;
1343         }
1344       }
1345
1346       // Figure out how many bits we need to preserve this constant.
1347       unsigned ReqdBits = Signed ?
1348         C1.getBitWidth() - C1.getNumSignBits() + 1 :
1349         C1.getActiveBits();
1350
1351       // Make sure we're not losing bits from the constant.
1352       if (MinBits > 0 &&
1353           MinBits < C1.getBitWidth() &&
1354           MinBits >= ReqdBits) {
1355         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1356         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1357           // Will get folded away.
1358           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreExt);
1359           SDValue C = DAG.getConstant(C1.trunc(MinBits), dl, MinVT);
1360           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1361         }
1362       }
1363     }
1364
1365     // If the LHS is '(and load, const)', the RHS is 0,
1366     // the test is for equality or unsigned, and all 1 bits of the const are
1367     // in the same partial word, see if we can shorten the load.
1368     if (DCI.isBeforeLegalize() &&
1369         !ISD::isSignedIntSetCC(Cond) &&
1370         N0.getOpcode() == ISD::AND && C1 == 0 &&
1371         N0.getNode()->hasOneUse() &&
1372         isa<LoadSDNode>(N0.getOperand(0)) &&
1373         N0.getOperand(0).getNode()->hasOneUse() &&
1374         isa<ConstantSDNode>(N0.getOperand(1))) {
1375       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1376       APInt bestMask;
1377       unsigned bestWidth = 0, bestOffset = 0;
1378       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1379         unsigned origWidth = N0.getValueType().getSizeInBits();
1380         unsigned maskWidth = origWidth;
1381         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1382         // 8 bits, but have to be careful...
1383         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1384           origWidth = Lod->getMemoryVT().getSizeInBits();
1385         const APInt &Mask =
1386           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1387         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1388           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1389           for (unsigned offset=0; offset<origWidth/width; offset++) {
1390             if ((newMask & Mask) == Mask) {
1391               if (!getDataLayout()->isLittleEndian())
1392                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1393               else
1394                 bestOffset = (uint64_t)offset * (width/8);
1395               bestMask = Mask.lshr(offset * (width/8) * 8);
1396               bestWidth = width;
1397               break;
1398             }
1399             newMask = newMask << width;
1400           }
1401         }
1402       }
1403       if (bestWidth) {
1404         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1405         if (newVT.isRound()) {
1406           EVT PtrType = Lod->getOperand(1).getValueType();
1407           SDValue Ptr = Lod->getBasePtr();
1408           if (bestOffset != 0)
1409             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1410                               DAG.getConstant(bestOffset, dl, PtrType));
1411           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1412           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1413                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1414                                         false, false, false, NewAlign);
1415           return DAG.getSetCC(dl, VT,
1416                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1417                                       DAG.getConstant(bestMask.trunc(bestWidth),
1418                                                       dl, newVT)),
1419                               DAG.getConstant(0LL, dl, newVT), Cond);
1420         }
1421       }
1422     }
1423
1424     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1425     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1426       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1427
1428       // If the comparison constant has bits in the upper part, the
1429       // zero-extended value could never match.
1430       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1431                                               C1.getBitWidth() - InSize))) {
1432         switch (Cond) {
1433         case ISD::SETUGT:
1434         case ISD::SETUGE:
1435         case ISD::SETEQ: return DAG.getConstant(0, dl, VT);
1436         case ISD::SETULT:
1437         case ISD::SETULE:
1438         case ISD::SETNE: return DAG.getConstant(1, dl, VT);
1439         case ISD::SETGT:
1440         case ISD::SETGE:
1441           // True if the sign bit of C1 is set.
1442           return DAG.getConstant(C1.isNegative(), dl, VT);
1443         case ISD::SETLT:
1444         case ISD::SETLE:
1445           // True if the sign bit of C1 isn't set.
1446           return DAG.getConstant(C1.isNonNegative(), dl, VT);
1447         default:
1448           break;
1449         }
1450       }
1451
1452       // Otherwise, we can perform the comparison with the low bits.
1453       switch (Cond) {
1454       case ISD::SETEQ:
1455       case ISD::SETNE:
1456       case ISD::SETUGT:
1457       case ISD::SETUGE:
1458       case ISD::SETULT:
1459       case ISD::SETULE: {
1460         EVT newVT = N0.getOperand(0).getValueType();
1461         if (DCI.isBeforeLegalizeOps() ||
1462             (isOperationLegal(ISD::SETCC, newVT) &&
1463              getCondCodeAction(Cond, newVT.getSimpleVT()) == Legal)) {
1464           EVT NewSetCCVT = getSetCCResultType(*DAG.getContext(), newVT);
1465           SDValue NewConst = DAG.getConstant(C1.trunc(InSize), dl, newVT);
1466
1467           SDValue NewSetCC = DAG.getSetCC(dl, NewSetCCVT, N0.getOperand(0),
1468                                           NewConst, Cond);
1469           return DAG.getBoolExtOrTrunc(NewSetCC, dl, VT, N0.getValueType());
1470         }
1471         break;
1472       }
1473       default:
1474         break;   // todo, be more careful with signed comparisons
1475       }
1476     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1477                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1478       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1479       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1480       EVT ExtDstTy = N0.getValueType();
1481       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1482
1483       // If the constant doesn't fit into the number of bits for the source of
1484       // the sign extension, it is impossible for both sides to be equal.
1485       if (C1.getMinSignedBits() > ExtSrcTyBits)
1486         return DAG.getConstant(Cond == ISD::SETNE, dl, VT);
1487
1488       SDValue ZextOp;
1489       EVT Op0Ty = N0.getOperand(0).getValueType();
1490       if (Op0Ty == ExtSrcTy) {
1491         ZextOp = N0.getOperand(0);
1492       } else {
1493         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1494         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1495                               DAG.getConstant(Imm, dl, Op0Ty));
1496       }
1497       if (!DCI.isCalledByLegalizer())
1498         DCI.AddToWorklist(ZextOp.getNode());
1499       // Otherwise, make this a use of a zext.
1500       return DAG.getSetCC(dl, VT, ZextOp,
1501                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1502                                                               ExtDstTyBits,
1503                                                               ExtSrcTyBits),
1504                                           dl, ExtDstTy),
1505                           Cond);
1506     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1507                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1508       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1509       if (N0.getOpcode() == ISD::SETCC &&
1510           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1511         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1512         if (TrueWhenTrue)
1513           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1514         // Invert the condition.
1515         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1516         CC = ISD::getSetCCInverse(CC,
1517                                   N0.getOperand(0).getValueType().isInteger());
1518         if (DCI.isBeforeLegalizeOps() ||
1519             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1520           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1521       }
1522
1523       if ((N0.getOpcode() == ISD::XOR ||
1524            (N0.getOpcode() == ISD::AND &&
1525             N0.getOperand(0).getOpcode() == ISD::XOR &&
1526             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1527           isa<ConstantSDNode>(N0.getOperand(1)) &&
1528           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1529         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1530         // can only do this if the top bits are known zero.
1531         unsigned BitWidth = N0.getValueSizeInBits();
1532         if (DAG.MaskedValueIsZero(N0,
1533                                   APInt::getHighBitsSet(BitWidth,
1534                                                         BitWidth-1))) {
1535           // Okay, get the un-inverted input value.
1536           SDValue Val;
1537           if (N0.getOpcode() == ISD::XOR)
1538             Val = N0.getOperand(0);
1539           else {
1540             assert(N0.getOpcode() == ISD::AND &&
1541                     N0.getOperand(0).getOpcode() == ISD::XOR);
1542             // ((X^1)&1)^1 -> X & 1
1543             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1544                               N0.getOperand(0).getOperand(0),
1545                               N0.getOperand(1));
1546           }
1547
1548           return DAG.getSetCC(dl, VT, Val, N1,
1549                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1550         }
1551       } else if (N1C->getAPIntValue() == 1 &&
1552                  (VT == MVT::i1 ||
1553                   getBooleanContents(N0->getValueType(0)) ==
1554                       ZeroOrOneBooleanContent)) {
1555         SDValue Op0 = N0;
1556         if (Op0.getOpcode() == ISD::TRUNCATE)
1557           Op0 = Op0.getOperand(0);
1558
1559         if ((Op0.getOpcode() == ISD::XOR) &&
1560             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1561             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1562           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1563           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1564           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1565                               Cond);
1566         }
1567         if (Op0.getOpcode() == ISD::AND &&
1568             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1569             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1570           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1571           if (Op0.getValueType().bitsGT(VT))
1572             Op0 = DAG.getNode(ISD::AND, dl, VT,
1573                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1574                           DAG.getConstant(1, dl, VT));
1575           else if (Op0.getValueType().bitsLT(VT))
1576             Op0 = DAG.getNode(ISD::AND, dl, VT,
1577                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1578                         DAG.getConstant(1, dl, VT));
1579
1580           return DAG.getSetCC(dl, VT, Op0,
1581                               DAG.getConstant(0, dl, Op0.getValueType()),
1582                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1583         }
1584         if (Op0.getOpcode() == ISD::AssertZext &&
1585             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1586           return DAG.getSetCC(dl, VT, Op0,
1587                               DAG.getConstant(0, dl, Op0.getValueType()),
1588                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1589       }
1590     }
1591
1592     APInt MinVal, MaxVal;
1593     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1594     if (ISD::isSignedIntSetCC(Cond)) {
1595       MinVal = APInt::getSignedMinValue(OperandBitSize);
1596       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1597     } else {
1598       MinVal = APInt::getMinValue(OperandBitSize);
1599       MaxVal = APInt::getMaxValue(OperandBitSize);
1600     }
1601
1602     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1603     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1604       if (C1 == MinVal) return DAG.getConstant(1, dl, VT);  // X >= MIN --> true
1605       // X >= C0 --> X > (C0 - 1)
1606       APInt C = C1 - 1;
1607       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1608       if ((DCI.isBeforeLegalizeOps() ||
1609            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1610           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1611                                 isLegalICmpImmediate(C.getSExtValue())))) {
1612         return DAG.getSetCC(dl, VT, N0,
1613                             DAG.getConstant(C, dl, N1.getValueType()),
1614                             NewCC);
1615       }
1616     }
1617
1618     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1619       if (C1 == MaxVal) return DAG.getConstant(1, dl, VT);  // X <= MAX --> true
1620       // X <= C0 --> X < (C0 + 1)
1621       APInt C = C1 + 1;
1622       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1623       if ((DCI.isBeforeLegalizeOps() ||
1624            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1625           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1626                                 isLegalICmpImmediate(C.getSExtValue())))) {
1627         return DAG.getSetCC(dl, VT, N0,
1628                             DAG.getConstant(C, dl, N1.getValueType()),
1629                             NewCC);
1630       }
1631     }
1632
1633     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1634       return DAG.getConstant(0, dl, VT);      // X < MIN --> false
1635     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1636       return DAG.getConstant(1, dl, VT);      // X >= MIN --> true
1637     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1638       return DAG.getConstant(0, dl, VT);      // X > MAX --> false
1639     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1640       return DAG.getConstant(1, dl, VT);      // X <= MAX --> true
1641
1642     // Canonicalize setgt X, Min --> setne X, Min
1643     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1644       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1645     // Canonicalize setlt X, Max --> setne X, Max
1646     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1647       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1648
1649     // If we have setult X, 1, turn it into seteq X, 0
1650     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1651       return DAG.getSetCC(dl, VT, N0,
1652                           DAG.getConstant(MinVal, dl, N0.getValueType()),
1653                           ISD::SETEQ);
1654     // If we have setugt X, Max-1, turn it into seteq X, Max
1655     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1656       return DAG.getSetCC(dl, VT, N0,
1657                           DAG.getConstant(MaxVal, dl, N0.getValueType()),
1658                           ISD::SETEQ);
1659
1660     // If we have "setcc X, C0", check to see if we can shrink the immediate
1661     // by changing cc.
1662
1663     // SETUGT X, SINTMAX  -> SETLT X, 0
1664     if (Cond == ISD::SETUGT &&
1665         C1 == APInt::getSignedMaxValue(OperandBitSize))
1666       return DAG.getSetCC(dl, VT, N0,
1667                           DAG.getConstant(0, dl, N1.getValueType()),
1668                           ISD::SETLT);
1669
1670     // SETULT X, SINTMIN  -> SETGT X, -1
1671     if (Cond == ISD::SETULT &&
1672         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1673       SDValue ConstMinusOne =
1674           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize), dl,
1675                           N1.getValueType());
1676       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1677     }
1678
1679     // Fold bit comparisons when we can.
1680     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1681         (VT == N0.getValueType() ||
1682          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1683         N0.getOpcode() == ISD::AND)
1684       if (ConstantSDNode *AndRHS =
1685                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1686         EVT ShiftTy = DCI.isBeforeLegalize() ?
1687           getPointerTy() : getShiftAmountTy(N0.getValueType());
1688         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1689           // Perform the xform if the AND RHS is a single bit.
1690           if (AndRHS->getAPIntValue().isPowerOf2()) {
1691             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1692                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1693                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), dl,
1694                                    ShiftTy)));
1695           }
1696         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1697           // (X & 8) == 8  -->  (X & 8) >> 3
1698           // Perform the xform if C1 is a single bit.
1699           if (C1.isPowerOf2()) {
1700             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1701                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1702                                       DAG.getConstant(C1.logBase2(), dl,
1703                                                       ShiftTy)));
1704           }
1705         }
1706       }
1707
1708     if (C1.getMinSignedBits() <= 64 &&
1709         !isLegalICmpImmediate(C1.getSExtValue())) {
1710       // (X & -256) == 256 -> (X >> 8) == 1
1711       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1712           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1713         if (ConstantSDNode *AndRHS =
1714             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1715           const APInt &AndRHSC = AndRHS->getAPIntValue();
1716           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1717             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1718             EVT ShiftTy = DCI.isBeforeLegalize() ?
1719               getPointerTy() : getShiftAmountTy(N0.getValueType());
1720             EVT CmpTy = N0.getValueType();
1721             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1722                                         DAG.getConstant(ShiftBits, dl,
1723                                                         ShiftTy));
1724             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), dl, CmpTy);
1725             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1726           }
1727         }
1728       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1729                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1730         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1731         // X <  0x100000000 -> (X >> 32) <  1
1732         // X >= 0x100000000 -> (X >> 32) >= 1
1733         // X <= 0x0ffffffff -> (X >> 32) <  1
1734         // X >  0x0ffffffff -> (X >> 32) >= 1
1735         unsigned ShiftBits;
1736         APInt NewC = C1;
1737         ISD::CondCode NewCond = Cond;
1738         if (AdjOne) {
1739           ShiftBits = C1.countTrailingOnes();
1740           NewC = NewC + 1;
1741           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1742         } else {
1743           ShiftBits = C1.countTrailingZeros();
1744         }
1745         NewC = NewC.lshr(ShiftBits);
1746         if (ShiftBits && NewC.getMinSignedBits() <= 64 &&
1747           isLegalICmpImmediate(NewC.getSExtValue())) {
1748           EVT ShiftTy = DCI.isBeforeLegalize() ?
1749             getPointerTy() : getShiftAmountTy(N0.getValueType());
1750           EVT CmpTy = N0.getValueType();
1751           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1752                                       DAG.getConstant(ShiftBits, dl, ShiftTy));
1753           SDValue CmpRHS = DAG.getConstant(NewC, dl, CmpTy);
1754           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1755         }
1756       }
1757     }
1758   }
1759
1760   if (isa<ConstantFPSDNode>(N0.getNode())) {
1761     // Constant fold or commute setcc.
1762     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1763     if (O.getNode()) return O;
1764   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1765     // If the RHS of an FP comparison is a constant, simplify it away in
1766     // some cases.
1767     if (CFP->getValueAPF().isNaN()) {
1768       // If an operand is known to be a nan, we can fold it.
1769       switch (ISD::getUnorderedFlavor(Cond)) {
1770       default: llvm_unreachable("Unknown flavor!");
1771       case 0:  // Known false.
1772         return DAG.getConstant(0, dl, VT);
1773       case 1:  // Known true.
1774         return DAG.getConstant(1, dl, VT);
1775       case 2:  // Undefined.
1776         return DAG.getUNDEF(VT);
1777       }
1778     }
1779
1780     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1781     // constant if knowing that the operand is non-nan is enough.  We prefer to
1782     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1783     // materialize 0.0.
1784     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1785       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1786
1787     // If the condition is not legal, see if we can find an equivalent one
1788     // which is legal.
1789     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1790       // If the comparison was an awkward floating-point == or != and one of
1791       // the comparison operands is infinity or negative infinity, convert the
1792       // condition to a less-awkward <= or >=.
1793       if (CFP->getValueAPF().isInfinity()) {
1794         if (CFP->getValueAPF().isNegative()) {
1795           if (Cond == ISD::SETOEQ &&
1796               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1797             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1798           if (Cond == ISD::SETUEQ &&
1799               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1800             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1801           if (Cond == ISD::SETUNE &&
1802               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1803             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1804           if (Cond == ISD::SETONE &&
1805               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1806             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1807         } else {
1808           if (Cond == ISD::SETOEQ &&
1809               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1810             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1811           if (Cond == ISD::SETUEQ &&
1812               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1813             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1814           if (Cond == ISD::SETUNE &&
1815               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1816             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1817           if (Cond == ISD::SETONE &&
1818               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1819             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1820         }
1821       }
1822     }
1823   }
1824
1825   if (N0 == N1) {
1826     // The sext(setcc()) => setcc() optimization relies on the appropriate
1827     // constant being emitted.
1828     uint64_t EqVal = 0;
1829     switch (getBooleanContents(N0.getValueType())) {
1830     case UndefinedBooleanContent:
1831     case ZeroOrOneBooleanContent:
1832       EqVal = ISD::isTrueWhenEqual(Cond);
1833       break;
1834     case ZeroOrNegativeOneBooleanContent:
1835       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1836       break;
1837     }
1838
1839     // We can always fold X == X for integer setcc's.
1840     if (N0.getValueType().isInteger()) {
1841       return DAG.getConstant(EqVal, dl, VT);
1842     }
1843     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1844     if (UOF == 2)   // FP operators that are undefined on NaNs.
1845       return DAG.getConstant(EqVal, dl, VT);
1846     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1847       return DAG.getConstant(EqVal, dl, VT);
1848     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1849     // if it is not already.
1850     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1851     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1852           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1853       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1854   }
1855
1856   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1857       N0.getValueType().isInteger()) {
1858     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1859         N0.getOpcode() == ISD::XOR) {
1860       // Simplify (X+Y) == (X+Z) -->  Y == Z
1861       if (N0.getOpcode() == N1.getOpcode()) {
1862         if (N0.getOperand(0) == N1.getOperand(0))
1863           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1864         if (N0.getOperand(1) == N1.getOperand(1))
1865           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1866         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1867           // If X op Y == Y op X, try other combinations.
1868           if (N0.getOperand(0) == N1.getOperand(1))
1869             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1870                                 Cond);
1871           if (N0.getOperand(1) == N1.getOperand(0))
1872             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1873                                 Cond);
1874         }
1875       }
1876
1877       // If RHS is a legal immediate value for a compare instruction, we need
1878       // to be careful about increasing register pressure needlessly.
1879       bool LegalRHSImm = false;
1880
1881       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1882         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1883           // Turn (X+C1) == C2 --> X == C2-C1
1884           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1885             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1886                                 DAG.getConstant(RHSC->getAPIntValue()-
1887                                                 LHSR->getAPIntValue(),
1888                                 dl, N0.getValueType()), Cond);
1889           }
1890
1891           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1892           if (N0.getOpcode() == ISD::XOR)
1893             // If we know that all of the inverted bits are zero, don't bother
1894             // performing the inversion.
1895             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1896               return
1897                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1898                              DAG.getConstant(LHSR->getAPIntValue() ^
1899                                                RHSC->getAPIntValue(),
1900                                              dl, N0.getValueType()),
1901                              Cond);
1902         }
1903
1904         // Turn (C1-X) == C2 --> X == C1-C2
1905         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1906           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1907             return
1908               DAG.getSetCC(dl, VT, N0.getOperand(1),
1909                            DAG.getConstant(SUBC->getAPIntValue() -
1910                                              RHSC->getAPIntValue(),
1911                                            dl, N0.getValueType()),
1912                            Cond);
1913           }
1914         }
1915
1916         // Could RHSC fold directly into a compare?
1917         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1918           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1919       }
1920
1921       // Simplify (X+Z) == X -->  Z == 0
1922       // Don't do this if X is an immediate that can fold into a cmp
1923       // instruction and X+Z has other uses. It could be an induction variable
1924       // chain, and the transform would increase register pressure.
1925       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1926         if (N0.getOperand(0) == N1)
1927           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1928                               DAG.getConstant(0, dl, N0.getValueType()), Cond);
1929         if (N0.getOperand(1) == N1) {
1930           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1931             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1932                                 DAG.getConstant(0, dl, N0.getValueType()),
1933                                 Cond);
1934           if (N0.getNode()->hasOneUse()) {
1935             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1936             // (Z-X) == X  --> Z == X<<1
1937             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1938                        DAG.getConstant(1, dl,
1939                                        getShiftAmountTy(N1.getValueType())));
1940             if (!DCI.isCalledByLegalizer())
1941               DCI.AddToWorklist(SH.getNode());
1942             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1943           }
1944         }
1945       }
1946     }
1947
1948     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1949         N1.getOpcode() == ISD::XOR) {
1950       // Simplify  X == (X+Z) -->  Z == 0
1951       if (N1.getOperand(0) == N0)
1952         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1953                         DAG.getConstant(0, dl, N1.getValueType()), Cond);
1954       if (N1.getOperand(1) == N0) {
1955         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1956           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1957                           DAG.getConstant(0, dl, N1.getValueType()), Cond);
1958         if (N1.getNode()->hasOneUse()) {
1959           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1960           // X == (Z-X)  --> X<<1 == Z
1961           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1962                        DAG.getConstant(1, dl,
1963                                        getShiftAmountTy(N0.getValueType())));
1964           if (!DCI.isCalledByLegalizer())
1965             DCI.AddToWorklist(SH.getNode());
1966           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1967         }
1968       }
1969     }
1970
1971     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1972     // Note that where y is variable and is known to have at most
1973     // one bit set (for example, if it is z&1) we cannot do this;
1974     // the expressions are not equivalent when y==0.
1975     if (N0.getOpcode() == ISD::AND)
1976       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1977         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1978           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1979           if (DCI.isBeforeLegalizeOps() ||
1980               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1981             SDValue Zero = DAG.getConstant(0, dl, N1.getValueType());
1982             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1983           }
1984         }
1985       }
1986     if (N1.getOpcode() == ISD::AND)
1987       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1988         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1989           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1990           if (DCI.isBeforeLegalizeOps() ||
1991               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1992             SDValue Zero = DAG.getConstant(0, dl, N0.getValueType());
1993             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1994           }
1995         }
1996       }
1997   }
1998
1999   // Fold away ALL boolean setcc's.
2000   SDValue Temp;
2001   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2002     switch (Cond) {
2003     default: llvm_unreachable("Unknown integer setcc!");
2004     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2005       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2006       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2007       if (!DCI.isCalledByLegalizer())
2008         DCI.AddToWorklist(Temp.getNode());
2009       break;
2010     case ISD::SETNE:  // X != Y   -->  (X^Y)
2011       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2012       break;
2013     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2014     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2015       Temp = DAG.getNOT(dl, N0, MVT::i1);
2016       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2017       if (!DCI.isCalledByLegalizer())
2018         DCI.AddToWorklist(Temp.getNode());
2019       break;
2020     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2021     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2022       Temp = DAG.getNOT(dl, N1, MVT::i1);
2023       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2024       if (!DCI.isCalledByLegalizer())
2025         DCI.AddToWorklist(Temp.getNode());
2026       break;
2027     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2028     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2029       Temp = DAG.getNOT(dl, N0, MVT::i1);
2030       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2031       if (!DCI.isCalledByLegalizer())
2032         DCI.AddToWorklist(Temp.getNode());
2033       break;
2034     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2035     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2036       Temp = DAG.getNOT(dl, N1, MVT::i1);
2037       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2038       break;
2039     }
2040     if (VT != MVT::i1) {
2041       if (!DCI.isCalledByLegalizer())
2042         DCI.AddToWorklist(N0.getNode());
2043       // FIXME: If running after legalize, we probably can't do this.
2044       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2045     }
2046     return N0;
2047   }
2048
2049   // Could not fold it.
2050   return SDValue();
2051 }
2052
2053 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2054 /// node is a GlobalAddress + offset.
2055 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2056                                     int64_t &Offset) const {
2057   if (isa<GlobalAddressSDNode>(N)) {
2058     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2059     GA = GASD->getGlobal();
2060     Offset += GASD->getOffset();
2061     return true;
2062   }
2063
2064   if (N->getOpcode() == ISD::ADD) {
2065     SDValue N1 = N->getOperand(0);
2066     SDValue N2 = N->getOperand(1);
2067     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2068       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2069       if (V) {
2070         Offset += V->getSExtValue();
2071         return true;
2072       }
2073     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2074       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2075       if (V) {
2076         Offset += V->getSExtValue();
2077         return true;
2078       }
2079     }
2080   }
2081
2082   return false;
2083 }
2084
2085
2086 SDValue TargetLowering::
2087 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2088   // Default implementation: no optimization.
2089   return SDValue();
2090 }
2091
2092 //===----------------------------------------------------------------------===//
2093 //  Inline Assembler Implementation Methods
2094 //===----------------------------------------------------------------------===//
2095
2096
2097 TargetLowering::ConstraintType
2098 TargetLowering::getConstraintType(const std::string &Constraint) const {
2099   unsigned S = Constraint.size();
2100
2101   if (S == 1) {
2102     switch (Constraint[0]) {
2103     default: break;
2104     case 'r': return C_RegisterClass;
2105     case 'm':    // memory
2106     case 'o':    // offsetable
2107     case 'V':    // not offsetable
2108       return C_Memory;
2109     case 'i':    // Simple Integer or Relocatable Constant
2110     case 'n':    // Simple Integer
2111     case 'E':    // Floating Point Constant
2112     case 'F':    // Floating Point Constant
2113     case 's':    // Relocatable Constant
2114     case 'p':    // Address.
2115     case 'X':    // Allow ANY value.
2116     case 'I':    // Target registers.
2117     case 'J':
2118     case 'K':
2119     case 'L':
2120     case 'M':
2121     case 'N':
2122     case 'O':
2123     case 'P':
2124     case '<':
2125     case '>':
2126       return C_Other;
2127     }
2128   }
2129
2130   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2131     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2132       return C_Memory;
2133     return C_Register;
2134   }
2135   return C_Unknown;
2136 }
2137
2138 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2139 /// with another that has more specific requirements based on the type of the
2140 /// corresponding operand.
2141 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2142   if (ConstraintVT.isInteger())
2143     return "r";
2144   if (ConstraintVT.isFloatingPoint())
2145     return "f";      // works for many targets
2146   return nullptr;
2147 }
2148
2149 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2150 /// vector.  If it is invalid, don't add anything to Ops.
2151 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2152                                                   std::string &Constraint,
2153                                                   std::vector<SDValue> &Ops,
2154                                                   SelectionDAG &DAG) const {
2155
2156   if (Constraint.length() > 1) return;
2157
2158   char ConstraintLetter = Constraint[0];
2159   switch (ConstraintLetter) {
2160   default: break;
2161   case 'X':     // Allows any operand; labels (basic block) use this.
2162     if (Op.getOpcode() == ISD::BasicBlock) {
2163       Ops.push_back(Op);
2164       return;
2165     }
2166     // fall through
2167   case 'i':    // Simple Integer or Relocatable Constant
2168   case 'n':    // Simple Integer
2169   case 's': {  // Relocatable Constant
2170     // These operands are interested in values of the form (GV+C), where C may
2171     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2172     // is possible and fine if either GV or C are missing.
2173     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2174     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2175
2176     // If we have "(add GV, C)", pull out GV/C
2177     if (Op.getOpcode() == ISD::ADD) {
2178       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2179       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2180       if (!C || !GA) {
2181         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2182         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2183       }
2184       if (!C || !GA)
2185         C = nullptr, GA = nullptr;
2186     }
2187
2188     // If we find a valid operand, map to the TargetXXX version so that the
2189     // value itself doesn't get selected.
2190     if (GA) {   // Either &GV   or   &GV+C
2191       if (ConstraintLetter != 'n') {
2192         int64_t Offs = GA->getOffset();
2193         if (C) Offs += C->getZExtValue();
2194         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2195                                                  C ? SDLoc(C) : SDLoc(),
2196                                                  Op.getValueType(), Offs));
2197         return;
2198       }
2199     }
2200     if (C) {   // just C, no GV.
2201       // Simple constants are not allowed for 's'.
2202       if (ConstraintLetter != 's') {
2203         // gcc prints these as sign extended.  Sign extend value to 64 bits
2204         // now; without this it would get ZExt'd later in
2205         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2206         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2207                                             SDLoc(C), MVT::i64));
2208         return;
2209       }
2210     }
2211     break;
2212   }
2213   }
2214 }
2215
2216 std::pair<unsigned, const TargetRegisterClass *>
2217 TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *RI,
2218                                              const std::string &Constraint,
2219                                              MVT VT) const {
2220   if (Constraint.empty() || Constraint[0] != '{')
2221     return std::make_pair(0u, static_cast<TargetRegisterClass*>(nullptr));
2222   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2223
2224   // Remove the braces from around the name.
2225   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2226
2227   std::pair<unsigned, const TargetRegisterClass*> R =
2228     std::make_pair(0u, static_cast<const TargetRegisterClass*>(nullptr));
2229
2230   // Figure out which register class contains this reg.
2231   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2232        E = RI->regclass_end(); RCI != E; ++RCI) {
2233     const TargetRegisterClass *RC = *RCI;
2234
2235     // If none of the value types for this register class are valid, we
2236     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2237     if (!isLegalRC(RC))
2238       continue;
2239
2240     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2241          I != E; ++I) {
2242       if (RegName.equals_lower(RI->getName(*I))) {
2243         std::pair<unsigned, const TargetRegisterClass*> S =
2244           std::make_pair(*I, RC);
2245
2246         // If this register class has the requested value type, return it,
2247         // otherwise keep searching and return the first class found
2248         // if no other is found which explicitly has the requested type.
2249         if (RC->hasType(VT))
2250           return S;
2251         else if (!R.second)
2252           R = S;
2253       }
2254     }
2255   }
2256
2257   return R;
2258 }
2259
2260 //===----------------------------------------------------------------------===//
2261 // Constraint Selection.
2262
2263 /// isMatchingInputConstraint - Return true of this is an input operand that is
2264 /// a matching constraint like "4".
2265 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2266   assert(!ConstraintCode.empty() && "No known constraint!");
2267   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2268 }
2269
2270 /// getMatchedOperand - If this is an input matching constraint, this method
2271 /// returns the output operand it matches.
2272 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2273   assert(!ConstraintCode.empty() && "No known constraint!");
2274   return atoi(ConstraintCode.c_str());
2275 }
2276
2277
2278 /// ParseConstraints - Split up the constraint string from the inline
2279 /// assembly value into the specific constraints and their prefixes,
2280 /// and also tie in the associated operand values.
2281 /// If this returns an empty vector, and if the constraint string itself
2282 /// isn't empty, there was an error parsing.
2283 TargetLowering::AsmOperandInfoVector
2284 TargetLowering::ParseConstraints(const TargetRegisterInfo *TRI,
2285                                  ImmutableCallSite CS) const {
2286   /// ConstraintOperands - Information about all of the constraints.
2287   AsmOperandInfoVector ConstraintOperands;
2288   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2289   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2290
2291   // Do a prepass over the constraints, canonicalizing them, and building up the
2292   // ConstraintOperands list.
2293   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2294   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2295
2296   for (InlineAsm::ConstraintInfo &CI : IA->ParseConstraints()) {
2297     ConstraintOperands.emplace_back(std::move(CI));
2298     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2299
2300     // Update multiple alternative constraint count.
2301     if (OpInfo.multipleAlternatives.size() > maCount)
2302       maCount = OpInfo.multipleAlternatives.size();
2303
2304     OpInfo.ConstraintVT = MVT::Other;
2305
2306     // Compute the value type for each operand.
2307     switch (OpInfo.Type) {
2308     case InlineAsm::isOutput:
2309       // Indirect outputs just consume an argument.
2310       if (OpInfo.isIndirect) {
2311         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2312         break;
2313       }
2314
2315       // The return value of the call is this value.  As such, there is no
2316       // corresponding argument.
2317       assert(!CS.getType()->isVoidTy() &&
2318              "Bad inline asm!");
2319       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2320         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2321       } else {
2322         assert(ResNo == 0 && "Asm only has one result!");
2323         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2324       }
2325       ++ResNo;
2326       break;
2327     case InlineAsm::isInput:
2328       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2329       break;
2330     case InlineAsm::isClobber:
2331       // Nothing to do.
2332       break;
2333     }
2334
2335     if (OpInfo.CallOperandVal) {
2336       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2337       if (OpInfo.isIndirect) {
2338         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2339         if (!PtrTy)
2340           report_fatal_error("Indirect operand for inline asm not a pointer!");
2341         OpTy = PtrTy->getElementType();
2342       }
2343
2344       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2345       if (StructType *STy = dyn_cast<StructType>(OpTy))
2346         if (STy->getNumElements() == 1)
2347           OpTy = STy->getElementType(0);
2348
2349       // If OpTy is not a single value, it may be a struct/union that we
2350       // can tile with integers.
2351       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2352         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2353         switch (BitSize) {
2354         default: break;
2355         case 1:
2356         case 8:
2357         case 16:
2358         case 32:
2359         case 64:
2360         case 128:
2361           OpInfo.ConstraintVT =
2362             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2363           break;
2364         }
2365       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2366         unsigned PtrSize
2367           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2368         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2369       } else {
2370         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2371       }
2372     }
2373   }
2374
2375   // If we have multiple alternative constraints, select the best alternative.
2376   if (!ConstraintOperands.empty()) {
2377     if (maCount) {
2378       unsigned bestMAIndex = 0;
2379       int bestWeight = -1;
2380       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2381       int weight = -1;
2382       unsigned maIndex;
2383       // Compute the sums of the weights for each alternative, keeping track
2384       // of the best (highest weight) one so far.
2385       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2386         int weightSum = 0;
2387         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2388             cIndex != eIndex; ++cIndex) {
2389           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2390           if (OpInfo.Type == InlineAsm::isClobber)
2391             continue;
2392
2393           // If this is an output operand with a matching input operand,
2394           // look up the matching input. If their types mismatch, e.g. one
2395           // is an integer, the other is floating point, or their sizes are
2396           // different, flag it as an maCantMatch.
2397           if (OpInfo.hasMatchingInput()) {
2398             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2399             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2400               if ((OpInfo.ConstraintVT.isInteger() !=
2401                    Input.ConstraintVT.isInteger()) ||
2402                   (OpInfo.ConstraintVT.getSizeInBits() !=
2403                    Input.ConstraintVT.getSizeInBits())) {
2404                 weightSum = -1;  // Can't match.
2405                 break;
2406               }
2407             }
2408           }
2409           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2410           if (weight == -1) {
2411             weightSum = -1;
2412             break;
2413           }
2414           weightSum += weight;
2415         }
2416         // Update best.
2417         if (weightSum > bestWeight) {
2418           bestWeight = weightSum;
2419           bestMAIndex = maIndex;
2420         }
2421       }
2422
2423       // Now select chosen alternative in each constraint.
2424       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2425           cIndex != eIndex; ++cIndex) {
2426         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2427         if (cInfo.Type == InlineAsm::isClobber)
2428           continue;
2429         cInfo.selectAlternative(bestMAIndex);
2430       }
2431     }
2432   }
2433
2434   // Check and hook up tied operands, choose constraint code to use.
2435   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2436       cIndex != eIndex; ++cIndex) {
2437     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2438
2439     // If this is an output operand with a matching input operand, look up the
2440     // matching input. If their types mismatch, e.g. one is an integer, the
2441     // other is floating point, or their sizes are different, flag it as an
2442     // error.
2443     if (OpInfo.hasMatchingInput()) {
2444       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2445
2446       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2447         std::pair<unsigned, const TargetRegisterClass *> MatchRC =
2448             getRegForInlineAsmConstraint(TRI, OpInfo.ConstraintCode,
2449                                          OpInfo.ConstraintVT);
2450         std::pair<unsigned, const TargetRegisterClass *> InputRC =
2451             getRegForInlineAsmConstraint(TRI, Input.ConstraintCode,
2452                                          Input.ConstraintVT);
2453         if ((OpInfo.ConstraintVT.isInteger() !=
2454              Input.ConstraintVT.isInteger()) ||
2455             (MatchRC.second != InputRC.second)) {
2456           report_fatal_error("Unsupported asm: input constraint"
2457                              " with a matching output constraint of"
2458                              " incompatible type!");
2459         }
2460       }
2461
2462     }
2463   }
2464
2465   return ConstraintOperands;
2466 }
2467
2468
2469 /// getConstraintGenerality - Return an integer indicating how general CT
2470 /// is.
2471 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2472   switch (CT) {
2473   case TargetLowering::C_Other:
2474   case TargetLowering::C_Unknown:
2475     return 0;
2476   case TargetLowering::C_Register:
2477     return 1;
2478   case TargetLowering::C_RegisterClass:
2479     return 2;
2480   case TargetLowering::C_Memory:
2481     return 3;
2482   }
2483   llvm_unreachable("Invalid constraint type");
2484 }
2485
2486 /// Examine constraint type and operand type and determine a weight value.
2487 /// This object must already have been set up with the operand type
2488 /// and the current alternative constraint selected.
2489 TargetLowering::ConstraintWeight
2490   TargetLowering::getMultipleConstraintMatchWeight(
2491     AsmOperandInfo &info, int maIndex) const {
2492   InlineAsm::ConstraintCodeVector *rCodes;
2493   if (maIndex >= (int)info.multipleAlternatives.size())
2494     rCodes = &info.Codes;
2495   else
2496     rCodes = &info.multipleAlternatives[maIndex].Codes;
2497   ConstraintWeight BestWeight = CW_Invalid;
2498
2499   // Loop over the options, keeping track of the most general one.
2500   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2501     ConstraintWeight weight =
2502       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2503     if (weight > BestWeight)
2504       BestWeight = weight;
2505   }
2506
2507   return BestWeight;
2508 }
2509
2510 /// Examine constraint type and operand type and determine a weight value.
2511 /// This object must already have been set up with the operand type
2512 /// and the current alternative constraint selected.
2513 TargetLowering::ConstraintWeight
2514   TargetLowering::getSingleConstraintMatchWeight(
2515     AsmOperandInfo &info, const char *constraint) const {
2516   ConstraintWeight weight = CW_Invalid;
2517   Value *CallOperandVal = info.CallOperandVal;
2518     // If we don't have a value, we can't do a match,
2519     // but allow it at the lowest weight.
2520   if (!CallOperandVal)
2521     return CW_Default;
2522   // Look at the constraint type.
2523   switch (*constraint) {
2524     case 'i': // immediate integer.
2525     case 'n': // immediate integer with a known value.
2526       if (isa<ConstantInt>(CallOperandVal))
2527         weight = CW_Constant;
2528       break;
2529     case 's': // non-explicit intregal immediate.
2530       if (isa<GlobalValue>(CallOperandVal))
2531         weight = CW_Constant;
2532       break;
2533     case 'E': // immediate float if host format.
2534     case 'F': // immediate float.
2535       if (isa<ConstantFP>(CallOperandVal))
2536         weight = CW_Constant;
2537       break;
2538     case '<': // memory operand with autodecrement.
2539     case '>': // memory operand with autoincrement.
2540     case 'm': // memory operand.
2541     case 'o': // offsettable memory operand
2542     case 'V': // non-offsettable memory operand
2543       weight = CW_Memory;
2544       break;
2545     case 'r': // general register.
2546     case 'g': // general register, memory operand or immediate integer.
2547               // note: Clang converts "g" to "imr".
2548       if (CallOperandVal->getType()->isIntegerTy())
2549         weight = CW_Register;
2550       break;
2551     case 'X': // any operand.
2552     default:
2553       weight = CW_Default;
2554       break;
2555   }
2556   return weight;
2557 }
2558
2559 /// ChooseConstraint - If there are multiple different constraints that we
2560 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2561 /// This is somewhat tricky: constraints fall into four classes:
2562 ///    Other         -> immediates and magic values
2563 ///    Register      -> one specific register
2564 ///    RegisterClass -> a group of regs
2565 ///    Memory        -> memory
2566 /// Ideally, we would pick the most specific constraint possible: if we have
2567 /// something that fits into a register, we would pick it.  The problem here
2568 /// is that if we have something that could either be in a register or in
2569 /// memory that use of the register could cause selection of *other*
2570 /// operands to fail: they might only succeed if we pick memory.  Because of
2571 /// this the heuristic we use is:
2572 ///
2573 ///  1) If there is an 'other' constraint, and if the operand is valid for
2574 ///     that constraint, use it.  This makes us take advantage of 'i'
2575 ///     constraints when available.
2576 ///  2) Otherwise, pick the most general constraint present.  This prefers
2577 ///     'm' over 'r', for example.
2578 ///
2579 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2580                              const TargetLowering &TLI,
2581                              SDValue Op, SelectionDAG *DAG) {
2582   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2583   unsigned BestIdx = 0;
2584   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2585   int BestGenerality = -1;
2586
2587   // Loop over the options, keeping track of the most general one.
2588   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2589     TargetLowering::ConstraintType CType =
2590       TLI.getConstraintType(OpInfo.Codes[i]);
2591
2592     // If this is an 'other' constraint, see if the operand is valid for it.
2593     // For example, on X86 we might have an 'rI' constraint.  If the operand
2594     // is an integer in the range [0..31] we want to use I (saving a load
2595     // of a register), otherwise we must use 'r'.
2596     if (CType == TargetLowering::C_Other && Op.getNode()) {
2597       assert(OpInfo.Codes[i].size() == 1 &&
2598              "Unhandled multi-letter 'other' constraint");
2599       std::vector<SDValue> ResultOps;
2600       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2601                                        ResultOps, *DAG);
2602       if (!ResultOps.empty()) {
2603         BestType = CType;
2604         BestIdx = i;
2605         break;
2606       }
2607     }
2608
2609     // Things with matching constraints can only be registers, per gcc
2610     // documentation.  This mainly affects "g" constraints.
2611     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2612       continue;
2613
2614     // This constraint letter is more general than the previous one, use it.
2615     int Generality = getConstraintGenerality(CType);
2616     if (Generality > BestGenerality) {
2617       BestType = CType;
2618       BestIdx = i;
2619       BestGenerality = Generality;
2620     }
2621   }
2622
2623   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2624   OpInfo.ConstraintType = BestType;
2625 }
2626
2627 /// ComputeConstraintToUse - Determines the constraint code and constraint
2628 /// type to use for the specific AsmOperandInfo, setting
2629 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2630 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2631                                             SDValue Op,
2632                                             SelectionDAG *DAG) const {
2633   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2634
2635   // Single-letter constraints ('r') are very common.
2636   if (OpInfo.Codes.size() == 1) {
2637     OpInfo.ConstraintCode = OpInfo.Codes[0];
2638     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2639   } else {
2640     ChooseConstraint(OpInfo, *this, Op, DAG);
2641   }
2642
2643   // 'X' matches anything.
2644   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2645     // Labels and constants are handled elsewhere ('X' is the only thing
2646     // that matches labels).  For Functions, the type here is the type of
2647     // the result, which is not what we want to look at; leave them alone.
2648     Value *v = OpInfo.CallOperandVal;
2649     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2650       OpInfo.CallOperandVal = v;
2651       return;
2652     }
2653
2654     // Otherwise, try to resolve it to something we know about by looking at
2655     // the actual operand type.
2656     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2657       OpInfo.ConstraintCode = Repl;
2658       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2659     }
2660   }
2661 }
2662
2663 /// \brief Given an exact SDIV by a constant, create a multiplication
2664 /// with the multiplicative inverse of the constant.
2665 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2666                                        SelectionDAG &DAG) const {
2667   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2668   APInt d = C->getAPIntValue();
2669   assert(d != 0 && "Division by zero!");
2670
2671   // Shift the value upfront if it is even, so the LSB is one.
2672   unsigned ShAmt = d.countTrailingZeros();
2673   if (ShAmt) {
2674     // TODO: For UDIV use SRL instead of SRA.
2675     SDValue Amt =
2676         DAG.getConstant(ShAmt, dl, getShiftAmountTy(Op1.getValueType()));
2677     SDNodeFlags Flags;
2678     Flags.setExact(true);
2679     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt, &Flags);
2680     d = d.ashr(ShAmt);
2681   }
2682
2683   // Calculate the multiplicative inverse, using Newton's method.
2684   APInt t, xn = d;
2685   while ((t = d*xn) != 1)
2686     xn *= APInt(d.getBitWidth(), 2) - t;
2687
2688   Op2 = DAG.getConstant(xn, dl, Op1.getValueType());
2689   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2690 }
2691
2692 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2693 /// return a DAG expression to select that will generate the same value by
2694 /// multiplying by a magic number.
2695 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2696 SDValue TargetLowering::BuildSDIV(SDNode *N, const APInt &Divisor,
2697                                   SelectionDAG &DAG, bool IsAfterLegalization,
2698                                   std::vector<SDNode *> *Created) const {
2699   assert(Created && "No vector to hold sdiv ops.");
2700
2701   EVT VT = N->getValueType(0);
2702   SDLoc dl(N);
2703
2704   // Check to see if we can do this.
2705   // FIXME: We should be more aggressive here.
2706   if (!isTypeLegal(VT))
2707     return SDValue();
2708
2709   APInt::ms magics = Divisor.magic();
2710
2711   // Multiply the numerator (operand 0) by the magic value
2712   // FIXME: We should support doing a MUL in a wider type
2713   SDValue Q;
2714   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2715                             isOperationLegalOrCustom(ISD::MULHS, VT))
2716     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2717                     DAG.getConstant(magics.m, dl, VT));
2718   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2719                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2720     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2721                               N->getOperand(0),
2722                               DAG.getConstant(magics.m, dl, VT)).getNode(), 1);
2723   else
2724     return SDValue();       // No mulhs or equvialent
2725   // If d > 0 and m < 0, add the numerator
2726   if (Divisor.isStrictlyPositive() && magics.m.isNegative()) {
2727     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2728     Created->push_back(Q.getNode());
2729   }
2730   // If d < 0 and m > 0, subtract the numerator.
2731   if (Divisor.isNegative() && magics.m.isStrictlyPositive()) {
2732     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2733     Created->push_back(Q.getNode());
2734   }
2735   // Shift right algebraic if shift value is nonzero
2736   if (magics.s > 0) {
2737     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2738                     DAG.getConstant(magics.s, dl,
2739                                     getShiftAmountTy(Q.getValueType())));
2740     Created->push_back(Q.getNode());
2741   }
2742   // Extract the sign bit and add it to the quotient
2743   SDValue T = DAG.getNode(ISD::SRL, dl, VT, Q,
2744                           DAG.getConstant(VT.getScalarSizeInBits() - 1, dl,
2745                                           getShiftAmountTy(Q.getValueType())));
2746   Created->push_back(T.getNode());
2747   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2748 }
2749
2750 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2751 /// return a DAG expression to select that will generate the same value by
2752 /// multiplying by a magic number.
2753 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2754 SDValue TargetLowering::BuildUDIV(SDNode *N, const APInt &Divisor,
2755                                   SelectionDAG &DAG, bool IsAfterLegalization,
2756                                   std::vector<SDNode *> *Created) const {
2757   assert(Created && "No vector to hold udiv ops.");
2758
2759   EVT VT = N->getValueType(0);
2760   SDLoc dl(N);
2761
2762   // Check to see if we can do this.
2763   // FIXME: We should be more aggressive here.
2764   if (!isTypeLegal(VT))
2765     return SDValue();
2766
2767   // FIXME: We should use a narrower constant when the upper
2768   // bits are known to be zero.
2769   APInt::mu magics = Divisor.magicu();
2770
2771   SDValue Q = N->getOperand(0);
2772
2773   // If the divisor is even, we can avoid using the expensive fixup by shifting
2774   // the divided value upfront.
2775   if (magics.a != 0 && !Divisor[0]) {
2776     unsigned Shift = Divisor.countTrailingZeros();
2777     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2778                     DAG.getConstant(Shift, dl,
2779                                     getShiftAmountTy(Q.getValueType())));
2780     Created->push_back(Q.getNode());
2781
2782     // Get magic number for the shifted divisor.
2783     magics = Divisor.lshr(Shift).magicu(Shift);
2784     assert(magics.a == 0 && "Should use cheap fixup now");
2785   }
2786
2787   // Multiply the numerator (operand 0) by the magic value
2788   // FIXME: We should support doing a MUL in a wider type
2789   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2790                             isOperationLegalOrCustom(ISD::MULHU, VT))
2791     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, dl, VT));
2792   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2793                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2794     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2795                             DAG.getConstant(magics.m, dl, VT)).getNode(), 1);
2796   else
2797     return SDValue();       // No mulhu or equvialent
2798
2799   Created->push_back(Q.getNode());
2800
2801   if (magics.a == 0) {
2802     assert(magics.s < Divisor.getBitWidth() &&
2803            "We shouldn't generate an undefined shift!");
2804     return DAG.getNode(ISD::SRL, dl, VT, Q,
2805                        DAG.getConstant(magics.s, dl,
2806                                        getShiftAmountTy(Q.getValueType())));
2807   } else {
2808     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2809     Created->push_back(NPQ.getNode());
2810     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2811                       DAG.getConstant(1, dl,
2812                                       getShiftAmountTy(NPQ.getValueType())));
2813     Created->push_back(NPQ.getNode());
2814     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2815     Created->push_back(NPQ.getNode());
2816     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2817                        DAG.getConstant(magics.s - 1, dl,
2818                                        getShiftAmountTy(NPQ.getValueType())));
2819   }
2820 }
2821
2822 bool TargetLowering::
2823 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2824   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2825     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2826                                 "be a constant integer");
2827     return true;
2828   }
2829
2830   return false;
2831 }
2832
2833 //===----------------------------------------------------------------------===//
2834 // Legalization Utilities
2835 //===----------------------------------------------------------------------===//
2836
2837 bool TargetLowering::expandMUL(SDNode *N, SDValue &Lo, SDValue &Hi, EVT HiLoVT,
2838                                SelectionDAG &DAG, SDValue LL, SDValue LH,
2839                                SDValue RL, SDValue RH) const {
2840   EVT VT = N->getValueType(0);
2841   SDLoc dl(N);
2842
2843   bool HasMULHS = isOperationLegalOrCustom(ISD::MULHS, HiLoVT);
2844   bool HasMULHU = isOperationLegalOrCustom(ISD::MULHU, HiLoVT);
2845   bool HasSMUL_LOHI = isOperationLegalOrCustom(ISD::SMUL_LOHI, HiLoVT);
2846   bool HasUMUL_LOHI = isOperationLegalOrCustom(ISD::UMUL_LOHI, HiLoVT);
2847   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
2848     unsigned OuterBitSize = VT.getSizeInBits();
2849     unsigned InnerBitSize = HiLoVT.getSizeInBits();
2850     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
2851     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
2852
2853     // LL, LH, RL, and RH must be either all NULL or all set to a value.
2854     assert((LL.getNode() && LH.getNode() && RL.getNode() && RH.getNode()) ||
2855            (!LL.getNode() && !LH.getNode() && !RL.getNode() && !RH.getNode()));
2856
2857     if (!LL.getNode() && !RL.getNode() &&
2858         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2859       LL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(0));
2860       RL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(1));
2861     }
2862
2863     if (!LL.getNode())
2864       return false;
2865
2866     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
2867     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
2868         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
2869       // The inputs are both zero-extended.
2870       if (HasUMUL_LOHI) {
2871         // We can emit a umul_lohi.
2872         Lo = DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(HiLoVT, HiLoVT), LL,
2873                          RL);
2874         Hi = SDValue(Lo.getNode(), 1);
2875         return true;
2876       }
2877       if (HasMULHU) {
2878         // We can emit a mulhu+mul.
2879         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2880         Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2881         return true;
2882       }
2883     }
2884     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
2885       // The input values are both sign-extended.
2886       if (HasSMUL_LOHI) {
2887         // We can emit a smul_lohi.
2888         Lo = DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(HiLoVT, HiLoVT), LL,
2889                          RL);
2890         Hi = SDValue(Lo.getNode(), 1);
2891         return true;
2892       }
2893       if (HasMULHS) {
2894         // We can emit a mulhs+mul.
2895         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2896         Hi = DAG.getNode(ISD::MULHS, dl, HiLoVT, LL, RL);
2897         return true;
2898       }
2899     }
2900
2901     if (!LH.getNode() && !RH.getNode() &&
2902         isOperationLegalOrCustom(ISD::SRL, VT) &&
2903         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2904       unsigned ShiftAmt = VT.getSizeInBits() - HiLoVT.getSizeInBits();
2905       SDValue Shift = DAG.getConstant(ShiftAmt, dl, getShiftAmountTy(VT));
2906       LH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(0), Shift);
2907       LH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, LH);
2908       RH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(1), Shift);
2909       RH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, RH);
2910     }
2911
2912     if (!LH.getNode())
2913       return false;
2914
2915     if (HasUMUL_LOHI) {
2916       // Lo,Hi = umul LHS, RHS.
2917       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
2918                                      DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2919       Lo = UMulLOHI;
2920       Hi = UMulLOHI.getValue(1);
2921       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2922       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2923       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2924       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2925       return true;
2926     }
2927     if (HasMULHU) {
2928       Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2929       Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2930       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2931       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2932       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2933       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2934       return true;
2935     }
2936   }
2937   return false;
2938 }
2939
2940 bool TargetLowering::expandFP_TO_SINT(SDNode *Node, SDValue &Result,
2941                                SelectionDAG &DAG) const {
2942   EVT VT = Node->getOperand(0).getValueType();
2943   EVT NVT = Node->getValueType(0);
2944   SDLoc dl(SDValue(Node, 0));
2945
2946   // FIXME: Only f32 to i64 conversions are supported.
2947   if (VT != MVT::f32 || NVT != MVT::i64)
2948     return false;
2949
2950   // Expand f32 -> i64 conversion
2951   // This algorithm comes from compiler-rt's implementation of fixsfdi:
2952   // https://github.com/llvm-mirror/compiler-rt/blob/master/lib/builtins/fixsfdi.c
2953   EVT IntVT = EVT::getIntegerVT(*DAG.getContext(),
2954                                 VT.getSizeInBits());
2955   SDValue ExponentMask = DAG.getConstant(0x7F800000, dl, IntVT);
2956   SDValue ExponentLoBit = DAG.getConstant(23, dl, IntVT);
2957   SDValue Bias = DAG.getConstant(127, dl, IntVT);
2958   SDValue SignMask = DAG.getConstant(APInt::getSignBit(VT.getSizeInBits()), dl,
2959                                      IntVT);
2960   SDValue SignLowBit = DAG.getConstant(VT.getSizeInBits() - 1, dl, IntVT);
2961   SDValue MantissaMask = DAG.getConstant(0x007FFFFF, dl, IntVT);
2962
2963   SDValue Bits = DAG.getNode(ISD::BITCAST, dl, IntVT, Node->getOperand(0));
2964
2965   SDValue ExponentBits = DAG.getNode(ISD::SRL, dl, IntVT,
2966       DAG.getNode(ISD::AND, dl, IntVT, Bits, ExponentMask),
2967       DAG.getZExtOrTrunc(ExponentLoBit, dl, getShiftAmountTy(IntVT)));
2968   SDValue Exponent = DAG.getNode(ISD::SUB, dl, IntVT, ExponentBits, Bias);
2969
2970   SDValue Sign = DAG.getNode(ISD::SRA, dl, IntVT,
2971       DAG.getNode(ISD::AND, dl, IntVT, Bits, SignMask),
2972       DAG.getZExtOrTrunc(SignLowBit, dl, getShiftAmountTy(IntVT)));
2973   Sign = DAG.getSExtOrTrunc(Sign, dl, NVT);
2974
2975   SDValue R = DAG.getNode(ISD::OR, dl, IntVT,
2976       DAG.getNode(ISD::AND, dl, IntVT, Bits, MantissaMask),
2977       DAG.getConstant(0x00800000, dl, IntVT));
2978
2979   R = DAG.getZExtOrTrunc(R, dl, NVT);
2980
2981
2982   R = DAG.getSelectCC(dl, Exponent, ExponentLoBit,
2983      DAG.getNode(ISD::SHL, dl, NVT, R,
2984                  DAG.getZExtOrTrunc(
2985                     DAG.getNode(ISD::SUB, dl, IntVT, Exponent, ExponentLoBit),
2986                     dl, getShiftAmountTy(IntVT))),
2987      DAG.getNode(ISD::SRL, dl, NVT, R,
2988                  DAG.getZExtOrTrunc(
2989                     DAG.getNode(ISD::SUB, dl, IntVT, ExponentLoBit, Exponent),
2990                     dl, getShiftAmountTy(IntVT))),
2991      ISD::SETGT);
2992
2993   SDValue Ret = DAG.getNode(ISD::SUB, dl, NVT,
2994       DAG.getNode(ISD::XOR, dl, NVT, R, Sign),
2995       Sign);
2996
2997   Result = DAG.getSelectCC(dl, Exponent, DAG.getConstant(0, dl, IntVT),
2998       DAG.getConstant(0, dl, NVT), Ret, ISD::SETLT);
2999   return true;
3000 }