lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/Analysis/AliasAnalysis.h"
  17 #include "llvm/CodeGen/SelectionDAGISel.h"
  18 #include "llvm/CodeGen/ScheduleDAG.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/InlineAsm.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/ParameterAttributes.h"
  29 #include "llvm/CodeGen/Collector.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/SchedulerRegistry.h"
  37 #include "llvm/CodeGen/SelectionDAG.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetData.h"
  40 #include "llvm/Target/TargetFrameInfo.h"
  41 #include "llvm/Target/TargetInstrInfo.h"
  42 #include "llvm/Target/TargetLowering.h"
  43 #include "llvm/Target/TargetMachine.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/Support/MathExtras.h"
  46 #include "llvm/Support/Debug.h"
  47 #include "llvm/Support/Compiler.h"
  48 #include <algorithm>
  49 using namespace llvm;
  50
  51 #ifndef NDEBUG
  52 static cl::opt<bool>
  53 ViewISelDAGs("view-isel-dags", cl::Hidden,
  54           cl::desc("Pop up a window to show isel dags as they are selected"));
  55 static cl::opt<bool>
  56 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  57           cl::desc("Pop up a window to show sched dags as they are processed"));
  58 static cl::opt<bool>
  59 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
  60       cl::desc("Pop up a window to show SUnit dags after they are processed"));
  61 #else
  62 static const bool ViewISelDAGs = 0, ViewSchedDAGs = 0, ViewSUnitDAGs = 0;
  63 #endif
  64
  65 //===---------------------------------------------------------------------===//
  66 ///
  67 /// RegisterScheduler class - Track the registration of instruction schedulers.
  68 ///
  69 //===---------------------------------------------------------------------===//
  70 MachinePassRegistry RegisterScheduler::Registry;
  71
  72 //===---------------------------------------------------------------------===//
  73 ///
  74 /// ISHeuristic command line option for instruction schedulers.
  75 ///
  76 //===---------------------------------------------------------------------===//
  77 namespace {
  78   cl::opt<RegisterScheduler::FunctionPassCtor, false,
  79           RegisterPassParser<RegisterScheduler> >
  80   ISHeuristic("pre-RA-sched",
  81               cl::init(&createDefaultScheduler),
  82               cl::desc("Instruction schedulers available (before register"
  83                        " allocation):"));
  84
  85   static RegisterScheduler
  86   defaultListDAGScheduler("default", "  Best scheduler for the target",
  87                           createDefaultScheduler);
  88 } // namespace
  89
  90 namespace { struct AsmOperandInfo; }
  91
  92 namespace {
  93   /// RegsForValue - This struct represents the physical registers that a
  94   /// particular value is assigned and the type information about the value.
  95   /// This is needed because values can be promoted into larger registers and
  96   /// expanded into multiple smaller registers than the value.
  97   struct VISIBILITY_HIDDEN RegsForValue {
  98     /// Regs - This list holds the register (for legal and promoted values)
  99     /// or register set (for expanded values) that the value should be assigned
 100     /// to.
 101     std::vector<unsigned> Regs;
 102
 103     /// RegVT - The value type of each register.
 104     ///
 105     MVT::ValueType RegVT;
 106
 107     /// ValueVT - The value type of the LLVM value, which may be promoted from
 108     /// RegVT or made from merging the two expanded parts.
 109     MVT::ValueType ValueVT;
 110
 111     RegsForValue() : RegVT(MVT::Other), ValueVT(MVT::Other) {}
 112
 113     RegsForValue(unsigned Reg, MVT::ValueType regvt, MVT::ValueType valuevt)
 114       : RegVT(regvt), ValueVT(valuevt) {
 115         Regs.push_back(Reg);
 116     }
 117     RegsForValue(const std::vector<unsigned> &regs,
 118                  MVT::ValueType regvt, MVT::ValueType valuevt)
 119       : Regs(regs), RegVT(regvt), ValueVT(valuevt) {
 120     }
 121
 122     /// getCopyFromRegs - Emit a series of CopyFromReg nodes that copies from
 123     /// this value and returns the result as a ValueVT value.  This uses
 124     /// Chain/Flag as the input and updates them for the output Chain/Flag.
 125     /// If the Flag pointer is NULL, no flag is used.
 126     SDOperand getCopyFromRegs(SelectionDAG &DAG,
 127                               SDOperand &Chain, SDOperand *Flag) const;
 128
 129     /// getCopyToRegs - Emit a series of CopyToReg nodes that copies the
 130     /// specified value into the registers specified by this object.  This uses
 131     /// Chain/Flag as the input and updates them for the output Chain/Flag.
 132     /// If the Flag pointer is NULL, no flag is used.
 133     void getCopyToRegs(SDOperand Val, SelectionDAG &DAG,
 134                        SDOperand &Chain, SDOperand *Flag) const;
 135
 136     /// AddInlineAsmOperands - Add this value to the specified inlineasm node
 137     /// operand list.  This adds the code marker and includes the number of
 138     /// values added into it.
 139     void AddInlineAsmOperands(unsigned Code, SelectionDAG &DAG,
 140                               std::vector<SDOperand> &Ops) const;
 141   };
 142 }
 143
 144 namespace llvm {
 145   //===--------------------------------------------------------------------===//
 146   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 147   /// for the target.
 148   ScheduleDAG* createDefaultScheduler(SelectionDAGISel *IS,
 149                                       SelectionDAG *DAG,
 150                                       MachineBasicBlock *BB) {
 151     TargetLowering &TLI = IS->getTargetLowering();
 152
 153     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency) {
 154       return createTDListDAGScheduler(IS, DAG, BB);
 155     } else {
 156       assert(TLI.getSchedulingPreference() ==
 157            TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 158       return createBURRListDAGScheduler(IS, DAG, BB);
 159     }
 160   }
 161
 162
 163   //===--------------------------------------------------------------------===//
 164   /// FunctionLoweringInfo - This contains information that is global to a
 165   /// function that is used when lowering a region of the function.
 166   class FunctionLoweringInfo {
 167   public:
 168     TargetLowering &TLI;
 169     Function &Fn;
 170     MachineFunction &MF;
 171     MachineRegisterInfo &RegInfo;
 172
 173     FunctionLoweringInfo(TargetLowering &TLI, Function &Fn,MachineFunction &MF);
 174
 175     /// MBBMap - A mapping from LLVM basic blocks to their machine code entry.
 176     std::map<const BasicBlock*, MachineBasicBlock *> MBBMap;
 177
 178     /// ValueMap - Since we emit code for the function a basic block at a time,
 179     /// we must remember which virtual registers hold the values for
 180     /// cross-basic-block values.
 181     DenseMap<const Value*, unsigned> ValueMap;
 182
 183     /// StaticAllocaMap - Keep track of frame indices for fixed sized allocas in
 184     /// the entry block.  This allows the allocas to be efficiently referenced
 185     /// anywhere in the function.
 186     std::map<const AllocaInst*, int> StaticAllocaMap;
 187
 188 #ifndef NDEBUG
 189     SmallSet<Instruction*, 8> CatchInfoLost;
 190     SmallSet<Instruction*, 8> CatchInfoFound;
 191 #endif
 192
 193     unsigned MakeReg(MVT::ValueType VT) {
 194       return RegInfo.createVirtualRegister(TLI.getRegClassFor(VT));
 195     }
 196
 197     /// isExportedInst - Return true if the specified value is an instruction
 198     /// exported from its block.
 199     bool isExportedInst(const Value *V) {
 200       return ValueMap.count(V);
 201     }
 202
 203     unsigned CreateRegForValue(const Value *V);
 204
 205     unsigned InitializeRegForValue(const Value *V) {
 206       unsigned &R = ValueMap[V];
 207       assert(R == 0 && "Already initialized this value register!");
 208       return R = CreateRegForValue(V);
 209     }
 210   };
 211 }
 212
 213 /// isSelector - Return true if this instruction is a call to the
 214 /// eh.selector intrinsic.
 215 static bool isSelector(Instruction *I) {
 216   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(I))
 217     return (II->getIntrinsicID() == Intrinsic::eh_selector_i32 ||
 218             II->getIntrinsicID() == Intrinsic::eh_selector_i64);
 219   return false;
 220 }
 221
 222 /// isUsedOutsideOfDefiningBlock - Return true if this instruction is used by
 223 /// PHI nodes or outside of the basic block that defines it, or used by a
 224 /// switch or atomic instruction, which may expand to multiple basic blocks.
 225 static bool isUsedOutsideOfDefiningBlock(Instruction *I) {
 226   if (isa<PHINode>(I)) return true;
 227   BasicBlock *BB = I->getParent();
 228   for (Value::use_iterator UI = I->use_begin(), E = I->use_end(); UI != E; ++UI)
 229     if (cast<Instruction>(*UI)->getParent() != BB || isa<PHINode>(*UI) ||
 230         // FIXME: Remove switchinst special case.
 231         isa<SwitchInst>(*UI))
 232       return true;
 233   return false;
 234 }
 235
 236 /// isOnlyUsedInEntryBlock - If the specified argument is only used in the
 237 /// entry block, return true.  This includes arguments used by switches, since
 238 /// the switch may expand into multiple basic blocks.
 239 static bool isOnlyUsedInEntryBlock(Argument *A) {
 240   BasicBlock *Entry = A->getParent()->begin();
 241   for (Value::use_iterator UI = A->use_begin(), E = A->use_end(); UI != E; ++UI)
 242     if (cast<Instruction>(*UI)->getParent() != Entry || isa<SwitchInst>(*UI))
 243       return false;  // Use not in entry block.
 244   return true;
 245 }
 246
 247 FunctionLoweringInfo::FunctionLoweringInfo(TargetLowering &tli,
 248                                            Function &fn, MachineFunction &mf)
 249     : TLI(tli), Fn(fn), MF(mf), RegInfo(MF.getRegInfo()) {
 250
 251   // Create a vreg for each argument register that is not dead and is used
 252   // outside of the entry block for the function.
 253   for (Function::arg_iterator AI = Fn.arg_begin(), E = Fn.arg_end();
 254        AI != E; ++AI)
 255     if (!isOnlyUsedInEntryBlock(AI))
 256       InitializeRegForValue(AI);
 257
 258   // Initialize the mapping of values to registers.  This is only set up for
 259   // instruction values that are used outside of the block that defines
 260   // them.
 261   Function::iterator BB = Fn.begin(), EB = Fn.end();
 262   for (BasicBlock::iterator I = BB->begin(), E = BB->end(); I != E; ++I)
 263     if (AllocaInst *AI = dyn_cast<AllocaInst>(I))
 264       if (ConstantInt *CUI = dyn_cast<ConstantInt>(AI->getArraySize())) {
 265         const Type *Ty = AI->getAllocatedType();
 266         uint64_t TySize = TLI.getTargetData()->getABITypeSize(Ty);
 267         unsigned Align =
 268           std::max((unsigned)TLI.getTargetData()->getPrefTypeAlignment(Ty),
 269                    AI->getAlignment());
 270
 271         TySize *= CUI->getZExtValue();   // Get total allocated size.
 272         if (TySize == 0) TySize = 1; // Don't create zero-sized stack objects.
 273         StaticAllocaMap[AI] =
 274           MF.getFrameInfo()->CreateStackObject(TySize, Align);
 275       }
 276
 277   for (; BB != EB; ++BB)
 278     for (BasicBlock::iterator I = BB->begin(), E = BB->end(); I != E; ++I)
 279       if (!I->use_empty() && isUsedOutsideOfDefiningBlock(I))
 280         if (!isa<AllocaInst>(I) ||
 281             !StaticAllocaMap.count(cast<AllocaInst>(I)))
 282           InitializeRegForValue(I);
 283
 284   // Create an initial MachineBasicBlock for each LLVM BasicBlock in F.  This
 285   // also creates the initial PHI MachineInstrs, though none of the input
 286   // operands are populated.
 287   for (BB = Fn.begin(), EB = Fn.end(); BB != EB; ++BB) {
 288     MachineBasicBlock *MBB = new MachineBasicBlock(BB);
 289     MBBMap[BB] = MBB;
 290     MF.getBasicBlockList().push_back(MBB);
 291
 292     // Create Machine PHI nodes for LLVM PHI nodes, lowering them as
 293     // appropriate.
 294     PHINode *PN;
 295     for (BasicBlock::iterator I = BB->begin();(PN = dyn_cast<PHINode>(I)); ++I){
 296       if (PN->use_empty()) continue;
 297
 298       MVT::ValueType VT = TLI.getValueType(PN->getType());
 299       unsigned NumRegisters = TLI.getNumRegisters(VT);
 300       unsigned PHIReg = ValueMap[PN];
 301       assert(PHIReg && "PHI node does not have an assigned virtual register!");
 302       const TargetInstrInfo *TII = TLI.getTargetMachine().getInstrInfo();
 303       for (unsigned i = 0; i != NumRegisters; ++i)
 304         BuildMI(MBB, TII->get(TargetInstrInfo::PHI), PHIReg+i);
 305     }
 306   }
 307 }
 308
 309 /// CreateRegForValue - Allocate the appropriate number of virtual registers of
 310 /// the correctly promoted or expanded types.  Assign these registers
 311 /// consecutive vreg numbers and return the first assigned number.
 312 unsigned FunctionLoweringInfo::CreateRegForValue(const Value *V) {
 313   MVT::ValueType VT = TLI.getValueType(V->getType());
 314
 315   unsigned NumRegisters = TLI.getNumRegisters(VT);
 316   MVT::ValueType RegisterVT = TLI.getRegisterType(VT);
 317
 318   unsigned R = MakeReg(RegisterVT);
 319   for (unsigned i = 1; i != NumRegisters; ++i)
 320     MakeReg(RegisterVT);
 321
 322   return R;
 323 }
 324
 325 //===----------------------------------------------------------------------===//
 326 /// SelectionDAGLowering - This is the common target-independent lowering
 327 /// implementation that is parameterized by a TargetLowering object.
 328 /// Also, targets can overload any lowering method.
 329 ///
 330 namespace llvm {
 331 class SelectionDAGLowering {
 332   MachineBasicBlock *CurMBB;
 333
 334   DenseMap<const Value*, SDOperand> NodeMap;
 335
 336   /// PendingLoads - Loads are not emitted to the program immediately.  We bunch
 337   /// them up and then emit token factor nodes when possible.  This allows us to
 338   /// get simple disambiguation between loads without worrying about alias
 339   /// analysis.
 340   std::vector<SDOperand> PendingLoads;
 341
 342   /// Case - A struct to record the Value for a switch case, and the
 343   /// case's target basic block.
 344   struct Case {
 345     Constant* Low;
 346     Constant* High;
 347     MachineBasicBlock* BB;
 348
 349     Case() : Low(0), High(0), BB(0) { }
 350     Case(Constant* low, Constant* high, MachineBasicBlock* bb) :
 351       Low(low), High(high), BB(bb) { }
 352     uint64_t size() const {
 353       uint64_t rHigh = cast<ConstantInt>(High)->getSExtValue();
 354       uint64_t rLow  = cast<ConstantInt>(Low)->getSExtValue();
 355       return (rHigh - rLow + 1ULL);
 356     }
 357   };
 358
 359   struct CaseBits {
 360     uint64_t Mask;
 361     MachineBasicBlock* BB;
 362     unsigned Bits;
 363
 364     CaseBits(uint64_t mask, MachineBasicBlock* bb, unsigned bits):
 365       Mask(mask), BB(bb), Bits(bits) { }
 366   };
 367
 368   typedef std::vector<Case>           CaseVector;
 369   typedef std::vector<CaseBits>       CaseBitsVector;
 370   typedef CaseVector::iterator        CaseItr;
 371   typedef std::pair<CaseItr, CaseItr> CaseRange;
 372
 373   /// CaseRec - A struct with ctor used in lowering switches to a binary tree
 374   /// of conditional branches.
 375   struct CaseRec {
 376     CaseRec(MachineBasicBlock *bb, Constant *lt, Constant *ge, CaseRange r) :
 377     CaseBB(bb), LT(lt), GE(ge), Range(r) {}
 378
 379     /// CaseBB - The MBB in which to emit the compare and branch
 380     MachineBasicBlock *CaseBB;
 381     /// LT, GE - If nonzero, we know the current case value must be less-than or
 382     /// greater-than-or-equal-to these Constants.
 383     Constant *LT;
 384     Constant *GE;
 385     /// Range - A pair of iterators representing the range of case values to be
 386     /// processed at this point in the binary search tree.
 387     CaseRange Range;
 388   };
 389
 390   typedef std::vector<CaseRec> CaseRecVector;
 391
 392   /// The comparison function for sorting the switch case values in the vector.
 393   /// WARNING: Case ranges should be disjoint!
 394   struct CaseCmp {
 395     bool operator () (const Case& C1, const Case& C2) {
 396       assert(isa<ConstantInt>(C1.Low) && isa<ConstantInt>(C2.High));
 397       const ConstantInt* CI1 = cast<const ConstantInt>(C1.Low);
 398       const ConstantInt* CI2 = cast<const ConstantInt>(C2.High);
 399       return CI1->getValue().slt(CI2->getValue());
 400     }
 401   };
 402
 403   struct CaseBitsCmp {
 404     bool operator () (const CaseBits& C1, const CaseBits& C2) {
 405       return C1.Bits > C2.Bits;
 406     }
 407   };
 408
 409   unsigned Clusterify(CaseVector& Cases, const SwitchInst &SI);
 410
 411 public:
 412   // TLI - This is information that describes the available target features we
 413   // need for lowering.  This indicates when operations are unavailable,
 414   // implemented with a libcall, etc.
 415   TargetLowering &TLI;
 416   SelectionDAG &DAG;
 417   const TargetData *TD;
 418   AliasAnalysis &AA;
 419
 420   /// SwitchCases - Vector of CaseBlock structures used to communicate
 421   /// SwitchInst code generation information.
 422   std::vector<SelectionDAGISel::CaseBlock> SwitchCases;
 423   /// JTCases - Vector of JumpTable structures used to communicate
 424   /// SwitchInst code generation information.
 425   std::vector<SelectionDAGISel::JumpTableBlock> JTCases;
 426   std::vector<SelectionDAGISel::BitTestBlock> BitTestCases;
 427
 428   /// FuncInfo - Information about the function as a whole.
 429   ///
 430   FunctionLoweringInfo &FuncInfo;
 431
 432   /// GCI - Garbage collection metadata for the function.
 433   CollectorMetadata *GCI;
 434
 435   SelectionDAGLowering(SelectionDAG &dag, TargetLowering &tli,
 436                        AliasAnalysis &aa,
 437                        FunctionLoweringInfo &funcinfo,
 438                        CollectorMetadata *gci)
 439     : TLI(tli), DAG(dag), TD(DAG.getTarget().getTargetData()), AA(aa),
 440       FuncInfo(funcinfo), GCI(gci) {
 441   }
 442
 443   /// getRoot - Return the current virtual root of the Selection DAG.
 444   ///
 445   SDOperand getRoot() {
 446     if (PendingLoads.empty())
 447       return DAG.getRoot();
 448
 449     if (PendingLoads.size() == 1) {
 450       SDOperand Root = PendingLoads[0];
 451       DAG.setRoot(Root);
 452       PendingLoads.clear();
 453       return Root;
 454     }
 455
 456     // Otherwise, we have to make a token factor node.
 457     SDOperand Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
 458                                  &PendingLoads[0], PendingLoads.size());
 459     PendingLoads.clear();
 460     DAG.setRoot(Root);
 461     return Root;
 462   }
 463
 464   SDOperand CopyValueToVirtualRegister(Value *V, unsigned Reg);
 465
 466   void visit(Instruction &I) { visit(I.getOpcode(), I); }
 467
 468   void visit(unsigned Opcode, User &I) {
 469     // Note: this doesn't use InstVisitor, because it has to work with
 470     // ConstantExpr's in addition to instructions.
 471     switch (Opcode) {
 472     default: assert(0 && "Unknown instruction type encountered!");
 473              abort();
 474       // Build the switch statement using the Instruction.def file.
 475 #define HANDLE_INST(NUM, OPCODE, CLASS) \
 476     case Instruction::OPCODE:return visit##OPCODE((CLASS&)I);
 477 #include "llvm/Instruction.def"
 478     }
 479   }
 480
 481   void setCurrentBasicBlock(MachineBasicBlock *MBB) { CurMBB = MBB; }
 482
 483   SDOperand getLoadFrom(const Type *Ty, SDOperand Ptr,
 484                         const Value *SV, SDOperand Root,
 485                         bool isVolatile, unsigned Alignment);
 486
 487   SDOperand getValue(const Value *V);
 488
 489   void setValue(const Value *V, SDOperand NewN) {
 490     SDOperand &N = NodeMap[V];
 491     assert(N.Val == 0 && "Already set a value for this node!");
 492     N = NewN;
 493   }
 494
 495   void GetRegistersForValue(AsmOperandInfo &OpInfo, bool HasEarlyClobber,
 496                             std::set<unsigned> &OutputRegs,
 497                             std::set<unsigned> &InputRegs);
 498
 499   void FindMergedConditions(Value *Cond, MachineBasicBlock *TBB,
 500                             MachineBasicBlock *FBB, MachineBasicBlock *CurBB,
 501                             unsigned Opc);
 502   bool isExportableFromCurrentBlock(Value *V, const BasicBlock *FromBB);
 503   void ExportFromCurrentBlock(Value *V);
 504   void LowerCallTo(CallSite CS, SDOperand Callee, bool IsTailCall,
 505                    MachineBasicBlock *LandingPad = NULL);
 506
 507   // Terminator instructions.
 508   void visitRet(ReturnInst &I);
 509   void visitBr(BranchInst &I);
 510   void visitSwitch(SwitchInst &I);
 511   void visitUnreachable(UnreachableInst &I) { /* noop */ }
 512
 513   // Helpers for visitSwitch
 514   bool handleSmallSwitchRange(CaseRec& CR,
 515                               CaseRecVector& WorkList,
 516                               Value* SV,
 517                               MachineBasicBlock* Default);
 518   bool handleJTSwitchCase(CaseRec& CR,
 519                           CaseRecVector& WorkList,
 520                           Value* SV,
 521                           MachineBasicBlock* Default);
 522   bool handleBTSplitSwitchCase(CaseRec& CR,
 523                                CaseRecVector& WorkList,
 524                                Value* SV,
 525                                MachineBasicBlock* Default);
 526   bool handleBitTestsSwitchCase(CaseRec& CR,
 527                                 CaseRecVector& WorkList,
 528                                 Value* SV,
 529                                 MachineBasicBlock* Default);
 530   void visitSwitchCase(SelectionDAGISel::CaseBlock &CB);
 531   void visitBitTestHeader(SelectionDAGISel::BitTestBlock &B);
 532   void visitBitTestCase(MachineBasicBlock* NextMBB,
 533                         unsigned Reg,
 534                         SelectionDAGISel::BitTestCase &B);
 535   void visitJumpTable(SelectionDAGISel::JumpTable &JT);
 536   void visitJumpTableHeader(SelectionDAGISel::JumpTable &JT,
 537                             SelectionDAGISel::JumpTableHeader &JTH);
 538
 539   // These all get lowered before this pass.
 540   void visitInvoke(InvokeInst &I);
 541   void visitUnwind(UnwindInst &I);
 542
 543   void visitBinary(User &I, unsigned OpCode);
 544   void visitShift(User &I, unsigned Opcode);
 545   void visitAdd(User &I) {
 546     if (I.getType()->isFPOrFPVector())
 547       visitBinary(I, ISD::FADD);
 548     else
 549       visitBinary(I, ISD::ADD);
 550   }
 551   void visitSub(User &I);
 552   void visitMul(User &I) {
 553     if (I.getType()->isFPOrFPVector())
 554       visitBinary(I, ISD::FMUL);
 555     else
 556       visitBinary(I, ISD::MUL);
 557   }
 558   void visitURem(User &I) { visitBinary(I, ISD::UREM); }
 559   void visitSRem(User &I) { visitBinary(I, ISD::SREM); }
 560   void visitFRem(User &I) { visitBinary(I, ISD::FREM); }
 561   void visitUDiv(User &I) { visitBinary(I, ISD::UDIV); }
 562   void visitSDiv(User &I) { visitBinary(I, ISD::SDIV); }
 563   void visitFDiv(User &I) { visitBinary(I, ISD::FDIV); }
 564   void visitAnd (User &I) { visitBinary(I, ISD::AND); }
 565   void visitOr  (User &I) { visitBinary(I, ISD::OR); }
 566   void visitXor (User &I) { visitBinary(I, ISD::XOR); }
 567   void visitShl (User &I) { visitShift(I, ISD::SHL); }
 568   void visitLShr(User &I) { visitShift(I, ISD::SRL); }
 569   void visitAShr(User &I) { visitShift(I, ISD::SRA); }
 570   void visitICmp(User &I);
 571   void visitFCmp(User &I);
 572   // Visit the conversion instructions
 573   void visitTrunc(User &I);
 574   void visitZExt(User &I);
 575   void visitSExt(User &I);
 576   void visitFPTrunc(User &I);
 577   void visitFPExt(User &I);
 578   void visitFPToUI(User &I);
 579   void visitFPToSI(User &I);
 580   void visitUIToFP(User &I);
 581   void visitSIToFP(User &I);
 582   void visitPtrToInt(User &I);
 583   void visitIntToPtr(User &I);
 584   void visitBitCast(User &I);
 585
 586   void visitExtractElement(User &I);
 587   void visitInsertElement(User &I);
 588   void visitShuffleVector(User &I);
 589
 590   void visitGetElementPtr(User &I);
 591   void visitSelect(User &I);
 592
 593   void visitMalloc(MallocInst &I);
 594   void visitFree(FreeInst &I);
 595   void visitAlloca(AllocaInst &I);
 596   void visitLoad(LoadInst &I);
 597   void visitStore(StoreInst &I);
 598   void visitPHI(PHINode &I) { } // PHI nodes are handled specially.
 599   void visitCall(CallInst &I);
 600   void visitInlineAsm(CallSite CS);
 601   const char *visitIntrinsicCall(CallInst &I, unsigned Intrinsic);
 602   void visitTargetIntrinsic(CallInst &I, unsigned Intrinsic);
 603
 604   void visitVAStart(CallInst &I);
 605   void visitVAArg(VAArgInst &I);
 606   void visitVAEnd(CallInst &I);
 607   void visitVACopy(CallInst &I);
 608
 609   void visitMemIntrinsic(CallInst &I, unsigned Op);
 610
 611   void visitGetResult(GetResultInst &I) {
 612     assert (0 && "getresult unimplemented");
 613   }
 614
 615   void visitUserOp1(Instruction &I) {
 616     assert(0 && "UserOp1 should not exist at instruction selection time!");
 617     abort();
 618   }
 619   void visitUserOp2(Instruction &I) {
 620     assert(0 && "UserOp2 should not exist at instruction selection time!");
 621     abort();
 622   }
 623 };
 624 } // end namespace llvm
 625
 626
 627 /// getCopyFromParts - Create a value that contains the specified legal parts
 628 /// combined into the value they represent.  If the parts combine to a type
 629 /// larger then ValueVT then AssertOp can be used to specify whether the extra
 630 /// bits are known to be zero (ISD::AssertZext) or sign extended from ValueVT
 631 /// (ISD::AssertSext).  Likewise TruncExact is used for floating point types to
 632 /// indicate that the extra bits can be discarded without losing precision.
 633 static SDOperand getCopyFromParts(SelectionDAG &DAG,
 634                                   const SDOperand *Parts,
 635                                   unsigned NumParts,
 636                                   MVT::ValueType PartVT,
 637                                   MVT::ValueType ValueVT,
 638                                   ISD::NodeType AssertOp = ISD::DELETED_NODE,
 639                                   bool TruncExact = false) {
 640   assert(NumParts > 0 && "No parts to assemble!");
 641   TargetLowering &TLI = DAG.getTargetLoweringInfo();
 642   SDOperand Val = Parts[0];
 643
 644   if (NumParts > 1) {
 645     // Assemble the value from multiple parts.
 646     if (!MVT::isVector(ValueVT)) {
 647       unsigned PartBits = MVT::getSizeInBits(PartVT);
 648       unsigned ValueBits = MVT::getSizeInBits(ValueVT);
 649
 650       // Assemble the power of 2 part.
 651       unsigned RoundParts = NumParts & (NumParts - 1) ?
 652         1 << Log2_32(NumParts) : NumParts;
 653       unsigned RoundBits = PartBits * RoundParts;
 654       MVT::ValueType RoundVT = RoundBits == ValueBits ?
 655         ValueVT : MVT::getIntegerType(RoundBits);
 656       SDOperand Lo, Hi;
 657
 658       if (RoundParts > 2) {
 659         MVT::ValueType HalfVT = MVT::getIntegerType(RoundBits/2);
 660         Lo = getCopyFromParts(DAG, Parts, RoundParts/2, PartVT, HalfVT);
 661         Hi = getCopyFromParts(DAG, Parts+RoundParts/2, RoundParts/2,
 662                               PartVT, HalfVT);
 663       } else {
 664         Lo = Parts[0];
 665         Hi = Parts[1];
 666       }
 667       if (TLI.isBigEndian())
 668         std::swap(Lo, Hi);
 669       Val = DAG.getNode(ISD::BUILD_PAIR, RoundVT, Lo, Hi);
 670
 671       if (RoundParts < NumParts) {
 672         // Assemble the trailing non-power-of-2 part.
 673         unsigned OddParts = NumParts - RoundParts;
 674         MVT::ValueType OddVT = MVT::getIntegerType(OddParts * PartBits);
 675         Hi = getCopyFromParts(DAG, Parts+RoundParts, OddParts, PartVT, OddVT);
 676
 677         // Combine the round and odd parts.
 678         Lo = Val;
 679         if (TLI.isBigEndian())
 680           std::swap(Lo, Hi);
 681         MVT::ValueType TotalVT = MVT::getIntegerType(NumParts * PartBits);
 682         Hi = DAG.getNode(ISD::ANY_EXTEND, TotalVT, Hi);
 683         Hi = DAG.getNode(ISD::SHL, TotalVT, Hi,
 684                          DAG.getConstant(MVT::getSizeInBits(Lo.getValueType()),
 685                                          TLI.getShiftAmountTy()));
 686         Lo = DAG.getNode(ISD::ZERO_EXTEND, TotalVT, Lo);
 687         Val = DAG.getNode(ISD::OR, TotalVT, Lo, Hi);
 688       }
 689     } else {
 690       // Handle a multi-element vector.
 691       MVT::ValueType IntermediateVT, RegisterVT;
 692       unsigned NumIntermediates;
 693       unsigned NumRegs =
 694         TLI.getVectorTypeBreakdown(ValueVT, IntermediateVT, NumIntermediates,
 695                                    RegisterVT);
 696
 697       assert(NumRegs == NumParts && "Part count doesn't match vector breakdown!");
 698       assert(RegisterVT == PartVT && "Part type doesn't match vector breakdown!");
 699       assert(RegisterVT == Parts[0].getValueType() &&
 700              "Part type doesn't match part!");
 701
 702       // Assemble the parts into intermediate operands.
 703       SmallVector<SDOperand, 8> Ops(NumIntermediates);
 704       if (NumIntermediates == NumParts) {
 705         // If the register was not expanded, truncate or copy the value,
 706         // as appropriate.
 707         for (unsigned i = 0; i != NumParts; ++i)
 708           Ops[i] = getCopyFromParts(DAG, &Parts[i], 1,
 709                                     PartVT, IntermediateVT);
 710       } else if (NumParts > 0) {
 711         // If the intermediate type was expanded, build the intermediate operands
 712         // from the parts.
 713         assert(NumParts % NumIntermediates == 0 &&
 714                "Must expand into a divisible number of parts!");
 715         unsigned Factor = NumParts / NumIntermediates;
 716         for (unsigned i = 0; i != NumIntermediates; ++i)
 717           Ops[i] = getCopyFromParts(DAG, &Parts[i * Factor], Factor,
 718                                     PartVT, IntermediateVT);
 719       }
 720
 721       // Build a vector with BUILD_VECTOR or CONCAT_VECTORS from the intermediate
 722       // operands.
 723       Val = DAG.getNode(MVT::isVector(IntermediateVT) ?
 724                         ISD::CONCAT_VECTORS : ISD::BUILD_VECTOR,
 725                         ValueVT, &Ops[0], NumIntermediates);
 726     }
 727   }
 728
 729   // There is now one part, held in Val.  Correct it to match ValueVT.
 730   PartVT = Val.getValueType();
 731
 732   if (PartVT == ValueVT)
 733     return Val;
 734
 735   if (MVT::isVector(PartVT)) {
 736     assert(MVT::isVector(ValueVT) && "Unknown vector conversion!");
 737     return DAG.getNode(ISD::BIT_CONVERT, ValueVT, Val);
 738   }
 739
 740   if (MVT::isVector(ValueVT)) {
 741     assert(MVT::getVectorElementType(ValueVT) == PartVT &&
 742            MVT::getVectorNumElements(ValueVT) == 1 &&
 743            "Only trivial scalar-to-vector conversions should get here!");
 744     return DAG.getNode(ISD::BUILD_VECTOR, ValueVT, Val);
 745   }
 746
 747   if (MVT::isInteger(PartVT) &&
 748       MVT::isInteger(ValueVT)) {
 749     if (MVT::getSizeInBits(ValueVT) < MVT::getSizeInBits(PartVT)) {
 750       // For a truncate, see if we have any information to
 751       // indicate whether the truncated bits will always be
 752       // zero or sign-extension.
 753       if (AssertOp != ISD::DELETED_NODE)
 754         Val = DAG.getNode(AssertOp, PartVT, Val,
 755                           DAG.getValueType(ValueVT));
 756       return DAG.getNode(ISD::TRUNCATE, ValueVT, Val);
 757     } else {
 758       return DAG.getNode(ISD::ANY_EXTEND, ValueVT, Val);
 759     }
 760   }
 761
 762   if (MVT::isFloatingPoint(PartVT) && MVT::isFloatingPoint(ValueVT))
 763     return DAG.getNode(ISD::FP_ROUND, ValueVT, Val,
 764                        DAG.getIntPtrConstant(TruncExact));
 765
 766   if (MVT::getSizeInBits(PartVT) == MVT::getSizeInBits(ValueVT))
 767     return DAG.getNode(ISD::BIT_CONVERT, ValueVT, Val);
 768
 769   assert(0 && "Unknown mismatch!");
 770 }
 771
 772 /// getCopyToParts - Create a series of nodes that contain the specified value
 773 /// split into legal parts.  If the parts contain more bits than Val, then, for
 774 /// integers, ExtendKind can be used to specify how to generate the extra bits.
 775 static void getCopyToParts(SelectionDAG &DAG,
 776                            SDOperand Val,
 777                            SDOperand *Parts,
 778                            unsigned NumParts,
 779                            MVT::ValueType PartVT,
 780                            ISD::NodeType ExtendKind = ISD::ANY_EXTEND) {
 781   TargetLowering &TLI = DAG.getTargetLoweringInfo();
 782   MVT::ValueType PtrVT = TLI.getPointerTy();
 783   MVT::ValueType ValueVT = Val.getValueType();
 784   unsigned PartBits = MVT::getSizeInBits(PartVT);
 785   assert(TLI.isTypeLegal(PartVT) && "Copying to an illegal type!");
 786
 787   if (!NumParts)
 788     return;
 789
 790   if (!MVT::isVector(ValueVT)) {
 791     if (PartVT == ValueVT) {
 792       assert(NumParts == 1 && "No-op copy with multiple parts!");
 793       Parts[0] = Val;
 794       return;
 795     }
 796
 797     if (NumParts * PartBits > MVT::getSizeInBits(ValueVT)) {
 798       // If the parts cover more bits than the value has, promote the value.
 799       if (MVT::isFloatingPoint(PartVT) && MVT::isFloatingPoint(ValueVT)) {
 800         assert(NumParts == 1 && "Do not know what to promote to!");
 801         Val = DAG.getNode(ISD::FP_EXTEND, PartVT, Val);
 802       } else if (MVT::isInteger(PartVT) && MVT::isInteger(ValueVT)) {
 803         ValueVT = MVT::getIntegerType(NumParts * PartBits);
 804         Val = DAG.getNode(ExtendKind, ValueVT, Val);
 805       } else {
 806         assert(0 && "Unknown mismatch!");
 807       }
 808     } else if (PartBits == MVT::getSizeInBits(ValueVT)) {
 809       // Different types of the same size.
 810       assert(NumParts == 1 && PartVT != ValueVT);
 811       Val = DAG.getNode(ISD::BIT_CONVERT, PartVT, Val);
 812     } else if (NumParts * PartBits < MVT::getSizeInBits(ValueVT)) {
 813       // If the parts cover less bits than value has, truncate the value.
 814       if (MVT::isInteger(PartVT) && MVT::isInteger(ValueVT)) {
 815         ValueVT = MVT::getIntegerType(NumParts * PartBits);
 816         Val = DAG.getNode(ISD::TRUNCATE, ValueVT, Val);
 817       } else {
 818         assert(0 && "Unknown mismatch!");
 819       }
 820     }
 821
 822     // The value may have changed - recompute ValueVT.
 823     ValueVT = Val.getValueType();
 824     assert(NumParts * PartBits == MVT::getSizeInBits(ValueVT) &&
 825            "Failed to tile the value with PartVT!");
 826
 827     if (NumParts == 1) {
 828       assert(PartVT == ValueVT && "Type conversion failed!");
 829       Parts[0] = Val;
 830       return;
 831     }
 832
 833     // Expand the value into multiple parts.
 834     if (NumParts & (NumParts - 1)) {
 835       // The number of parts is not a power of 2.  Split off and copy the tail.
 836       assert(MVT::isInteger(PartVT) && MVT::isInteger(ValueVT) &&
 837              "Do not know what to expand to!");
 838       unsigned RoundParts = 1 << Log2_32(NumParts);
 839       unsigned RoundBits = RoundParts * PartBits;
 840       unsigned OddParts = NumParts - RoundParts;
 841       SDOperand OddVal = DAG.getNode(ISD::SRL, ValueVT, Val,
 842                                      DAG.getConstant(RoundBits,
 843                                                      TLI.getShiftAmountTy()));
 844       getCopyToParts(DAG, OddVal, Parts + RoundParts, OddParts, PartVT);
 845       if (TLI.isBigEndian())
 846         // The odd parts were reversed by getCopyToParts - unreverse them.
 847         std::reverse(Parts + RoundParts, Parts + NumParts);
 848       NumParts = RoundParts;
 849       ValueVT = MVT::getIntegerType(NumParts * PartBits);
 850       Val = DAG.getNode(ISD::TRUNCATE, ValueVT, Val);
 851     }
 852
 853     // The number of parts is a power of 2.  Repeatedly bisect the value using
 854     // EXTRACT_ELEMENT.
 855     Parts[0] = Val;
 856     for (unsigned StepSize = NumParts; StepSize > 1; StepSize /= 2) {
 857       for (unsigned i = 0; i < NumParts; i += StepSize) {
 858         unsigned ThisBits = StepSize * PartBits / 2;
 859         MVT::ValueType ThisVT =
 860           ThisBits == PartBits ? PartVT : MVT::getIntegerType (ThisBits);
 861
 862         Parts[i+StepSize/2] =
 863           DAG.getNode(ISD::EXTRACT_ELEMENT, ThisVT, Parts[i],
 864                       DAG.getConstant(1, PtrVT));
 865         Parts[i] =
 866           DAG.getNode(ISD::EXTRACT_ELEMENT, ThisVT, Parts[i],
 867                       DAG.getConstant(0, PtrVT));
 868       }
 869     }
 870
 871     if (TLI.isBigEndian())
 872       std::reverse(Parts, Parts + NumParts);
 873
 874     return;
 875   }
 876
 877   // Vector ValueVT.
 878   if (NumParts == 1) {
 879     if (PartVT != ValueVT) {
 880       if (MVT::isVector(PartVT)) {
 881         Val = DAG.getNode(ISD::BIT_CONVERT, PartVT, Val);
 882       } else {
 883         assert(MVT::getVectorElementType(ValueVT) == PartVT &&
 884                MVT::getVectorNumElements(ValueVT) == 1 &&
 885                "Only trivial vector-to-scalar conversions should get here!");
 886         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, PartVT, Val,
 887                           DAG.getConstant(0, PtrVT));
 888       }
 889     }
 890
 891     Parts[0] = Val;
 892     return;
 893   }
 894
 895   // Handle a multi-element vector.
 896   MVT::ValueType IntermediateVT, RegisterVT;
 897   unsigned NumIntermediates;
 898   unsigned NumRegs =
 899     DAG.getTargetLoweringInfo()
 900       .getVectorTypeBreakdown(ValueVT, IntermediateVT, NumIntermediates,
 901                               RegisterVT);
 902   unsigned NumElements = MVT::getVectorNumElements(ValueVT);
 903
 904   assert(NumRegs == NumParts && "Part count doesn't match vector breakdown!");
 905   assert(RegisterVT == PartVT && "Part type doesn't match vector breakdown!");
 906
 907   // Split the vector into intermediate operands.
 908   SmallVector<SDOperand, 8> Ops(NumIntermediates);
 909   for (unsigned i = 0; i != NumIntermediates; ++i)
 910     if (MVT::isVector(IntermediateVT))
 911       Ops[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR,
 912                            IntermediateVT, Val,
 913                            DAG.getConstant(i * (NumElements / NumIntermediates),
 914                                            PtrVT));
 915     else
 916       Ops[i] = DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
 917                            IntermediateVT, Val,
 918                            DAG.getConstant(i, PtrVT));
 919
 920   // Split the intermediate operands into legal parts.
 921   if (NumParts == NumIntermediates) {
 922     // If the register was not expanded, promote or copy the value,
 923     // as appropriate.
 924     for (unsigned i = 0; i != NumParts; ++i)
 925       getCopyToParts(DAG, Ops[i], &Parts[i], 1, PartVT);
 926   } else if (NumParts > 0) {
 927     // If the intermediate type was expanded, split each the value into
 928     // legal parts.
 929     assert(NumParts % NumIntermediates == 0 &&
 930            "Must expand into a divisible number of parts!");
 931     unsigned Factor = NumParts / NumIntermediates;
 932     for (unsigned i = 0; i != NumIntermediates; ++i)
 933       getCopyToParts(DAG, Ops[i], &Parts[i * Factor], Factor, PartVT);
 934   }
 935 }
 936
 937
 938 SDOperand SelectionDAGLowering::getValue(const Value *V) {
 939   SDOperand &N = NodeMap[V];
 940   if (N.Val) return N;
 941
 942   const Type *VTy = V->getType();
 943   MVT::ValueType VT = TLI.getValueType(VTy);
 944   if (Constant *C = const_cast<Constant*>(dyn_cast<Constant>(V))) {
 945     if (ConstantExpr *CE = dyn_cast<ConstantExpr>(C)) {
 946       visit(CE->getOpcode(), *CE);
 947       SDOperand N1 = NodeMap[V];
 948       assert(N1.Val && "visit didn't populate the ValueMap!");
 949       return N1;
 950     } else if (GlobalValue *GV = dyn_cast<GlobalValue>(C)) {
 951       return N = DAG.getGlobalAddress(GV, VT);
 952     } else if (isa<ConstantPointerNull>(C)) {
 953       return N = DAG.getConstant(0, TLI.getPointerTy());
 954     } else if (isa<UndefValue>(C)) {
 955       if (!isa<VectorType>(VTy))
 956         return N = DAG.getNode(ISD::UNDEF, VT);
 957
 958       // Create a BUILD_VECTOR of undef nodes.
 959       const VectorType *PTy = cast<VectorType>(VTy);
 960       unsigned NumElements = PTy->getNumElements();
 961       MVT::ValueType PVT = TLI.getValueType(PTy->getElementType());
 962
 963       SmallVector<SDOperand, 8> Ops;
 964       Ops.assign(NumElements, DAG.getNode(ISD::UNDEF, PVT));
 965
 966       // Create a VConstant node with generic Vector type.
 967       MVT::ValueType VT = MVT::getVectorType(PVT, NumElements);
 968       return N = DAG.getNode(ISD::BUILD_VECTOR, VT,
 969                              &Ops[0], Ops.size());
 970     } else if (ConstantFP *CFP = dyn_cast<ConstantFP>(C)) {
 971       return N = DAG.getConstantFP(CFP->getValueAPF(), VT);
 972     } else if (const VectorType *PTy = dyn_cast<VectorType>(VTy)) {
 973       unsigned NumElements = PTy->getNumElements();
 974       MVT::ValueType PVT = TLI.getValueType(PTy->getElementType());
 975
 976       // Now that we know the number and type of the elements, push a
 977       // Constant or ConstantFP node onto the ops list for each element of
 978       // the vector constant.
 979       SmallVector<SDOperand, 8> Ops;
 980       if (ConstantVector *CP = dyn_cast<ConstantVector>(C)) {
 981         for (unsigned i = 0; i != NumElements; ++i)
 982           Ops.push_back(getValue(CP->getOperand(i)));
 983       } else {
 984         assert(isa<ConstantAggregateZero>(C) && "Unknown vector constant!");
 985         SDOperand Op;
 986         if (MVT::isFloatingPoint(PVT))
 987           Op = DAG.getConstantFP(0, PVT);
 988         else
 989           Op = DAG.getConstant(0, PVT);
 990         Ops.assign(NumElements, Op);
 991       }
 992
 993       // Create a BUILD_VECTOR node.
 994       MVT::ValueType VT = MVT::getVectorType(PVT, NumElements);
 995       return NodeMap[V] = DAG.getNode(ISD::BUILD_VECTOR, VT, &Ops[0],
 996                                       Ops.size());
 997     } else {
 998       // Canonicalize all constant ints to be unsigned.
 999       return N = DAG.getConstant(cast<ConstantInt>(C)->getZExtValue(),VT);
1000     }
1001   }
1002
1003   if (const AllocaInst *AI = dyn_cast<AllocaInst>(V)) {
1004     std::map<const AllocaInst*, int>::iterator SI =
1005     FuncInfo.StaticAllocaMap.find(AI);
1006     if (SI != FuncInfo.StaticAllocaMap.end())
1007       return DAG.getFrameIndex(SI->second, TLI.getPointerTy());
1008   }
1009
1010   unsigned InReg = FuncInfo.ValueMap[V];
1011   assert(InReg && "Value not in map!");
1012
1013   MVT::ValueType RegisterVT = TLI.getRegisterType(VT);
1014   unsigned NumRegs = TLI.getNumRegisters(VT);
1015
1016   std::vector<unsigned> Regs(NumRegs);
1017   for (unsigned i = 0; i != NumRegs; ++i)
1018     Regs[i] = InReg + i;
1019
1020   RegsForValue RFV(Regs, RegisterVT, VT);
1021   SDOperand Chain = DAG.getEntryNode();
1022
1023   return RFV.getCopyFromRegs(DAG, Chain, NULL);
1024 }
1025
1026
1027 void SelectionDAGLowering::visitRet(ReturnInst &I) {
1028   if (I.getNumOperands() == 0) {
1029     DAG.setRoot(DAG.getNode(ISD::RET, MVT::Other, getRoot()));
1030     return;
1031   }
1032   SmallVector<SDOperand, 8> NewValues;
1033   NewValues.push_back(getRoot());
1034   for (unsigned i = 0, e = I.getNumOperands(); i != e; ++i) {
1035     SDOperand RetOp = getValue(I.getOperand(i));
1036     MVT::ValueType VT = RetOp.getValueType();
1037
1038     // FIXME: C calling convention requires the return type to be promoted to
1039     // at least 32-bit. But this is not necessary for non-C calling conventions.
1040     if (MVT::isInteger(VT)) {
1041       MVT::ValueType MinVT = TLI.getRegisterType(MVT::i32);
1042       if (MVT::getSizeInBits(VT) < MVT::getSizeInBits(MinVT))
1043         VT = MinVT;
1044     }
1045
1046     unsigned NumParts = TLI.getNumRegisters(VT);
1047     MVT::ValueType PartVT = TLI.getRegisterType(VT);
1048     SmallVector<SDOperand, 4> Parts(NumParts);
1049     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1050
1051     const Function *F = I.getParent()->getParent();
1052     if (F->paramHasAttr(0, ParamAttr::SExt))
1053       ExtendKind = ISD::SIGN_EXTEND;
1054     else if (F->paramHasAttr(0, ParamAttr::ZExt))
1055       ExtendKind = ISD::ZERO_EXTEND;
1056
1057     getCopyToParts(DAG, RetOp, &Parts[0], NumParts, PartVT, ExtendKind);
1058
1059     for (unsigned i = 0; i < NumParts; ++i) {
1060       NewValues.push_back(Parts[i]);
1061       NewValues.push_back(DAG.getConstant(false, MVT::i32));
1062     }
1063   }
1064   DAG.setRoot(DAG.getNode(ISD::RET, MVT::Other,
1065                           &NewValues[0], NewValues.size()));
1066 }
1067
1068 /// ExportFromCurrentBlock - If this condition isn't known to be exported from
1069 /// the current basic block, add it to ValueMap now so that we'll get a
1070 /// CopyTo/FromReg.
1071 void SelectionDAGLowering::ExportFromCurrentBlock(Value *V) {
1072   // No need to export constants.
1073   if (!isa<Instruction>(V) && !isa<Argument>(V)) return;
1074
1075   // Already exported?
1076   if (FuncInfo.isExportedInst(V)) return;
1077
1078   unsigned Reg = FuncInfo.InitializeRegForValue(V);
1079   PendingLoads.push_back(CopyValueToVirtualRegister(V, Reg));
1080 }
1081
1082 bool SelectionDAGLowering::isExportableFromCurrentBlock(Value *V,
1083                                                     const BasicBlock *FromBB) {
1084   // The operands of the setcc have to be in this block.  We don't know
1085   // how to export them from some other block.
1086   if (Instruction *VI = dyn_cast<Instruction>(V)) {
1087     // Can export from current BB.
1088     if (VI->getParent() == FromBB)
1089       return true;
1090
1091     // Is already exported, noop.
1092     return FuncInfo.isExportedInst(V);
1093   }
1094
1095   // If this is an argument, we can export it if the BB is the entry block or
1096   // if it is already exported.
1097   if (isa<Argument>(V)) {
1098     if (FromBB == &FromBB->getParent()->getEntryBlock())
1099       return true;
1100
1101     // Otherwise, can only export this if it is already exported.
1102     return FuncInfo.isExportedInst(V);
1103   }
1104
1105   // Otherwise, constants can always be exported.
1106   return true;
1107 }
1108
1109 static bool InBlock(const Value *V, const BasicBlock *BB) {
1110   if (const Instruction *I = dyn_cast<Instruction>(V))
1111     return I->getParent() == BB;
1112   return true;
1113 }
1114
1115 /// FindMergedConditions - If Cond is an expression like
1116 void SelectionDAGLowering::FindMergedConditions(Value *Cond,
1117                                                 MachineBasicBlock *TBB,
1118                                                 MachineBasicBlock *FBB,
1119                                                 MachineBasicBlock *CurBB,
1120                                                 unsigned Opc) {
1121   // If this node is not part of the or/and tree, emit it as a branch.
1122   Instruction *BOp = dyn_cast<Instruction>(Cond);
1123
1124   if (!BOp || !(isa<BinaryOperator>(BOp) || isa<CmpInst>(BOp)) ||
1125       (unsigned)BOp->getOpcode() != Opc || !BOp->hasOneUse() ||
1126       BOp->getParent() != CurBB->getBasicBlock() ||
1127       !InBlock(BOp->getOperand(0), CurBB->getBasicBlock()) ||
1128       !InBlock(BOp->getOperand(1), CurBB->getBasicBlock())) {
1129     const BasicBlock *BB = CurBB->getBasicBlock();
1130
1131     // If the leaf of the tree is a comparison, merge the condition into
1132     // the caseblock.
1133     if ((isa<ICmpInst>(Cond) || isa<FCmpInst>(Cond)) &&
1134         // The operands of the cmp have to be in this block.  We don't know
1135         // how to export them from some other block.  If this is the first block
1136         // of the sequence, no exporting is needed.
1137         (CurBB == CurMBB ||
1138          (isExportableFromCurrentBlock(BOp->getOperand(0), BB) &&
1139           isExportableFromCurrentBlock(BOp->getOperand(1), BB)))) {
1140       BOp = cast<Instruction>(Cond);
1141       ISD::CondCode Condition;
1142       if (ICmpInst *IC = dyn_cast<ICmpInst>(Cond)) {
1143         switch (IC->getPredicate()) {
1144         default: assert(0 && "Unknown icmp predicate opcode!");
1145         case ICmpInst::ICMP_EQ:  Condition = ISD::SETEQ;  break;
1146         case ICmpInst::ICMP_NE:  Condition = ISD::SETNE;  break;
1147         case ICmpInst::ICMP_SLE: Condition = ISD::SETLE;  break;
1148         case ICmpInst::ICMP_ULE: Condition = ISD::SETULE; break;
1149         case ICmpInst::ICMP_SGE: Condition = ISD::SETGE;  break;
1150         case ICmpInst::ICMP_UGE: Condition = ISD::SETUGE; break;
1151         case ICmpInst::ICMP_SLT: Condition = ISD::SETLT;  break;
1152         case ICmpInst::ICMP_ULT: Condition = ISD::SETULT; break;
1153         case ICmpInst::ICMP_SGT: Condition = ISD::SETGT;  break;
1154         case ICmpInst::ICMP_UGT: Condition = ISD::SETUGT; break;
1155         }
1156       } else if (FCmpInst *FC = dyn_cast<FCmpInst>(Cond)) {
1157         ISD::CondCode FPC, FOC;
1158         switch (FC->getPredicate()) {
1159         default: assert(0 && "Unknown fcmp predicate opcode!");
1160         case FCmpInst::FCMP_FALSE: FOC = FPC = ISD::SETFALSE; break;
1161         case FCmpInst::FCMP_OEQ:   FOC = ISD::SETEQ; FPC = ISD::SETOEQ; break;
1162         case FCmpInst::FCMP_OGT:   FOC = ISD::SETGT; FPC = ISD::SETOGT; break;
1163         case FCmpInst::FCMP_OGE:   FOC = ISD::SETGE; FPC = ISD::SETOGE; break;
1164         case FCmpInst::FCMP_OLT:   FOC = ISD::SETLT; FPC = ISD::SETOLT; break;
1165         case FCmpInst::FCMP_OLE:   FOC = ISD::SETLE; FPC = ISD::SETOLE; break;
1166         case FCmpInst::FCMP_ONE:   FOC = ISD::SETNE; FPC = ISD::SETONE; break;
1167         case FCmpInst::FCMP_ORD:   FOC = ISD::SETEQ; FPC = ISD::SETO;   break;
1168         case FCmpInst::FCMP_UNO:   FOC = ISD::SETNE; FPC = ISD::SETUO;  break;
1169         case FCmpInst::FCMP_UEQ:   FOC = ISD::SETEQ; FPC = ISD::SETUEQ; break;
1170         case FCmpInst::FCMP_UGT:   FOC = ISD::SETGT; FPC = ISD::SETUGT; break;
1171         case FCmpInst::FCMP_UGE:   FOC = ISD::SETGE; FPC = ISD::SETUGE; break;
1172         case FCmpInst::FCMP_ULT:   FOC = ISD::SETLT; FPC = ISD::SETULT; break;
1173         case FCmpInst::FCMP_ULE:   FOC = ISD::SETLE; FPC = ISD::SETULE; break;
1174         case FCmpInst::FCMP_UNE:   FOC = ISD::SETNE; FPC = ISD::SETUNE; break;
1175         case FCmpInst::FCMP_TRUE:  FOC = FPC = ISD::SETTRUE; break;
1176         }
1177         if (FiniteOnlyFPMath())
1178           Condition = FOC;
1179         else
1180           Condition = FPC;
1181       } else {
1182         Condition = ISD::SETEQ; // silence warning.
1183         assert(0 && "Unknown compare instruction");
1184       }
1185
1186       SelectionDAGISel::CaseBlock CB(Condition, BOp->getOperand(0),
1187                                      BOp->getOperand(1), NULL, TBB, FBB, CurBB);
1188       SwitchCases.push_back(CB);
1189       return;
1190     }
1191
1192     // Create a CaseBlock record representing this branch.
1193     SelectionDAGISel::CaseBlock CB(ISD::SETEQ, Cond, ConstantInt::getTrue(),
1194                                    NULL, TBB, FBB, CurBB);
1195     SwitchCases.push_back(CB);
1196     return;
1197   }
1198
1199
1200   //  Create TmpBB after CurBB.
1201   MachineFunction::iterator BBI = CurBB;
1202   MachineBasicBlock *TmpBB = new MachineBasicBlock(CurBB->getBasicBlock());
1203   CurBB->getParent()->getBasicBlockList().insert(++BBI, TmpBB);
1204
1205   if (Opc == Instruction::Or) {
1206     // Codegen X | Y as:
1207     //   jmp_if_X TBB
1208     //   jmp TmpBB
1209     // TmpBB:
1210     //   jmp_if_Y TBB
1211     //   jmp FBB
1212     //
1213
1214     // Emit the LHS condition.
1215     FindMergedConditions(BOp->getOperand(0), TBB, TmpBB, CurBB, Opc);
1216
1217     // Emit the RHS condition into TmpBB.
1218     FindMergedConditions(BOp->getOperand(1), TBB, FBB, TmpBB, Opc);
1219   } else {
1220     assert(Opc == Instruction::And && "Unknown merge op!");
1221     // Codegen X & Y as:
1222     //   jmp_if_X TmpBB
1223     //   jmp FBB
1224     // TmpBB:
1225     //   jmp_if_Y TBB
1226     //   jmp FBB
1227     //
1228     //  This requires creation of TmpBB after CurBB.
1229
1230     // Emit the LHS condition.
1231     FindMergedConditions(BOp->getOperand(0), TmpBB, FBB, CurBB, Opc);
1232
1233     // Emit the RHS condition into TmpBB.
1234     FindMergedConditions(BOp->getOperand(1), TBB, FBB, TmpBB, Opc);
1235   }
1236 }
1237
1238 /// If the set of cases should be emitted as a series of branches, return true.
1239 /// If we should emit this as a bunch of and/or'd together conditions, return
1240 /// false.
1241 static bool
1242 ShouldEmitAsBranches(const std::vector<SelectionDAGISel::CaseBlock> &Cases) {
1243   if (Cases.size() != 2) return true;
1244
1245   // If this is two comparisons of the same values or'd or and'd together, they
1246   // will get folded into a single comparison, so don't emit two blocks.
1247   if ((Cases[0].CmpLHS == Cases[1].CmpLHS &&
1248        Cases[0].CmpRHS == Cases[1].CmpRHS) ||
1249       (Cases[0].CmpRHS == Cases[1].CmpLHS &&
1250        Cases[0].CmpLHS == Cases[1].CmpRHS)) {
1251     return false;
1252   }
1253
1254   return true;
1255 }
1256
1257 void SelectionDAGLowering::visitBr(BranchInst &I) {
1258   // Update machine-CFG edges.
1259   MachineBasicBlock *Succ0MBB = FuncInfo.MBBMap[I.getSuccessor(0)];
1260
1261   // Figure out which block is immediately after the current one.
1262   MachineBasicBlock *NextBlock = 0;
1263   MachineFunction::iterator BBI = CurMBB;
1264   if (++BBI != CurMBB->getParent()->end())
1265     NextBlock = BBI;
1266
1267   if (I.isUnconditional()) {
1268     // If this is not a fall-through branch, emit the branch.
1269     if (Succ0MBB != NextBlock)
1270       DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, getRoot(),
1271                               DAG.getBasicBlock(Succ0MBB)));
1272
1273     // Update machine-CFG edges.
1274     CurMBB->addSuccessor(Succ0MBB);
1275     return;
1276   }
1277
1278   // If this condition is one of the special cases we handle, do special stuff
1279   // now.
1280   Value *CondVal = I.getCondition();
1281   MachineBasicBlock *Succ1MBB = FuncInfo.MBBMap[I.getSuccessor(1)];
1282
1283   // If this is a series of conditions that are or'd or and'd together, emit
1284   // this as a sequence of branches instead of setcc's with and/or operations.
1285   // For example, instead of something like:
1286   //     cmp A, B
1287   //     C = seteq
1288   //     cmp D, E
1289   //     F = setle
1290   //     or C, F
1291   //     jnz foo
1292   // Emit:
1293   //     cmp A, B
1294   //     je foo
1295   //     cmp D, E
1296   //     jle foo
1297   //
1298   if (BinaryOperator *BOp = dyn_cast<BinaryOperator>(CondVal)) {
1299     if (BOp->hasOneUse() &&
1300         (BOp->getOpcode() == Instruction::And ||
1301          BOp->getOpcode() == Instruction::Or)) {
1302       FindMergedConditions(BOp, Succ0MBB, Succ1MBB, CurMBB, BOp->getOpcode());
1303       // If the compares in later blocks need to use values not currently
1304       // exported from this block, export them now.  This block should always
1305       // be the first entry.
1306       assert(SwitchCases[0].ThisBB == CurMBB && "Unexpected lowering!");
1307
1308       // Allow some cases to be rejected.
1309       if (ShouldEmitAsBranches(SwitchCases)) {
1310         for (unsigned i = 1, e = SwitchCases.size(); i != e; ++i) {
1311           ExportFromCurrentBlock(SwitchCases[i].CmpLHS);
1312           ExportFromCurrentBlock(SwitchCases[i].CmpRHS);
1313         }
1314
1315         // Emit the branch for this block.
1316         visitSwitchCase(SwitchCases[0]);
1317         SwitchCases.erase(SwitchCases.begin());
1318         return;
1319       }
1320
1321       // Okay, we decided not to do this, remove any inserted MBB's and clear
1322       // SwitchCases.
1323       for (unsigned i = 1, e = SwitchCases.size(); i != e; ++i)
1324         CurMBB->getParent()->getBasicBlockList().erase(SwitchCases[i].ThisBB);
1325
1326       SwitchCases.clear();
1327     }
1328   }
1329
1330   // Create a CaseBlock record representing this branch.
1331   SelectionDAGISel::CaseBlock CB(ISD::SETEQ, CondVal, ConstantInt::getTrue(),
1332                                  NULL, Succ0MBB, Succ1MBB, CurMBB);
1333   // Use visitSwitchCase to actually insert the fast branch sequence for this
1334   // cond branch.
1335   visitSwitchCase(CB);
1336 }
1337
1338 /// visitSwitchCase - Emits the necessary code to represent a single node in
1339 /// the binary search tree resulting from lowering a switch instruction.
1340 void SelectionDAGLowering::visitSwitchCase(SelectionDAGISel::CaseBlock &CB) {
1341   SDOperand Cond;
1342   SDOperand CondLHS = getValue(CB.CmpLHS);
1343
1344   // Build the setcc now.
1345   if (CB.CmpMHS == NULL) {
1346     // Fold "(X == true)" to X and "(X == false)" to !X to
1347     // handle common cases produced by branch lowering.
1348     if (CB.CmpRHS == ConstantInt::getTrue() && CB.CC == ISD::SETEQ)
1349       Cond = CondLHS;
1350     else if (CB.CmpRHS == ConstantInt::getFalse() && CB.CC == ISD::SETEQ) {
1351       SDOperand True = DAG.getConstant(1, CondLHS.getValueType());
1352       Cond = DAG.getNode(ISD::XOR, CondLHS.getValueType(), CondLHS, True);
1353     } else
1354       Cond = DAG.getSetCC(MVT::i1, CondLHS, getValue(CB.CmpRHS), CB.CC);
1355   } else {
1356     assert(CB.CC == ISD::SETLE && "Can handle only LE ranges now");
1357
1358     uint64_t Low = cast<ConstantInt>(CB.CmpLHS)->getSExtValue();
1359     uint64_t High  = cast<ConstantInt>(CB.CmpRHS)->getSExtValue();
1360
1361     SDOperand CmpOp = getValue(CB.CmpMHS);
1362     MVT::ValueType VT = CmpOp.getValueType();
1363
1364     if (cast<ConstantInt>(CB.CmpLHS)->isMinValue(true)) {
1365       Cond = DAG.getSetCC(MVT::i1, CmpOp, DAG.getConstant(High, VT), ISD::SETLE);
1366     } else {
1367       SDOperand SUB = DAG.getNode(ISD::SUB, VT, CmpOp, DAG.getConstant(Low, VT));
1368       Cond = DAG.getSetCC(MVT::i1, SUB,
1369                           DAG.getConstant(High-Low, VT), ISD::SETULE);
1370     }
1371
1372   }
1373
1374   // Set NextBlock to be the MBB immediately after the current one, if any.
1375   // This is used to avoid emitting unnecessary branches to the next block.
1376   MachineBasicBlock *NextBlock = 0;
1377   MachineFunction::iterator BBI = CurMBB;
1378   if (++BBI != CurMBB->getParent()->end())
1379     NextBlock = BBI;
1380
1381   // If the lhs block is the next block, invert the condition so that we can
1382   // fall through to the lhs instead of the rhs block.
1383   if (CB.TrueBB == NextBlock) {
1384     std::swap(CB.TrueBB, CB.FalseBB);
1385     SDOperand True = DAG.getConstant(1, Cond.getValueType());
1386     Cond = DAG.getNode(ISD::XOR, Cond.getValueType(), Cond, True);
1387   }
1388   SDOperand BrCond = DAG.getNode(ISD::BRCOND, MVT::Other, getRoot(), Cond,
1389                                  DAG.getBasicBlock(CB.TrueBB));
1390   if (CB.FalseBB == NextBlock)
1391     DAG.setRoot(BrCond);
1392   else
1393     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, BrCond,
1394                             DAG.getBasicBlock(CB.FalseBB)));
1395   // Update successor info
1396   CurMBB->addSuccessor(CB.TrueBB);
1397   CurMBB->addSuccessor(CB.FalseBB);
1398 }
1399
1400 /// visitJumpTable - Emit JumpTable node in the current MBB
1401 void SelectionDAGLowering::visitJumpTable(SelectionDAGISel::JumpTable &JT) {
1402   // Emit the code for the jump table
1403   assert(JT.Reg != -1U && "Should lower JT Header first!");
1404   MVT::ValueType PTy = TLI.getPointerTy();
1405   SDOperand Index = DAG.getCopyFromReg(getRoot(), JT.Reg, PTy);
1406   SDOperand Table = DAG.getJumpTable(JT.JTI, PTy);
1407   DAG.setRoot(DAG.getNode(ISD::BR_JT, MVT::Other, Index.getValue(1),
1408                           Table, Index));
1409   return;
1410 }
1411
1412 /// visitJumpTableHeader - This function emits necessary code to produce index
1413 /// in the JumpTable from switch case.
1414 void SelectionDAGLowering::visitJumpTableHeader(SelectionDAGISel::JumpTable &JT,
1415                                          SelectionDAGISel::JumpTableHeader &JTH) {
1416   // Subtract the lowest switch case value from the value being switched on
1417   // and conditional branch to default mbb if the result is greater than the
1418   // difference between smallest and largest cases.
1419   SDOperand SwitchOp = getValue(JTH.SValue);
1420   MVT::ValueType VT = SwitchOp.getValueType();
1421   SDOperand SUB = DAG.getNode(ISD::SUB, VT, SwitchOp,
1422                               DAG.getConstant(JTH.First, VT));
1423
1424   // The SDNode we just created, which holds the value being switched on
1425   // minus the the smallest case value, needs to be copied to a virtual
1426   // register so it can be used as an index into the jump table in a
1427   // subsequent basic block.  This value may be smaller or larger than the
1428   // target's pointer type, and therefore require extension or truncating.
1429   if (MVT::getSizeInBits(VT) > MVT::getSizeInBits(TLI.getPointerTy()))
1430     SwitchOp = DAG.getNode(ISD::TRUNCATE, TLI.getPointerTy(), SUB);
1431   else
1432     SwitchOp = DAG.getNode(ISD::ZERO_EXTEND, TLI.getPointerTy(), SUB);
1433
1434   unsigned JumpTableReg = FuncInfo.MakeReg(TLI.getPointerTy());
1435   SDOperand CopyTo = DAG.getCopyToReg(getRoot(), JumpTableReg, SwitchOp);
1436   JT.Reg = JumpTableReg;
1437
1438   // Emit the range check for the jump table, and branch to the default
1439   // block for the switch statement if the value being switched on exceeds
1440   // the largest case in the switch.
1441   SDOperand CMP = DAG.getSetCC(TLI.getSetCCResultTy(), SUB,
1442                                DAG.getConstant(JTH.Last-JTH.First,VT),
1443                                ISD::SETUGT);
1444
1445   // Set NextBlock to be the MBB immediately after the current one, if any.
1446   // This is used to avoid emitting unnecessary branches to the next block.
1447   MachineBasicBlock *NextBlock = 0;
1448   MachineFunction::iterator BBI = CurMBB;
1449   if (++BBI != CurMBB->getParent()->end())
1450     NextBlock = BBI;
1451
1452   SDOperand BrCond = DAG.getNode(ISD::BRCOND, MVT::Other, CopyTo, CMP,
1453                                  DAG.getBasicBlock(JT.Default));
1454
1455   if (JT.MBB == NextBlock)
1456     DAG.setRoot(BrCond);
1457   else
1458     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, BrCond,
1459                             DAG.getBasicBlock(JT.MBB)));
1460
1461   return;
1462 }
1463
1464 /// visitBitTestHeader - This function emits necessary code to produce value
1465 /// suitable for "bit tests"
1466 void SelectionDAGLowering::visitBitTestHeader(SelectionDAGISel::BitTestBlock &B) {
1467   // Subtract the minimum value
1468   SDOperand SwitchOp = getValue(B.SValue);
1469   MVT::ValueType VT = SwitchOp.getValueType();
1470   SDOperand SUB = DAG.getNode(ISD::SUB, VT, SwitchOp,
1471                               DAG.getConstant(B.First, VT));
1472
1473   // Check range
1474   SDOperand RangeCmp = DAG.getSetCC(TLI.getSetCCResultTy(), SUB,
1475                                     DAG.getConstant(B.Range, VT),
1476                                     ISD::SETUGT);
1477
1478   SDOperand ShiftOp;
1479   if (MVT::getSizeInBits(VT) > MVT::getSizeInBits(TLI.getShiftAmountTy()))
1480     ShiftOp = DAG.getNode(ISD::TRUNCATE, TLI.getShiftAmountTy(), SUB);
1481   else
1482     ShiftOp = DAG.getNode(ISD::ZERO_EXTEND, TLI.getShiftAmountTy(), SUB);
1483
1484   // Make desired shift
1485   SDOperand SwitchVal = DAG.getNode(ISD::SHL, TLI.getPointerTy(),
1486                                     DAG.getConstant(1, TLI.getPointerTy()),
1487                                     ShiftOp);
1488
1489   unsigned SwitchReg = FuncInfo.MakeReg(TLI.getPointerTy());
1490   SDOperand CopyTo = DAG.getCopyToReg(getRoot(), SwitchReg, SwitchVal);
1491   B.Reg = SwitchReg;
1492
1493   SDOperand BrRange = DAG.getNode(ISD::BRCOND, MVT::Other, CopyTo, RangeCmp,
1494                                   DAG.getBasicBlock(B.Default));
1495
1496   // Set NextBlock to be the MBB immediately after the current one, if any.
1497   // This is used to avoid emitting unnecessary branches to the next block.
1498   MachineBasicBlock *NextBlock = 0;
1499   MachineFunction::iterator BBI = CurMBB;
1500   if (++BBI != CurMBB->getParent()->end())
1501     NextBlock = BBI;
1502
1503   MachineBasicBlock* MBB = B.Cases[0].ThisBB;
1504   if (MBB == NextBlock)
1505     DAG.setRoot(BrRange);
1506   else
1507     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, CopyTo,
1508                             DAG.getBasicBlock(MBB)));
1509
1510   CurMBB->addSuccessor(B.Default);
1511   CurMBB->addSuccessor(MBB);
1512
1513   return;
1514 }
1515
1516 /// visitBitTestCase - this function produces one "bit test"
1517 void SelectionDAGLowering::visitBitTestCase(MachineBasicBlock* NextMBB,
1518                                             unsigned Reg,
1519                                             SelectionDAGISel::BitTestCase &B) {
1520   // Emit bit tests and jumps
1521   SDOperand SwitchVal = DAG.getCopyFromReg(getRoot(), Reg, TLI.getPointerTy());
1522
1523   SDOperand AndOp = DAG.getNode(ISD::AND, TLI.getPointerTy(),
1524                                 SwitchVal,
1525                                 DAG.getConstant(B.Mask,
1526                                                 TLI.getPointerTy()));
1527   SDOperand AndCmp = DAG.getSetCC(TLI.getSetCCResultTy(), AndOp,
1528                                   DAG.getConstant(0, TLI.getPointerTy()),
1529                                   ISD::SETNE);
1530   SDOperand BrAnd = DAG.getNode(ISD::BRCOND, MVT::Other, getRoot(),
1531                                 AndCmp, DAG.getBasicBlock(B.TargetBB));
1532
1533   // Set NextBlock to be the MBB immediately after the current one, if any.
1534   // This is used to avoid emitting unnecessary branches to the next block.
1535   MachineBasicBlock *NextBlock = 0;
1536   MachineFunction::iterator BBI = CurMBB;
1537   if (++BBI != CurMBB->getParent()->end())
1538     NextBlock = BBI;
1539
1540   if (NextMBB == NextBlock)
1541     DAG.setRoot(BrAnd);
1542   else
1543     DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, BrAnd,
1544                             DAG.getBasicBlock(NextMBB)));
1545
1546   CurMBB->addSuccessor(B.TargetBB);
1547   CurMBB->addSuccessor(NextMBB);
1548
1549   return;
1550 }
1551
1552 void SelectionDAGLowering::visitInvoke(InvokeInst &I) {
1553   // Retrieve successors.
1554   MachineBasicBlock *Return = FuncInfo.MBBMap[I.getSuccessor(0)];
1555   MachineBasicBlock *LandingPad = FuncInfo.MBBMap[I.getSuccessor(1)];
1556
1557   if (isa<InlineAsm>(I.getCalledValue()))
1558     visitInlineAsm(&I);
1559   else
1560     LowerCallTo(&I, getValue(I.getOperand(0)), false, LandingPad);
1561
1562   // If the value of the invoke is used outside of its defining block, make it
1563   // available as a virtual register.
1564   if (!I.use_empty()) {
1565     DenseMap<const Value*, unsigned>::iterator VMI = FuncInfo.ValueMap.find(&I);
1566     if (VMI != FuncInfo.ValueMap.end())
1567       DAG.setRoot(CopyValueToVirtualRegister(&I, VMI->second));
1568   }
1569
1570   // Drop into normal successor.
1571   DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, getRoot(),
1572                           DAG.getBasicBlock(Return)));
1573
1574   // Update successor info
1575   CurMBB->addSuccessor(Return);
1576   CurMBB->addSuccessor(LandingPad);
1577 }
1578
1579 void SelectionDAGLowering::visitUnwind(UnwindInst &I) {
1580 }
1581
1582 /// handleSmallSwitchCaseRange - Emit a series of specific tests (suitable for
1583 /// small case ranges).
1584 bool SelectionDAGLowering::handleSmallSwitchRange(CaseRec& CR,
1585                                                   CaseRecVector& WorkList,
1586                                                   Value* SV,
1587                                                   MachineBasicBlock* Default) {
1588   Case& BackCase  = *(CR.Range.second-1);
1589
1590   // Size is the number of Cases represented by this range.
1591   unsigned Size = CR.Range.second - CR.Range.first;
1592   if (Size > 3)
1593     return false;
1594
1595   // Get the MachineFunction which holds the current MBB.  This is used when
1596   // inserting any additional MBBs necessary to represent the switch.
1597   MachineFunction *CurMF = CurMBB->getParent();
1598
1599   // Figure out which block is immediately after the current one.
1600   MachineBasicBlock *NextBlock = 0;
1601   MachineFunction::iterator BBI = CR.CaseBB;
1602
1603   if (++BBI != CurMBB->getParent()->end())
1604     NextBlock = BBI;
1605
1606   // TODO: If any two of the cases has the same destination, and if one value
1607   // is the same as the other, but has one bit unset that the other has set,
1608   // use bit manipulation to do two compares at once.  For example:
1609   // "if (X == 6 || X == 4)" -> "if ((X|2) == 6)"
1610
1611   // Rearrange the case blocks so that the last one falls through if possible.
1612   if (NextBlock && Default != NextBlock && BackCase.BB != NextBlock) {
1613     // The last case block won't fall through into 'NextBlock' if we emit the
1614     // branches in this order.  See if rearranging a case value would help.
1615     for (CaseItr I = CR.Range.first, E = CR.Range.second-1; I != E; ++I) {
1616       if (I->BB == NextBlock) {
1617         std::swap(*I, BackCase);
1618         break;
1619       }
1620     }
1621   }
1622
1623   // Create a CaseBlock record representing a conditional branch to
1624   // the Case's target mbb if the value being switched on SV is equal
1625   // to C.
1626   MachineBasicBlock *CurBlock = CR.CaseBB;
1627   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++I) {
1628     MachineBasicBlock *FallThrough;
1629     if (I != E-1) {
1630       FallThrough = new MachineBasicBlock(CurBlock->getBasicBlock());
1631       CurMF->getBasicBlockList().insert(BBI, FallThrough);
1632     } else {
1633       // If the last case doesn't match, go to the default block.
1634       FallThrough = Default;
1635     }
1636
1637     Value *RHS, *LHS, *MHS;
1638     ISD::CondCode CC;
1639     if (I->High == I->Low) {
1640       // This is just small small case range :) containing exactly 1 case
1641       CC = ISD::SETEQ;
1642       LHS = SV; RHS = I->High; MHS = NULL;
1643     } else {
1644       CC = ISD::SETLE;
1645       LHS = I->Low; MHS = SV; RHS = I->High;
1646     }
1647     SelectionDAGISel::CaseBlock CB(CC, LHS, RHS, MHS,
1648                                    I->BB, FallThrough, CurBlock);
1649
1650     // If emitting the first comparison, just call visitSwitchCase to emit the
1651     // code into the current block.  Otherwise, push the CaseBlock onto the
1652     // vector to be later processed by SDISel, and insert the node's MBB
1653     // before the next MBB.
1654     if (CurBlock == CurMBB)
1655       visitSwitchCase(CB);
1656     else
1657       SwitchCases.push_back(CB);
1658
1659     CurBlock = FallThrough;
1660   }
1661
1662   return true;
1663 }
1664
1665 static inline bool areJTsAllowed(const TargetLowering &TLI) {
1666   return (TLI.isOperationLegal(ISD::BR_JT, MVT::Other) ||
1667           TLI.isOperationLegal(ISD::BRIND, MVT::Other));
1668 }
1669
1670 /// handleJTSwitchCase - Emit jumptable for current switch case range
1671 bool SelectionDAGLowering::handleJTSwitchCase(CaseRec& CR,
1672                                               CaseRecVector& WorkList,
1673                                               Value* SV,
1674                                               MachineBasicBlock* Default) {
1675   Case& FrontCase = *CR.Range.first;
1676   Case& BackCase  = *(CR.Range.second-1);
1677
1678   int64_t First = cast<ConstantInt>(FrontCase.Low)->getSExtValue();
1679   int64_t Last  = cast<ConstantInt>(BackCase.High)->getSExtValue();
1680
1681   uint64_t TSize = 0;
1682   for (CaseItr I = CR.Range.first, E = CR.Range.second;
1683        I!=E; ++I)
1684     TSize += I->size();
1685
1686   if (!areJTsAllowed(TLI) || TSize <= 3)
1687     return false;
1688
1689   double Density = (double)TSize / (double)((Last - First) + 1ULL);
1690   if (Density < 0.4)
1691     return false;
1692
1693   DOUT << "Lowering jump table\n"
1694        << "First entry: " << First << ". Last entry: " << Last << "\n"
1695        << "Size: " << TSize << ". Density: " << Density << "\n\n";
1696
1697   // Get the MachineFunction which holds the current MBB.  This is used when
1698   // inserting any additional MBBs necessary to represent the switch.
1699   MachineFunction *CurMF = CurMBB->getParent();
1700
1701   // Figure out which block is immediately after the current one.
1702   MachineBasicBlock *NextBlock = 0;
1703   MachineFunction::iterator BBI = CR.CaseBB;
1704
1705   if (++BBI != CurMBB->getParent()->end())
1706     NextBlock = BBI;
1707
1708   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
1709
1710   // Create a new basic block to hold the code for loading the address
1711   // of the jump table, and jumping to it.  Update successor information;
1712   // we will either branch to the default case for the switch, or the jump
1713   // table.
1714   MachineBasicBlock *JumpTableBB = new MachineBasicBlock(LLVMBB);
1715   CurMF->getBasicBlockList().insert(BBI, JumpTableBB);
1716   CR.CaseBB->addSuccessor(Default);
1717   CR.CaseBB->addSuccessor(JumpTableBB);
1718
1719   // Build a vector of destination BBs, corresponding to each target
1720   // of the jump table. If the value of the jump table slot corresponds to
1721   // a case statement, push the case's BB onto the vector, otherwise, push
1722   // the default BB.
1723   std::vector<MachineBasicBlock*> DestBBs;
1724   int64_t TEI = First;
1725   for (CaseItr I = CR.Range.first, E = CR.Range.second; I != E; ++TEI) {
1726     int64_t Low = cast<ConstantInt>(I->Low)->getSExtValue();
1727     int64_t High = cast<ConstantInt>(I->High)->getSExtValue();
1728
1729     if ((Low <= TEI) && (TEI <= High)) {
1730       DestBBs.push_back(I->BB);
1731       if (TEI==High)
1732         ++I;
1733     } else {
1734       DestBBs.push_back(Default);
1735     }
1736   }
1737
1738   // Update successor info. Add one edge to each unique successor.
1739   BitVector SuccsHandled(CR.CaseBB->getParent()->getNumBlockIDs());
1740   for (std::vector<MachineBasicBlock*>::iterator I = DestBBs.begin(),
1741          E = DestBBs.end(); I != E; ++I) {
1742     if (!SuccsHandled[(*I)->getNumber()]) {
1743       SuccsHandled[(*I)->getNumber()] = true;
1744       JumpTableBB->addSuccessor(*I);
1745     }
1746   }
1747
1748   // Create a jump table index for this jump table, or return an existing
1749   // one.
1750   unsigned JTI = CurMF->getJumpTableInfo()->getJumpTableIndex(DestBBs);
1751
1752   // Set the jump table information so that we can codegen it as a second
1753   // MachineBasicBlock
1754   SelectionDAGISel::JumpTable JT(-1U, JTI, JumpTableBB, Default);
1755   SelectionDAGISel::JumpTableHeader JTH(First, Last, SV, CR.CaseBB,
1756                                         (CR.CaseBB == CurMBB));
1757   if (CR.CaseBB == CurMBB)
1758     visitJumpTableHeader(JT, JTH);
1759
1760   JTCases.push_back(SelectionDAGISel::JumpTableBlock(JTH, JT));
1761
1762   return true;
1763 }
1764
1765 /// handleBTSplitSwitchCase - emit comparison and split binary search tree into
1766 /// 2 subtrees.
1767 bool SelectionDAGLowering::handleBTSplitSwitchCase(CaseRec& CR,
1768                                                    CaseRecVector& WorkList,
1769                                                    Value* SV,
1770                                                    MachineBasicBlock* Default) {
1771   // Get the MachineFunction which holds the current MBB.  This is used when
1772   // inserting any additional MBBs necessary to represent the switch.
1773   MachineFunction *CurMF = CurMBB->getParent();
1774
1775   // Figure out which block is immediately after the current one.
1776   MachineBasicBlock *NextBlock = 0;
1777   MachineFunction::iterator BBI = CR.CaseBB;
1778
1779   if (++BBI != CurMBB->getParent()->end())
1780     NextBlock = BBI;
1781
1782   Case& FrontCase = *CR.Range.first;
1783   Case& BackCase  = *(CR.Range.second-1);
1784   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
1785
1786   // Size is the number of Cases represented by this range.
1787   unsigned Size = CR.Range.second - CR.Range.first;
1788
1789   int64_t First = cast<ConstantInt>(FrontCase.Low)->getSExtValue();
1790   int64_t Last  = cast<ConstantInt>(BackCase.High)->getSExtValue();
1791   double FMetric = 0;
1792   CaseItr Pivot = CR.Range.first + Size/2;
1793
1794   // Select optimal pivot, maximizing sum density of LHS and RHS. This will
1795   // (heuristically) allow us to emit JumpTable's later.
1796   uint64_t TSize = 0;
1797   for (CaseItr I = CR.Range.first, E = CR.Range.second;
1798        I!=E; ++I)
1799     TSize += I->size();
1800
1801   uint64_t LSize = FrontCase.size();
1802   uint64_t RSize = TSize-LSize;
1803   DOUT << "Selecting best pivot: \n"
1804        << "First: " << First << ", Last: " << Last <<"\n"
1805        << "LSize: " << LSize << ", RSize: " << RSize << "\n";
1806   for (CaseItr I = CR.Range.first, J=I+1, E = CR.Range.second;
1807        J!=E; ++I, ++J) {
1808     int64_t LEnd = cast<ConstantInt>(I->High)->getSExtValue();
1809     int64_t RBegin = cast<ConstantInt>(J->Low)->getSExtValue();
1810     assert((RBegin-LEnd>=1) && "Invalid case distance");
1811     double LDensity = (double)LSize / (double)((LEnd - First) + 1ULL);
1812     double RDensity = (double)RSize / (double)((Last - RBegin) + 1ULL);
1813     double Metric = Log2_64(RBegin-LEnd)*(LDensity+RDensity);
1814     // Should always split in some non-trivial place
1815     DOUT <<"=>Step\n"
1816          << "LEnd: " << LEnd << ", RBegin: " << RBegin << "\n"
1817          << "LDensity: " << LDensity << ", RDensity: " << RDensity << "\n"
1818          << "Metric: " << Metric << "\n";
1819     if (FMetric < Metric) {
1820       Pivot = J;
1821       FMetric = Metric;
1822       DOUT << "Current metric set to: " << FMetric << "\n";
1823     }
1824
1825     LSize += J->size();
1826     RSize -= J->size();
1827   }
1828   if (areJTsAllowed(TLI)) {
1829     // If our case is dense we *really* should handle it earlier!
1830     assert((FMetric > 0) && "Should handle dense range earlier!");
1831   } else {
1832     Pivot = CR.Range.first + Size/2;
1833   }
1834
1835   CaseRange LHSR(CR.Range.first, Pivot);
1836   CaseRange RHSR(Pivot, CR.Range.second);
1837   Constant *C = Pivot->Low;
1838   MachineBasicBlock *FalseBB = 0, *TrueBB = 0;
1839
1840   // We know that we branch to the LHS if the Value being switched on is
1841   // less than the Pivot value, C.  We use this to optimize our binary
1842   // tree a bit, by recognizing that if SV is greater than or equal to the
1843   // LHS's Case Value, and that Case Value is exactly one less than the
1844   // Pivot's Value, then we can branch directly to the LHS's Target,
1845   // rather than creating a leaf node for it.
1846   if ((LHSR.second - LHSR.first) == 1 &&
1847       LHSR.first->High == CR.GE &&
1848       cast<ConstantInt>(C)->getSExtValue() ==
1849       (cast<ConstantInt>(CR.GE)->getSExtValue() + 1LL)) {
1850     TrueBB = LHSR.first->BB;
1851   } else {
1852     TrueBB = new MachineBasicBlock(LLVMBB);
1853     CurMF->getBasicBlockList().insert(BBI, TrueBB);
1854     WorkList.push_back(CaseRec(TrueBB, C, CR.GE, LHSR));
1855   }
1856
1857   // Similar to the optimization above, if the Value being switched on is
1858   // known to be less than the Constant CR.LT, and the current Case Value
1859   // is CR.LT - 1, then we can branch directly to the target block for
1860   // the current Case Value, rather than emitting a RHS leaf node for it.
1861   if ((RHSR.second - RHSR.first) == 1 && CR.LT &&
1862       cast<ConstantInt>(RHSR.first->Low)->getSExtValue() ==
1863       (cast<ConstantInt>(CR.LT)->getSExtValue() - 1LL)) {
1864     FalseBB = RHSR.first->BB;
1865   } else {
1866     FalseBB = new MachineBasicBlock(LLVMBB);
1867     CurMF->getBasicBlockList().insert(BBI, FalseBB);
1868     WorkList.push_back(CaseRec(FalseBB,CR.LT,C,RHSR));
1869   }
1870
1871   // Create a CaseBlock record representing a conditional branch to
1872   // the LHS node if the value being switched on SV is less than C.
1873   // Otherwise, branch to LHS.
1874   SelectionDAGISel::CaseBlock CB(ISD::SETLT, SV, C, NULL,
1875                                  TrueBB, FalseBB, CR.CaseBB);
1876
1877   if (CR.CaseBB == CurMBB)
1878     visitSwitchCase(CB);
1879   else
1880     SwitchCases.push_back(CB);
1881
1882   return true;
1883 }
1884
1885 /// handleBitTestsSwitchCase - if current case range has few destination and
1886 /// range span less, than machine word bitwidth, encode case range into series
1887 /// of masks and emit bit tests with these masks.
1888 bool SelectionDAGLowering::handleBitTestsSwitchCase(CaseRec& CR,
1889                                                     CaseRecVector& WorkList,
1890                                                     Value* SV,
1891                                                     MachineBasicBlock* Default){
1892   unsigned IntPtrBits = MVT::getSizeInBits(TLI.getPointerTy());
1893
1894   Case& FrontCase = *CR.Range.first;
1895   Case& BackCase  = *(CR.Range.second-1);
1896
1897   // Get the MachineFunction which holds the current MBB.  This is used when
1898   // inserting any additional MBBs necessary to represent the switch.
1899   MachineFunction *CurMF = CurMBB->getParent();
1900
1901   unsigned numCmps = 0;
1902   for (CaseItr I = CR.Range.first, E = CR.Range.second;
1903        I!=E; ++I) {
1904     // Single case counts one, case range - two.
1905     if (I->Low == I->High)
1906       numCmps +=1;
1907     else
1908       numCmps +=2;
1909   }
1910
1911   // Count unique destinations
1912   SmallSet<MachineBasicBlock*, 4> Dests;
1913   for (CaseItr I = CR.Range.first, E = CR.Range.second; I!=E; ++I) {
1914     Dests.insert(I->BB);
1915     if (Dests.size() > 3)
1916       // Don't bother the code below, if there are too much unique destinations
1917       return false;
1918   }
1919   DOUT << "Total number of unique destinations: " << Dests.size() << "\n"
1920        << "Total number of comparisons: " << numCmps << "\n";
1921
1922   // Compute span of values.
1923   Constant* minValue = FrontCase.Low;
1924   Constant* maxValue = BackCase.High;
1925   uint64_t range = cast<ConstantInt>(maxValue)->getSExtValue() -
1926                    cast<ConstantInt>(minValue)->getSExtValue();
1927   DOUT << "Compare range: " << range << "\n"
1928        << "Low bound: " << cast<ConstantInt>(minValue)->getSExtValue() << "\n"
1929        << "High bound: " << cast<ConstantInt>(maxValue)->getSExtValue() << "\n";
1930
1931   if (range>=IntPtrBits ||
1932       (!(Dests.size() == 1 && numCmps >= 3) &&
1933        !(Dests.size() == 2 && numCmps >= 5) &&
1934        !(Dests.size() >= 3 && numCmps >= 6)))
1935     return false;
1936
1937   DOUT << "Emitting bit tests\n";
1938   int64_t lowBound = 0;
1939
1940   // Optimize the case where all the case values fit in a
1941   // word without having to subtract minValue. In this case,
1942   // we can optimize away the subtraction.
1943   if (cast<ConstantInt>(minValue)->getSExtValue() >= 0 &&
1944       cast<ConstantInt>(maxValue)->getSExtValue() <  IntPtrBits) {
1945     range = cast<ConstantInt>(maxValue)->getSExtValue();
1946   } else {
1947     lowBound = cast<ConstantInt>(minValue)->getSExtValue();
1948   }
1949
1950   CaseBitsVector CasesBits;
1951   unsigned i, count = 0;
1952
1953   for (CaseItr I = CR.Range.first, E = CR.Range.second; I!=E; ++I) {
1954     MachineBasicBlock* Dest = I->BB;
1955     for (i = 0; i < count; ++i)
1956       if (Dest == CasesBits[i].BB)
1957         break;
1958
1959     if (i == count) {
1960       assert((count < 3) && "Too much destinations to test!");
1961       CasesBits.push_back(CaseBits(0, Dest, 0));
1962       count++;
1963     }
1964
1965     uint64_t lo = cast<ConstantInt>(I->Low)->getSExtValue() - lowBound;
1966     uint64_t hi = cast<ConstantInt>(I->High)->getSExtValue() - lowBound;
1967
1968     for (uint64_t j = lo; j <= hi; j++) {
1969       CasesBits[i].Mask |=  1ULL << j;
1970       CasesBits[i].Bits++;
1971     }
1972
1973   }
1974   std::sort(CasesBits.begin(), CasesBits.end(), CaseBitsCmp());
1975
1976   SelectionDAGISel::BitTestInfo BTC;
1977
1978   // Figure out which block is immediately after the current one.
1979   MachineFunction::iterator BBI = CR.CaseBB;
1980   ++BBI;
1981
1982   const BasicBlock *LLVMBB = CR.CaseBB->getBasicBlock();
1983
1984   DOUT << "Cases:\n";
1985   for (unsigned i = 0, e = CasesBits.size(); i!=e; ++i) {
1986     DOUT << "Mask: " << CasesBits[i].Mask << ", Bits: " << CasesBits[i].Bits
1987          << ", BB: " << CasesBits[i].BB << "\n";
1988
1989     MachineBasicBlock *CaseBB = new MachineBasicBlock(LLVMBB);
1990     CurMF->getBasicBlockList().insert(BBI, CaseBB);
1991     BTC.push_back(SelectionDAGISel::BitTestCase(CasesBits[i].Mask,
1992                                                 CaseBB,
1993                                                 CasesBits[i].BB));
1994   }
1995
1996   SelectionDAGISel::BitTestBlock BTB(lowBound, range, SV,
1997                                      -1U, (CR.CaseBB == CurMBB),
1998                                      CR.CaseBB, Default, BTC);
1999
2000   if (CR.CaseBB == CurMBB)
2001     visitBitTestHeader(BTB);
2002
2003   BitTestCases.push_back(BTB);
2004
2005   return true;
2006 }
2007
2008
2009 // Clusterify - Transform simple list of Cases into list of CaseRange's
2010 unsigned SelectionDAGLowering::Clusterify(CaseVector& Cases,
2011                                           const SwitchInst& SI) {
2012   unsigned numCmps = 0;
2013
2014   // Start with "simple" cases
2015   for (unsigned i = 1; i < SI.getNumSuccessors(); ++i) {
2016     MachineBasicBlock *SMBB = FuncInfo.MBBMap[SI.getSuccessor(i)];
2017     Cases.push_back(Case(SI.getSuccessorValue(i),
2018                          SI.getSuccessorValue(i),
2019                          SMBB));
2020   }
2021   std::sort(Cases.begin(), Cases.end(), CaseCmp());
2022
2023   // Merge case into clusters
2024   if (Cases.size()>=2)
2025     // Must recompute end() each iteration because it may be
2026     // invalidated by erase if we hold on to it
2027     for (CaseItr I=Cases.begin(), J=++(Cases.begin()); J!=Cases.end(); ) {
2028       int64_t nextValue = cast<ConstantInt>(J->Low)->getSExtValue();
2029       int64_t currentValue = cast<ConstantInt>(I->High)->getSExtValue();
2030       MachineBasicBlock* nextBB = J->BB;
2031       MachineBasicBlock* currentBB = I->BB;
2032
2033       // If the two neighboring cases go to the same destination, merge them
2034       // into a single case.
2035       if ((nextValue-currentValue==1) && (currentBB == nextBB)) {
2036         I->High = J->High;
2037         J = Cases.erase(J);
2038       } else {
2039         I = J++;
2040       }
2041     }
2042
2043   for (CaseItr I=Cases.begin(), E=Cases.end(); I!=E; ++I, ++numCmps) {
2044     if (I->Low != I->High)
2045       // A range counts double, since it requires two compares.
2046       ++numCmps;
2047   }
2048
2049   return numCmps;
2050 }
2051
2052 void SelectionDAGLowering::visitSwitch(SwitchInst &SI) {
2053   // Figure out which block is immediately after the current one.
2054   MachineBasicBlock *NextBlock = 0;
2055   MachineFunction::iterator BBI = CurMBB;
2056
2057   MachineBasicBlock *Default = FuncInfo.MBBMap[SI.getDefaultDest()];
2058
2059   // If there is only the default destination, branch to it if it is not the
2060   // next basic block.  Otherwise, just fall through.
2061   if (SI.getNumOperands() == 2) {
2062     // Update machine-CFG edges.
2063
2064     // If this is not a fall-through branch, emit the branch.
2065     if (Default != NextBlock)
2066       DAG.setRoot(DAG.getNode(ISD::BR, MVT::Other, getRoot(),
2067                               DAG.getBasicBlock(Default)));
2068
2069     CurMBB->addSuccessor(Default);
2070     return;
2071   }
2072
2073   // If there are any non-default case statements, create a vector of Cases
2074   // representing each one, and sort the vector so that we can efficiently
2075   // create a binary search tree from them.
2076   CaseVector Cases;
2077   unsigned numCmps = Clusterify(Cases, SI);
2078   DOUT << "Clusterify finished. Total clusters: " << Cases.size()
2079        << ". Total compares: " << numCmps << "\n";
2080
2081   // Get the Value to be switched on and default basic blocks, which will be
2082   // inserted into CaseBlock records, representing basic blocks in the binary
2083   // search tree.
2084   Value *SV = SI.getOperand(0);
2085
2086   // Push the initial CaseRec onto the worklist
2087   CaseRecVector WorkList;
2088   WorkList.push_back(CaseRec(CurMBB,0,0,CaseRange(Cases.begin(),Cases.end())));
2089
2090   while (!WorkList.empty()) {
2091     // Grab a record representing a case range to process off the worklist
2092     CaseRec CR = WorkList.back();
2093     WorkList.pop_back();
2094
2095     if (handleBitTestsSwitchCase(CR, WorkList, SV, Default))
2096       continue;
2097
2098     // If the range has few cases (two or less) emit a series of specific
2099     // tests.
2100     if (handleSmallSwitchRange(CR, WorkList, SV, Default))
2101       continue;
2102
2103     // If the switch has more than 5 blocks, and at least 40% dense, and the
2104     // target supports indirect branches, then emit a jump table rather than
2105     // lowering the switch to a binary tree of conditional branches.
2106     if (handleJTSwitchCase(CR, WorkList, SV, Default))
2107       continue;
2108
2109     // Emit binary tree. We need to pick a pivot, and push left and right ranges
2110     // onto the worklist. Leafs are handled via handleSmallSwitchRange() call.
2111     handleBTSplitSwitchCase(CR, WorkList, SV, Default);
2112   }
2113 }
2114
2115
2116 void SelectionDAGLowering::visitSub(User &I) {
2117   // -0.0 - X --> fneg
2118   const Type *Ty = I.getType();
2119   if (isa<VectorType>(Ty)) {
2120     if (ConstantVector *CV = dyn_cast<ConstantVector>(I.getOperand(0))) {
2121       const VectorType *DestTy = cast<VectorType>(I.getType());
2122       const Type *ElTy = DestTy->getElementType();
2123       if (ElTy->isFloatingPoint()) {
2124         unsigned VL = DestTy->getNumElements();
2125         std::vector<Constant*> NZ(VL, ConstantFP::getNegativeZero(ElTy));
2126         Constant *CNZ = ConstantVector::get(&NZ[0], NZ.size());
2127         if (CV == CNZ) {
2128           SDOperand Op2 = getValue(I.getOperand(1));
2129           setValue(&I, DAG.getNode(ISD::FNEG, Op2.getValueType(), Op2));
2130           return;
2131         }
2132       }
2133     }
2134   }
2135   if (Ty->isFloatingPoint()) {
2136     if (ConstantFP *CFP = dyn_cast<ConstantFP>(I.getOperand(0)))
2137       if (CFP->isExactlyValue(ConstantFP::getNegativeZero(Ty)->getValueAPF())) {
2138         SDOperand Op2 = getValue(I.getOperand(1));
2139         setValue(&I, DAG.getNode(ISD::FNEG, Op2.getValueType(), Op2));
2140         return;
2141       }
2142   }
2143
2144   visitBinary(I, Ty->isFPOrFPVector() ? ISD::FSUB : ISD::SUB);
2145 }
2146
2147 void SelectionDAGLowering::visitBinary(User &I, unsigned OpCode) {
2148   SDOperand Op1 = getValue(I.getOperand(0));
2149   SDOperand Op2 = getValue(I.getOperand(1));
2150
2151   setValue(&I, DAG.getNode(OpCode, Op1.getValueType(), Op1, Op2));
2152 }
2153
2154 void SelectionDAGLowering::visitShift(User &I, unsigned Opcode) {
2155   SDOperand Op1 = getValue(I.getOperand(0));
2156   SDOperand Op2 = getValue(I.getOperand(1));
2157
2158   if (MVT::getSizeInBits(TLI.getShiftAmountTy()) <
2159       MVT::getSizeInBits(Op2.getValueType()))
2160     Op2 = DAG.getNode(ISD::TRUNCATE, TLI.getShiftAmountTy(), Op2);
2161   else if (TLI.getShiftAmountTy() > Op2.getValueType())
2162     Op2 = DAG.getNode(ISD::ANY_EXTEND, TLI.getShiftAmountTy(), Op2);
2163
2164   setValue(&I, DAG.getNode(Opcode, Op1.getValueType(), Op1, Op2));
2165 }
2166
2167 void SelectionDAGLowering::visitICmp(User &I) {
2168   ICmpInst::Predicate predicate = ICmpInst::BAD_ICMP_PREDICATE;
2169   if (ICmpInst *IC = dyn_cast<ICmpInst>(&I))
2170     predicate = IC->getPredicate();
2171   else if (ConstantExpr *IC = dyn_cast<ConstantExpr>(&I))
2172     predicate = ICmpInst::Predicate(IC->getPredicate());
2173   SDOperand Op1 = getValue(I.getOperand(0));
2174   SDOperand Op2 = getValue(I.getOperand(1));
2175   ISD::CondCode Opcode;
2176   switch (predicate) {
2177     case ICmpInst::ICMP_EQ  : Opcode = ISD::SETEQ; break;
2178     case ICmpInst::ICMP_NE  : Opcode = ISD::SETNE; break;
2179     case ICmpInst::ICMP_UGT : Opcode = ISD::SETUGT; break;
2180     case ICmpInst::ICMP_UGE : Opcode = ISD::SETUGE; break;
2181     case ICmpInst::ICMP_ULT : Opcode = ISD::SETULT; break;
2182     case ICmpInst::ICMP_ULE : Opcode = ISD::SETULE; break;
2183     case ICmpInst::ICMP_SGT : Opcode = ISD::SETGT; break;
2184     case ICmpInst::ICMP_SGE : Opcode = ISD::SETGE; break;
2185     case ICmpInst::ICMP_SLT : Opcode = ISD::SETLT; break;
2186     case ICmpInst::ICMP_SLE : Opcode = ISD::SETLE; break;
2187     default:
2188       assert(!"Invalid ICmp predicate value");
2189       Opcode = ISD::SETEQ;
2190       break;
2191   }
2192   setValue(&I, DAG.getSetCC(MVT::i1, Op1, Op2, Opcode));
2193 }
2194
2195 void SelectionDAGLowering::visitFCmp(User &I) {
2196   FCmpInst::Predicate predicate = FCmpInst::BAD_FCMP_PREDICATE;
2197   if (FCmpInst *FC = dyn_cast<FCmpInst>(&I))
2198     predicate = FC->getPredicate();
2199   else if (ConstantExpr *FC = dyn_cast<ConstantExpr>(&I))
2200     predicate = FCmpInst::Predicate(FC->getPredicate());
2201   SDOperand Op1 = getValue(I.getOperand(0));
2202   SDOperand Op2 = getValue(I.getOperand(1));
2203   ISD::CondCode Condition, FOC, FPC;
2204   switch (predicate) {
2205     case FCmpInst::FCMP_FALSE: FOC = FPC = ISD::SETFALSE; break;
2206     case FCmpInst::FCMP_OEQ:   FOC = ISD::SETEQ; FPC = ISD::SETOEQ; break;
2207     case FCmpInst::FCMP_OGT:   FOC = ISD::SETGT; FPC = ISD::SETOGT; break;
2208     case FCmpInst::FCMP_OGE:   FOC = ISD::SETGE; FPC = ISD::SETOGE; break;
2209     case FCmpInst::FCMP_OLT:   FOC = ISD::SETLT; FPC = ISD::SETOLT; break;
2210     case FCmpInst::FCMP_OLE:   FOC = ISD::SETLE; FPC = ISD::SETOLE; break;
2211     case FCmpInst::FCMP_ONE:   FOC = ISD::SETNE; FPC = ISD::SETONE; break;
2212     case FCmpInst::FCMP_ORD:   FOC = ISD::SETEQ; FPC = ISD::SETO;   break;
2213     case FCmpInst::FCMP_UNO:   FOC = ISD::SETNE; FPC = ISD::SETUO;  break;
2214     case FCmpInst::FCMP_UEQ:   FOC = ISD::SETEQ; FPC = ISD::SETUEQ; break;
2215     case FCmpInst::FCMP_UGT:   FOC = ISD::SETGT; FPC = ISD::SETUGT; break;
2216     case FCmpInst::FCMP_UGE:   FOC = ISD::SETGE; FPC = ISD::SETUGE; break;
2217     case FCmpInst::FCMP_ULT:   FOC = ISD::SETLT; FPC = ISD::SETULT; break;
2218     case FCmpInst::FCMP_ULE:   FOC = ISD::SETLE; FPC = ISD::SETULE; break;
2219     case FCmpInst::FCMP_UNE:   FOC = ISD::SETNE; FPC = ISD::SETUNE; break;
2220     case FCmpInst::FCMP_TRUE:  FOC = FPC = ISD::SETTRUE; break;
2221     default:
2222       assert(!"Invalid FCmp predicate value");
2223       FOC = FPC = ISD::SETFALSE;
2224       break;
2225   }
2226   if (FiniteOnlyFPMath())
2227     Condition = FOC;
2228   else
2229     Condition = FPC;
2230   setValue(&I, DAG.getSetCC(MVT::i1, Op1, Op2, Condition));
2231 }
2232
2233 void SelectionDAGLowering::visitSelect(User &I) {
2234   SDOperand Cond     = getValue(I.getOperand(0));
2235   SDOperand TrueVal  = getValue(I.getOperand(1));
2236   SDOperand FalseVal = getValue(I.getOperand(2));
2237   setValue(&I, DAG.getNode(ISD::SELECT, TrueVal.getValueType(), Cond,
2238                            TrueVal, FalseVal));
2239 }
2240
2241
2242 void SelectionDAGLowering::visitTrunc(User &I) {
2243   // TruncInst cannot be a no-op cast because sizeof(src) > sizeof(dest).
2244   SDOperand N = getValue(I.getOperand(0));
2245   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2246   setValue(&I, DAG.getNode(ISD::TRUNCATE, DestVT, N));
2247 }
2248
2249 void SelectionDAGLowering::visitZExt(User &I) {
2250   // ZExt cannot be a no-op cast because sizeof(src) < sizeof(dest).
2251   // ZExt also can't be a cast to bool for same reason. So, nothing much to do
2252   SDOperand N = getValue(I.getOperand(0));
2253   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2254   setValue(&I, DAG.getNode(ISD::ZERO_EXTEND, DestVT, N));
2255 }
2256
2257 void SelectionDAGLowering::visitSExt(User &I) {
2258   // SExt cannot be a no-op cast because sizeof(src) < sizeof(dest).
2259   // SExt also can't be a cast to bool for same reason. So, nothing much to do
2260   SDOperand N = getValue(I.getOperand(0));
2261   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2262   setValue(&I, DAG.getNode(ISD::SIGN_EXTEND, DestVT, N));
2263 }
2264
2265 void SelectionDAGLowering::visitFPTrunc(User &I) {
2266   // FPTrunc is never a no-op cast, no need to check
2267   SDOperand N = getValue(I.getOperand(0));
2268   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2269   setValue(&I, DAG.getNode(ISD::FP_ROUND, DestVT, N, DAG.getIntPtrConstant(0)));
2270 }
2271
2272 void SelectionDAGLowering::visitFPExt(User &I){
2273   // FPTrunc is never a no-op cast, no need to check
2274   SDOperand N = getValue(I.getOperand(0));
2275   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2276   setValue(&I, DAG.getNode(ISD::FP_EXTEND, DestVT, N));
2277 }
2278
2279 void SelectionDAGLowering::visitFPToUI(User &I) {
2280   // FPToUI is never a no-op cast, no need to check
2281   SDOperand N = getValue(I.getOperand(0));
2282   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2283   setValue(&I, DAG.getNode(ISD::FP_TO_UINT, DestVT, N));
2284 }
2285
2286 void SelectionDAGLowering::visitFPToSI(User &I) {
2287   // FPToSI is never a no-op cast, no need to check
2288   SDOperand N = getValue(I.getOperand(0));
2289   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2290   setValue(&I, DAG.getNode(ISD::FP_TO_SINT, DestVT, N));
2291 }
2292
2293 void SelectionDAGLowering::visitUIToFP(User &I) {
2294   // UIToFP is never a no-op cast, no need to check
2295   SDOperand N = getValue(I.getOperand(0));
2296   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2297   setValue(&I, DAG.getNode(ISD::UINT_TO_FP, DestVT, N));
2298 }
2299
2300 void SelectionDAGLowering::visitSIToFP(User &I){
2301   // UIToFP is never a no-op cast, no need to check
2302   SDOperand N = getValue(I.getOperand(0));
2303   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2304   setValue(&I, DAG.getNode(ISD::SINT_TO_FP, DestVT, N));
2305 }
2306
2307 void SelectionDAGLowering::visitPtrToInt(User &I) {
2308   // What to do depends on the size of the integer and the size of the pointer.
2309   // We can either truncate, zero extend, or no-op, accordingly.
2310   SDOperand N = getValue(I.getOperand(0));
2311   MVT::ValueType SrcVT = N.getValueType();
2312   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2313   SDOperand Result;
2314   if (MVT::getSizeInBits(DestVT) < MVT::getSizeInBits(SrcVT))
2315     Result = DAG.getNode(ISD::TRUNCATE, DestVT, N);
2316   else
2317     // Note: ZERO_EXTEND can handle cases where the sizes are equal too
2318     Result = DAG.getNode(ISD::ZERO_EXTEND, DestVT, N);
2319   setValue(&I, Result);
2320 }
2321
2322 void SelectionDAGLowering::visitIntToPtr(User &I) {
2323   // What to do depends on the size of the integer and the size of the pointer.
2324   // We can either truncate, zero extend, or no-op, accordingly.
2325   SDOperand N = getValue(I.getOperand(0));
2326   MVT::ValueType SrcVT = N.getValueType();
2327   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2328   if (MVT::getSizeInBits(DestVT) < MVT::getSizeInBits(SrcVT))
2329     setValue(&I, DAG.getNode(ISD::TRUNCATE, DestVT, N));
2330   else
2331     // Note: ZERO_EXTEND can handle cases where the sizes are equal too
2332     setValue(&I, DAG.getNode(ISD::ZERO_EXTEND, DestVT, N));
2333 }
2334
2335 void SelectionDAGLowering::visitBitCast(User &I) {
2336   SDOperand N = getValue(I.getOperand(0));
2337   MVT::ValueType DestVT = TLI.getValueType(I.getType());
2338
2339   // BitCast assures us that source and destination are the same size so this
2340   // is either a BIT_CONVERT or a no-op.
2341   if (DestVT != N.getValueType())
2342     setValue(&I, DAG.getNode(ISD::BIT_CONVERT, DestVT, N)); // convert types
2343   else
2344     setValue(&I, N); // noop cast.
2345 }
2346
2347 void SelectionDAGLowering::visitInsertElement(User &I) {
2348   SDOperand InVec = getValue(I.getOperand(0));
2349   SDOperand InVal = getValue(I.getOperand(1));
2350   SDOperand InIdx = DAG.getNode(ISD::ZERO_EXTEND, TLI.getPointerTy(),
2351                                 getValue(I.getOperand(2)));
2352
2353   setValue(&I, DAG.getNode(ISD::INSERT_VECTOR_ELT,
2354                            TLI.getValueType(I.getType()),
2355                            InVec, InVal, InIdx));
2356 }
2357
2358 void SelectionDAGLowering::visitExtractElement(User &I) {
2359   SDOperand InVec = getValue(I.getOperand(0));
2360   SDOperand InIdx = DAG.getNode(ISD::ZERO_EXTEND, TLI.getPointerTy(),
2361                                 getValue(I.getOperand(1)));
2362   setValue(&I, DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
2363                            TLI.getValueType(I.getType()), InVec, InIdx));
2364 }
2365
2366 void SelectionDAGLowering::visitShuffleVector(User &I) {
2367   SDOperand V1   = getValue(I.getOperand(0));
2368   SDOperand V2   = getValue(I.getOperand(1));
2369   SDOperand Mask = getValue(I.getOperand(2));
2370
2371   setValue(&I, DAG.getNode(ISD::VECTOR_SHUFFLE,
2372                            TLI.getValueType(I.getType()),
2373                            V1, V2, Mask));
2374 }
2375
2376
2377 void SelectionDAGLowering::visitGetElementPtr(User &I) {
2378   SDOperand N = getValue(I.getOperand(0));
2379   const Type *Ty = I.getOperand(0)->getType();
2380
2381   for (GetElementPtrInst::op_iterator OI = I.op_begin()+1, E = I.op_end();
2382        OI != E; ++OI) {
2383     Value *Idx = *OI;
2384     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
2385       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
2386       if (Field) {
2387         // N = N + Offset
2388         uint64_t Offset = TD->getStructLayout(StTy)->getElementOffset(Field);
2389         N = DAG.getNode(ISD::ADD, N.getValueType(), N,
2390                         DAG.getIntPtrConstant(Offset));
2391       }
2392       Ty = StTy->getElementType(Field);
2393     } else {
2394       Ty = cast<SequentialType>(Ty)->getElementType();
2395
2396       // If this is a constant subscript, handle it quickly.
2397       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
2398         if (CI->getZExtValue() == 0) continue;
2399         uint64_t Offs =
2400             TD->getABITypeSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
2401         N = DAG.getNode(ISD::ADD, N.getValueType(), N,
2402                         DAG.getIntPtrConstant(Offs));
2403         continue;
2404       }
2405
2406       // N = N + Idx * ElementSize;
2407       uint64_t ElementSize = TD->getABITypeSize(Ty);
2408       SDOperand IdxN = getValue(Idx);
2409
2410       // If the index is smaller or larger than intptr_t, truncate or extend
2411       // it.
2412       if (IdxN.getValueType() < N.getValueType()) {
2413         IdxN = DAG.getNode(ISD::SIGN_EXTEND, N.getValueType(), IdxN);
2414       } else if (IdxN.getValueType() > N.getValueType())
2415         IdxN = DAG.getNode(ISD::TRUNCATE, N.getValueType(), IdxN);
2416
2417       // If this is a multiply by a power of two, turn it into a shl
2418       // immediately.  This is a very common case.
2419       if (isPowerOf2_64(ElementSize)) {
2420         unsigned Amt = Log2_64(ElementSize);
2421         IdxN = DAG.getNode(ISD::SHL, N.getValueType(), IdxN,
2422                            DAG.getConstant(Amt, TLI.getShiftAmountTy()));
2423         N = DAG.getNode(ISD::ADD, N.getValueType(), N, IdxN);
2424         continue;
2425       }
2426
2427       SDOperand Scale = DAG.getIntPtrConstant(ElementSize);
2428       IdxN = DAG.getNode(ISD::MUL, N.getValueType(), IdxN, Scale);
2429       N = DAG.getNode(ISD::ADD, N.getValueType(), N, IdxN);
2430     }
2431   }
2432   setValue(&I, N);
2433 }
2434
2435 void SelectionDAGLowering::visitAlloca(AllocaInst &I) {
2436   // If this is a fixed sized alloca in the entry block of the function,
2437   // allocate it statically on the stack.
2438   if (FuncInfo.StaticAllocaMap.count(&I))
2439     return;   // getValue will auto-populate this.
2440
2441   const Type *Ty = I.getAllocatedType();
2442   uint64_t TySize = TLI.getTargetData()->getABITypeSize(Ty);
2443   unsigned Align =
2444     std::max((unsigned)TLI.getTargetData()->getPrefTypeAlignment(Ty),
2445              I.getAlignment());
2446
2447   SDOperand AllocSize = getValue(I.getArraySize());
2448   MVT::ValueType IntPtr = TLI.getPointerTy();
2449   if (IntPtr < AllocSize.getValueType())
2450     AllocSize = DAG.getNode(ISD::TRUNCATE, IntPtr, AllocSize);
2451   else if (IntPtr > AllocSize.getValueType())
2452     AllocSize = DAG.getNode(ISD::ZERO_EXTEND, IntPtr, AllocSize);
2453
2454   AllocSize = DAG.getNode(ISD::MUL, IntPtr, AllocSize,
2455                           DAG.getIntPtrConstant(TySize));
2456
2457   // Handle alignment.  If the requested alignment is less than or equal to
2458   // the stack alignment, ignore it.  If the size is greater than or equal to
2459   // the stack alignment, we note this in the DYNAMIC_STACKALLOC node.
2460   unsigned StackAlign =
2461     TLI.getTargetMachine().getFrameInfo()->getStackAlignment();
2462   if (Align <= StackAlign)
2463     Align = 0;
2464
2465   // Round the size of the allocation up to the stack alignment size
2466   // by add SA-1 to the size.
2467   AllocSize = DAG.getNode(ISD::ADD, AllocSize.getValueType(), AllocSize,
2468                           DAG.getIntPtrConstant(StackAlign-1));
2469   // Mask out the low bits for alignment purposes.
2470   AllocSize = DAG.getNode(ISD::AND, AllocSize.getValueType(), AllocSize,
2471                           DAG.getIntPtrConstant(~(uint64_t)(StackAlign-1)));
2472
2473   SDOperand Ops[] = { getRoot(), AllocSize, DAG.getIntPtrConstant(Align) };
2474   const MVT::ValueType *VTs = DAG.getNodeValueTypes(AllocSize.getValueType(),
2475                                                     MVT::Other);
2476   SDOperand DSA = DAG.getNode(ISD::DYNAMIC_STACKALLOC, VTs, 2, Ops, 3);
2477   setValue(&I, DSA);
2478   DAG.setRoot(DSA.getValue(1));
2479
2480   // Inform the Frame Information that we have just allocated a variable-sized
2481   // object.
2482   CurMBB->getParent()->getFrameInfo()->CreateVariableSizedObject();
2483 }
2484
2485 void SelectionDAGLowering::visitLoad(LoadInst &I) {
2486   SDOperand Ptr = getValue(I.getOperand(0));
2487
2488   SDOperand Root;
2489   if (I.isVolatile())
2490     Root = getRoot();
2491   else {
2492     // Do not serialize non-volatile loads against each other.
2493     Root = DAG.getRoot();
2494   }
2495
2496   setValue(&I, getLoadFrom(I.getType(), Ptr, I.getOperand(0),
2497                            Root, I.isVolatile(), I.getAlignment()));
2498 }
2499
2500 SDOperand SelectionDAGLowering::getLoadFrom(const Type *Ty, SDOperand Ptr,
2501                                             const Value *SV, SDOperand Root,
2502                                             bool isVolatile,
2503                                             unsigned Alignment) {
2504   SDOperand L =
2505     DAG.getLoad(TLI.getValueType(Ty), Root, Ptr, SV, 0,
2506                 isVolatile, Alignment);
2507
2508   if (isVolatile)
2509     DAG.setRoot(L.getValue(1));
2510   else
2511     PendingLoads.push_back(L.getValue(1));
2512
2513   return L;
2514 }
2515
2516
2517 void SelectionDAGLowering::visitStore(StoreInst &I) {
2518   Value *SrcV = I.getOperand(0);
2519   SDOperand Src = getValue(SrcV);
2520   SDOperand Ptr = getValue(I.getOperand(1));
2521   DAG.setRoot(DAG.getStore(getRoot(), Src, Ptr, I.getOperand(1), 0,
2522                            I.isVolatile(), I.getAlignment()));
2523 }
2524
2525 /// visitTargetIntrinsic - Lower a call of a target intrinsic to an INTRINSIC
2526 /// node.
2527 void SelectionDAGLowering::visitTargetIntrinsic(CallInst &I,
2528                                                 unsigned Intrinsic) {
2529   bool HasChain = !I.doesNotAccessMemory();
2530   bool OnlyLoad = HasChain && I.onlyReadsMemory();
2531
2532   // Build the operand list.
2533   SmallVector<SDOperand, 8> Ops;
2534   if (HasChain) {  // If this intrinsic has side-effects, chainify it.
2535     if (OnlyLoad) {
2536       // We don't need to serialize loads against other loads.
2537       Ops.push_back(DAG.getRoot());
2538     } else {
2539       Ops.push_back(getRoot());
2540     }
2541   }
2542
2543   // Add the intrinsic ID as an integer operand.
2544   Ops.push_back(DAG.getConstant(Intrinsic, TLI.getPointerTy()));
2545
2546   // Add all operands of the call to the operand list.
2547   for (unsigned i = 1, e = I.getNumOperands(); i != e; ++i) {
2548     SDOperand Op = getValue(I.getOperand(i));
2549     assert(TLI.isTypeLegal(Op.getValueType()) &&
2550            "Intrinsic uses a non-legal type?");
2551     Ops.push_back(Op);
2552   }
2553
2554   std::vector<MVT::ValueType> VTs;
2555   if (I.getType() != Type::VoidTy) {
2556     MVT::ValueType VT = TLI.getValueType(I.getType());
2557     if (MVT::isVector(VT)) {
2558       const VectorType *DestTy = cast<VectorType>(I.getType());
2559       MVT::ValueType EltVT = TLI.getValueType(DestTy->getElementType());
2560
2561       VT = MVT::getVectorType(EltVT, DestTy->getNumElements());
2562       assert(VT != MVT::Other && "Intrinsic uses a non-legal type?");
2563     }
2564
2565     assert(TLI.isTypeLegal(VT) && "Intrinsic uses a non-legal type?");
2566     VTs.push_back(VT);
2567   }
2568   if (HasChain)
2569     VTs.push_back(MVT::Other);
2570
2571   const MVT::ValueType *VTList = DAG.getNodeValueTypes(VTs);
2572
2573   // Create the node.
2574   SDOperand Result;
2575   if (!HasChain)
2576     Result = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VTList, VTs.size(),
2577                          &Ops[0], Ops.size());
2578   else if (I.getType() != Type::VoidTy)
2579     Result = DAG.getNode(ISD::INTRINSIC_W_CHAIN, VTList, VTs.size(),
2580                          &Ops[0], Ops.size());
2581   else
2582     Result = DAG.getNode(ISD::INTRINSIC_VOID, VTList, VTs.size(),
2583                          &Ops[0], Ops.size());
2584
2585   if (HasChain) {
2586     SDOperand Chain = Result.getValue(Result.Val->getNumValues()-1);
2587     if (OnlyLoad)
2588       PendingLoads.push_back(Chain);
2589     else
2590       DAG.setRoot(Chain);
2591   }
2592   if (I.getType() != Type::VoidTy) {
2593     if (const VectorType *PTy = dyn_cast<VectorType>(I.getType())) {
2594       MVT::ValueType VT = TLI.getValueType(PTy);
2595       Result = DAG.getNode(ISD::BIT_CONVERT, VT, Result);
2596     }
2597     setValue(&I, Result);
2598   }
2599 }
2600
2601 /// ExtractTypeInfo - Returns the type info, possibly bitcast, encoded in V.
2602 static GlobalVariable *ExtractTypeInfo (Value *V) {
2603   V = IntrinsicInst::StripPointerCasts(V);
2604   GlobalVariable *GV = dyn_cast<GlobalVariable>(V);
2605   assert ((GV || isa<ConstantPointerNull>(V)) &&
2606           "TypeInfo must be a global variable or NULL");
2607   return GV;
2608 }
2609
2610 /// addCatchInfo - Extract the personality and type infos from an eh.selector
2611 /// call, and add them to the specified machine basic block.
2612 static void addCatchInfo(CallInst &I, MachineModuleInfo *MMI,
2613                          MachineBasicBlock *MBB) {
2614   // Inform the MachineModuleInfo of the personality for this landing pad.
2615   ConstantExpr *CE = cast<ConstantExpr>(I.getOperand(2));
2616   assert(CE->getOpcode() == Instruction::BitCast &&
2617          isa<Function>(CE->getOperand(0)) &&
2618          "Personality should be a function");
2619   MMI->addPersonality(MBB, cast<Function>(CE->getOperand(0)));
2620
2621   // Gather all the type infos for this landing pad and pass them along to
2622   // MachineModuleInfo.
2623   std::vector<GlobalVariable *> TyInfo;
2624   unsigned N = I.getNumOperands();
2625
2626   for (unsigned i = N - 1; i > 2; --i) {
2627     if (ConstantInt *CI = dyn_cast<ConstantInt>(I.getOperand(i))) {
2628       unsigned FilterLength = CI->getZExtValue();
2629       unsigned FirstCatch = i + FilterLength + !FilterLength;
2630       assert (FirstCatch <= N && "Invalid filter length");
2631
2632       if (FirstCatch < N) {
2633         TyInfo.reserve(N - FirstCatch);
2634         for (unsigned j = FirstCatch; j < N; ++j)
2635           TyInfo.push_back(ExtractTypeInfo(I.getOperand(j)));
2636         MMI->addCatchTypeInfo(MBB, TyInfo);
2637         TyInfo.clear();
2638       }
2639
2640       if (!FilterLength) {
2641         // Cleanup.
2642         MMI->addCleanup(MBB);
2643       } else {
2644         // Filter.
2645         TyInfo.reserve(FilterLength - 1);
2646         for (unsigned j = i + 1; j < FirstCatch; ++j)
2647           TyInfo.push_back(ExtractTypeInfo(I.getOperand(j)));
2648         MMI->addFilterTypeInfo(MBB, TyInfo);
2649         TyInfo.clear();
2650       }
2651
2652       N = i;
2653     }
2654   }
2655
2656   if (N > 3) {
2657     TyInfo.reserve(N - 3);
2658     for (unsigned j = 3; j < N; ++j)
2659       TyInfo.push_back(ExtractTypeInfo(I.getOperand(j)));
2660     MMI->addCatchTypeInfo(MBB, TyInfo);
2661   }
2662 }
2663
2664 /// visitIntrinsicCall - Lower the call to the specified intrinsic function.  If
2665 /// we want to emit this as a call to a named external function, return the name
2666 /// otherwise lower it and return null.
2667 const char *
2668 SelectionDAGLowering::visitIntrinsicCall(CallInst &I, unsigned Intrinsic) {
2669   switch (Intrinsic) {
2670   default:
2671     // By default, turn this into a target intrinsic node.
2672     visitTargetIntrinsic(I, Intrinsic);
2673     return 0;
2674   case Intrinsic::vastart:  visitVAStart(I); return 0;
2675   case Intrinsic::vaend:    visitVAEnd(I); return 0;
2676   case Intrinsic::vacopy:   visitVACopy(I); return 0;
2677   case Intrinsic::returnaddress:
2678     setValue(&I, DAG.getNode(ISD::RETURNADDR, TLI.getPointerTy(),
2679                              getValue(I.getOperand(1))));
2680     return 0;
2681   case Intrinsic::frameaddress:
2682     setValue(&I, DAG.getNode(ISD::FRAMEADDR, TLI.getPointerTy(),
2683                              getValue(I.getOperand(1))));
2684     return 0;
2685   case Intrinsic::setjmp:
2686     return "_setjmp"+!TLI.usesUnderscoreSetJmp();
2687     break;
2688   case Intrinsic::longjmp:
2689     return "_longjmp"+!TLI.usesUnderscoreLongJmp();
2690     break;
2691   case Intrinsic::memcpy_i32:
2692   case Intrinsic::memcpy_i64:
2693     visitMemIntrinsic(I, ISD::MEMCPY);
2694     return 0;
2695   case Intrinsic::memset_i32:
2696   case Intrinsic::memset_i64:
2697     visitMemIntrinsic(I, ISD::MEMSET);
2698     return 0;
2699   case Intrinsic::memmove_i32:
2700   case Intrinsic::memmove_i64:
2701     visitMemIntrinsic(I, ISD::MEMMOVE);
2702     return 0;
2703
2704   case Intrinsic::dbg_stoppoint: {
2705     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2706     DbgStopPointInst &SPI = cast<DbgStopPointInst>(I);
2707     if (MMI && SPI.getContext() && MMI->Verify(SPI.getContext())) {
2708       SDOperand Ops[5];
2709
2710       Ops[0] = getRoot();
2711       Ops[1] = getValue(SPI.getLineValue());
2712       Ops[2] = getValue(SPI.getColumnValue());
2713
2714       DebugInfoDesc *DD = MMI->getDescFor(SPI.getContext());
2715       assert(DD && "Not a debug information descriptor");
2716       CompileUnitDesc *CompileUnit = cast<CompileUnitDesc>(DD);
2717
2718       Ops[3] = DAG.getString(CompileUnit->getFileName());
2719       Ops[4] = DAG.getString(CompileUnit->getDirectory());
2720
2721       DAG.setRoot(DAG.getNode(ISD::LOCATION, MVT::Other, Ops, 5));
2722     }
2723
2724     return 0;
2725   }
2726   case Intrinsic::dbg_region_start: {
2727     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2728     DbgRegionStartInst &RSI = cast<DbgRegionStartInst>(I);
2729     if (MMI && RSI.getContext() && MMI->Verify(RSI.getContext())) {
2730       unsigned LabelID = MMI->RecordRegionStart(RSI.getContext());
2731       DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
2732                               DAG.getConstant(LabelID, MVT::i32),
2733                               DAG.getConstant(0, MVT::i32)));
2734     }
2735
2736     return 0;
2737   }
2738   case Intrinsic::dbg_region_end: {
2739     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2740     DbgRegionEndInst &REI = cast<DbgRegionEndInst>(I);
2741     if (MMI && REI.getContext() && MMI->Verify(REI.getContext())) {
2742       unsigned LabelID = MMI->RecordRegionEnd(REI.getContext());
2743       DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
2744                               DAG.getConstant(LabelID, MVT::i32),
2745                               DAG.getConstant(0, MVT::i32)));
2746     }
2747
2748     return 0;
2749   }
2750   case Intrinsic::dbg_func_start: {
2751     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2752     if (!MMI) return 0;
2753     DbgFuncStartInst &FSI = cast<DbgFuncStartInst>(I);
2754     Value *SP = FSI.getSubprogram();
2755     if (SP && MMI->Verify(SP)) {
2756       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is
2757       // what (most?) gdb expects.
2758       DebugInfoDesc *DD = MMI->getDescFor(SP);
2759       assert(DD && "Not a debug information descriptor");
2760       SubprogramDesc *Subprogram = cast<SubprogramDesc>(DD);
2761       const CompileUnitDesc *CompileUnit = Subprogram->getFile();
2762       unsigned SrcFile = MMI->RecordSource(CompileUnit->getDirectory(),
2763                                            CompileUnit->getFileName());
2764       // Record the source line but does create a label. It will be emitted
2765       // at asm emission time.
2766       MMI->RecordSourceLine(Subprogram->getLine(), 0, SrcFile);
2767     }
2768
2769     return 0;
2770   }
2771   case Intrinsic::dbg_declare: {
2772     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2773     DbgDeclareInst &DI = cast<DbgDeclareInst>(I);
2774     Value *Variable = DI.getVariable();
2775     if (MMI && Variable && MMI->Verify(Variable))
2776       DAG.setRoot(DAG.getNode(ISD::DECLARE, MVT::Other, getRoot(),
2777                               getValue(DI.getAddress()), getValue(Variable)));
2778     return 0;
2779   }
2780
2781   case Intrinsic::eh_exception: {
2782     if (ExceptionHandling) {
2783       if (!CurMBB->isLandingPad()) {
2784         // FIXME: Mark exception register as live in.  Hack for PR1508.
2785         unsigned Reg = TLI.getExceptionAddressRegister();
2786         if (Reg) CurMBB->addLiveIn(Reg);
2787       }
2788       // Insert the EXCEPTIONADDR instruction.
2789       SDVTList VTs = DAG.getVTList(TLI.getPointerTy(), MVT::Other);
2790       SDOperand Ops[1];
2791       Ops[0] = DAG.getRoot();
2792       SDOperand Op = DAG.getNode(ISD::EXCEPTIONADDR, VTs, Ops, 1);
2793       setValue(&I, Op);
2794       DAG.setRoot(Op.getValue(1));
2795     } else {
2796       setValue(&I, DAG.getConstant(0, TLI.getPointerTy()));
2797     }
2798     return 0;
2799   }
2800
2801   case Intrinsic::eh_selector_i32:
2802   case Intrinsic::eh_selector_i64: {
2803     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2804     MVT::ValueType VT = (Intrinsic == Intrinsic::eh_selector_i32 ?
2805                          MVT::i32 : MVT::i64);
2806
2807     if (ExceptionHandling && MMI) {
2808       if (CurMBB->isLandingPad())
2809         addCatchInfo(I, MMI, CurMBB);
2810       else {
2811 #ifndef NDEBUG
2812         FuncInfo.CatchInfoLost.insert(&I);
2813 #endif
2814         // FIXME: Mark exception selector register as live in.  Hack for PR1508.
2815         unsigned Reg = TLI.getExceptionSelectorRegister();
2816         if (Reg) CurMBB->addLiveIn(Reg);
2817       }
2818
2819       // Insert the EHSELECTION instruction.
2820       SDVTList VTs = DAG.getVTList(VT, MVT::Other);
2821       SDOperand Ops[2];
2822       Ops[0] = getValue(I.getOperand(1));
2823       Ops[1] = getRoot();
2824       SDOperand Op = DAG.getNode(ISD::EHSELECTION, VTs, Ops, 2);
2825       setValue(&I, Op);
2826       DAG.setRoot(Op.getValue(1));
2827     } else {
2828       setValue(&I, DAG.getConstant(0, VT));
2829     }
2830
2831     return 0;
2832   }
2833
2834   case Intrinsic::eh_typeid_for_i32:
2835   case Intrinsic::eh_typeid_for_i64: {
2836     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2837     MVT::ValueType VT = (Intrinsic == Intrinsic::eh_typeid_for_i32 ?
2838                          MVT::i32 : MVT::i64);
2839
2840     if (MMI) {
2841       // Find the type id for the given typeinfo.
2842       GlobalVariable *GV = ExtractTypeInfo(I.getOperand(1));
2843
2844       unsigned TypeID = MMI->getTypeIDFor(GV);
2845       setValue(&I, DAG.getConstant(TypeID, VT));
2846     } else {
2847       // Return something different to eh_selector.
2848       setValue(&I, DAG.getConstant(1, VT));
2849     }
2850
2851     return 0;
2852   }
2853
2854   case Intrinsic::eh_return: {
2855     MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
2856
2857     if (MMI && ExceptionHandling) {
2858       MMI->setCallsEHReturn(true);
2859       DAG.setRoot(DAG.getNode(ISD::EH_RETURN,
2860                               MVT::Other,
2861                               getRoot(),
2862                               getValue(I.getOperand(1)),
2863                               getValue(I.getOperand(2))));
2864     } else {
2865       setValue(&I, DAG.getConstant(0, TLI.getPointerTy()));
2866     }
2867
2868     return 0;
2869   }
2870
2871    case Intrinsic::eh_unwind_init: {
2872      if (MachineModuleInfo *MMI = DAG.getMachineModuleInfo()) {
2873        MMI->setCallsUnwindInit(true);
2874      }
2875
2876      return 0;
2877    }
2878
2879    case Intrinsic::eh_dwarf_cfa: {
2880      if (ExceptionHandling) {
2881        MVT::ValueType VT = getValue(I.getOperand(1)).getValueType();
2882        SDOperand CfaArg;
2883        if (MVT::getSizeInBits(VT) > MVT::getSizeInBits(TLI.getPointerTy()))
2884          CfaArg = DAG.getNode(ISD::TRUNCATE,
2885                               TLI.getPointerTy(), getValue(I.getOperand(1)));
2886        else
2887          CfaArg = DAG.getNode(ISD::SIGN_EXTEND,
2888                               TLI.getPointerTy(), getValue(I.getOperand(1)));
2889
2890        SDOperand Offset = DAG.getNode(ISD::ADD,
2891                                       TLI.getPointerTy(),
2892                                       DAG.getNode(ISD::FRAME_TO_ARGS_OFFSET,
2893                                                   TLI.getPointerTy()),
2894                                       CfaArg);
2895        setValue(&I, DAG.getNode(ISD::ADD,
2896                                 TLI.getPointerTy(),
2897                                 DAG.getNode(ISD::FRAMEADDR,
2898                                             TLI.getPointerTy(),
2899                                             DAG.getConstant(0,
2900                                                             TLI.getPointerTy())),
2901                                 Offset));
2902      } else {
2903        setValue(&I, DAG.getConstant(0, TLI.getPointerTy()));
2904      }
2905
2906      return 0;
2907   }
2908
2909   case Intrinsic::sqrt:
2910     setValue(&I, DAG.getNode(ISD::FSQRT,
2911                              getValue(I.getOperand(1)).getValueType(),
2912                              getValue(I.getOperand(1))));
2913     return 0;
2914   case Intrinsic::powi:
2915     setValue(&I, DAG.getNode(ISD::FPOWI,
2916                              getValue(I.getOperand(1)).getValueType(),
2917                              getValue(I.getOperand(1)),
2918                              getValue(I.getOperand(2))));
2919     return 0;
2920   case Intrinsic::sin:
2921     setValue(&I, DAG.getNode(ISD::FSIN,
2922                              getValue(I.getOperand(1)).getValueType(),
2923                              getValue(I.getOperand(1))));
2924     return 0;
2925   case Intrinsic::cos:
2926     setValue(&I, DAG.getNode(ISD::FCOS,
2927                              getValue(I.getOperand(1)).getValueType(),
2928                              getValue(I.getOperand(1))));
2929     return 0;
2930   case Intrinsic::pow:
2931     setValue(&I, DAG.getNode(ISD::FPOW,
2932                              getValue(I.getOperand(1)).getValueType(),
2933                              getValue(I.getOperand(1)),
2934                              getValue(I.getOperand(2))));
2935     return 0;
2936   case Intrinsic::pcmarker: {
2937     SDOperand Tmp = getValue(I.getOperand(1));
2938     DAG.setRoot(DAG.getNode(ISD::PCMARKER, MVT::Other, getRoot(), Tmp));
2939     return 0;
2940   }
2941   case Intrinsic::readcyclecounter: {
2942     SDOperand Op = getRoot();
2943     SDOperand Tmp = DAG.getNode(ISD::READCYCLECOUNTER,
2944                                 DAG.getNodeValueTypes(MVT::i64, MVT::Other), 2,
2945                                 &Op, 1);
2946     setValue(&I, Tmp);
2947     DAG.setRoot(Tmp.getValue(1));
2948     return 0;
2949   }
2950   case Intrinsic::part_select: {
2951     // Currently not implemented: just abort
2952     assert(0 && "part_select intrinsic not implemented");
2953     abort();
2954   }
2955   case Intrinsic::part_set: {
2956     // Currently not implemented: just abort
2957     assert(0 && "part_set intrinsic not implemented");
2958     abort();
2959   }
2960   case Intrinsic::bswap:
2961     setValue(&I, DAG.getNode(ISD::BSWAP,
2962                              getValue(I.getOperand(1)).getValueType(),
2963                              getValue(I.getOperand(1))));
2964     return 0;
2965   case Intrinsic::cttz: {
2966     SDOperand Arg = getValue(I.getOperand(1));
2967     MVT::ValueType Ty = Arg.getValueType();
2968     SDOperand result = DAG.getNode(ISD::CTTZ, Ty, Arg);
2969     setValue(&I, result);
2970     return 0;
2971   }
2972   case Intrinsic::ctlz: {
2973     SDOperand Arg = getValue(I.getOperand(1));
2974     MVT::ValueType Ty = Arg.getValueType();
2975     SDOperand result = DAG.getNode(ISD::CTLZ, Ty, Arg);
2976     setValue(&I, result);
2977     return 0;
2978   }
2979   case Intrinsic::ctpop: {
2980     SDOperand Arg = getValue(I.getOperand(1));
2981     MVT::ValueType Ty = Arg.getValueType();
2982     SDOperand result = DAG.getNode(ISD::CTPOP, Ty, Arg);
2983     setValue(&I, result);
2984     return 0;
2985   }
2986   case Intrinsic::stacksave: {
2987     SDOperand Op = getRoot();
2988     SDOperand Tmp = DAG.getNode(ISD::STACKSAVE,
2989               DAG.getNodeValueTypes(TLI.getPointerTy(), MVT::Other), 2, &Op, 1);
2990     setValue(&I, Tmp);
2991     DAG.setRoot(Tmp.getValue(1));
2992     return 0;
2993   }
2994   case Intrinsic::stackrestore: {
2995     SDOperand Tmp = getValue(I.getOperand(1));
2996     DAG.setRoot(DAG.getNode(ISD::STACKRESTORE, MVT::Other, getRoot(), Tmp));
2997     return 0;
2998   }
2999   case Intrinsic::prefetch:
3000     // FIXME: Currently discarding prefetches.
3001     return 0;
3002
3003   case Intrinsic::var_annotation:
3004     // Discard annotate attributes
3005     return 0;
3006
3007   case Intrinsic::init_trampoline: {
3008     const Function *F =
3009       cast<Function>(IntrinsicInst::StripPointerCasts(I.getOperand(2)));
3010
3011     SDOperand Ops[6];
3012     Ops[0] = getRoot();
3013     Ops[1] = getValue(I.getOperand(1));
3014     Ops[2] = getValue(I.getOperand(2));
3015     Ops[3] = getValue(I.getOperand(3));
3016     Ops[4] = DAG.getSrcValue(I.getOperand(1));
3017     Ops[5] = DAG.getSrcValue(F);
3018
3019     SDOperand Tmp = DAG.getNode(ISD::TRAMPOLINE,
3020                                 DAG.getNodeValueTypes(TLI.getPointerTy(),
3021                                                       MVT::Other), 2,
3022                                 Ops, 6);
3023
3024     setValue(&I, Tmp);
3025     DAG.setRoot(Tmp.getValue(1));
3026     return 0;
3027   }
3028
3029   case Intrinsic::gcroot:
3030     if (GCI) {
3031       Value *Alloca = I.getOperand(1);
3032       Constant *TypeMap = cast<Constant>(I.getOperand(2));
3033
3034       FrameIndexSDNode *FI = cast<FrameIndexSDNode>(getValue(Alloca).Val);
3035       GCI->addStackRoot(FI->getIndex(), TypeMap);
3036     }
3037     return 0;
3038
3039   case Intrinsic::gcread:
3040   case Intrinsic::gcwrite:
3041     assert(0 && "Collector failed to lower gcread/gcwrite intrinsics!");
3042     return 0;
3043
3044   case Intrinsic::flt_rounds: {
3045     setValue(&I, DAG.getNode(ISD::FLT_ROUNDS_, MVT::i32));
3046     return 0;
3047   }
3048
3049   case Intrinsic::trap: {
3050     DAG.setRoot(DAG.getNode(ISD::TRAP, MVT::Other, getRoot()));
3051     return 0;
3052   }
3053   case Intrinsic::memory_barrier: {
3054     SDOperand Ops[6];
3055     Ops[0] = getRoot();
3056     for (int x = 1; x < 6; ++x)
3057       Ops[x] = getValue(I.getOperand(x));
3058
3059     DAG.setRoot(DAG.getNode(ISD::MEMBARRIER, MVT::Other, &Ops[0], 6));
3060     return 0;
3061   }
3062   case Intrinsic::atomic_lcs: {
3063     SDOperand Root = getRoot();
3064     SDOperand O3 = getValue(I.getOperand(3));
3065     SDOperand L = DAG.getAtomic(ISD::ATOMIC_LCS, Root,
3066                                 getValue(I.getOperand(1)),
3067                                 getValue(I.getOperand(2)),
3068                                 O3, O3.getValueType());
3069     setValue(&I, L);
3070     DAG.setRoot(L.getValue(1));
3071     return 0;
3072   }
3073   case Intrinsic::atomic_las: {
3074     SDOperand Root = getRoot();
3075     SDOperand O2 = getValue(I.getOperand(2));
3076     SDOperand L = DAG.getAtomic(ISD::ATOMIC_LAS, Root,
3077                                 getValue(I.getOperand(1)),
3078                                 O2, O2.getValueType());
3079     setValue(&I, L);
3080     DAG.setRoot(L.getValue(1));
3081     return 0;
3082   }
3083   case Intrinsic::atomic_swap: {
3084     SDOperand Root = getRoot();
3085     SDOperand O2 = getValue(I.getOperand(2));
3086     SDOperand L = DAG.getAtomic(ISD::ATOMIC_SWAP, Root,
3087                                 getValue(I.getOperand(1)),
3088                                 O2, O2.getValueType());
3089     setValue(&I, L);
3090     DAG.setRoot(L.getValue(1));
3091     return 0;
3092   }
3093
3094   }
3095 }
3096
3097
3098 void SelectionDAGLowering::LowerCallTo(CallSite CS, SDOperand Callee,
3099                                        bool IsTailCall,
3100                                        MachineBasicBlock *LandingPad) {
3101   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
3102   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
3103   MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
3104   unsigned BeginLabel = 0, EndLabel = 0;
3105
3106   TargetLowering::ArgListTy Args;
3107   TargetLowering::ArgListEntry Entry;
3108   Args.reserve(CS.arg_size());
3109   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
3110        i != e; ++i) {
3111     SDOperand ArgNode = getValue(*i);
3112     Entry.Node = ArgNode; Entry.Ty = (*i)->getType();
3113
3114     unsigned attrInd = i - CS.arg_begin() + 1;
3115     Entry.isSExt  = CS.paramHasAttr(attrInd, ParamAttr::SExt);
3116     Entry.isZExt  = CS.paramHasAttr(attrInd, ParamAttr::ZExt);
3117     Entry.isInReg = CS.paramHasAttr(attrInd, ParamAttr::InReg);
3118     Entry.isSRet  = CS.paramHasAttr(attrInd, ParamAttr::StructRet);
3119     Entry.isNest  = CS.paramHasAttr(attrInd, ParamAttr::Nest);
3120     Entry.isByVal = CS.paramHasAttr(attrInd, ParamAttr::ByVal);
3121     Args.push_back(Entry);
3122   }
3123
3124   bool MarkTryRange = LandingPad ||
3125     // C++ requires special handling of 'nounwind' calls.
3126     (CS.doesNotThrow());
3127
3128   if (MarkTryRange && ExceptionHandling && MMI) {
3129     // Insert a label before the invoke call to mark the try range.  This can be
3130     // used to detect deletion of the invoke via the MachineModuleInfo.
3131     BeginLabel = MMI->NextLabelID();
3132     DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
3133                             DAG.getConstant(BeginLabel, MVT::i32),
3134                             DAG.getConstant(1, MVT::i32)));
3135   }
3136
3137   std::pair<SDOperand,SDOperand> Result =
3138     TLI.LowerCallTo(getRoot(), CS.getType(),
3139                     CS.paramHasAttr(0, ParamAttr::SExt),
3140                     CS.paramHasAttr(0, ParamAttr::ZExt),
3141                     FTy->isVarArg(), CS.getCallingConv(), IsTailCall,
3142                     Callee, Args, DAG);
3143   if (CS.getType() != Type::VoidTy)
3144     setValue(CS.getInstruction(), Result.first);
3145   DAG.setRoot(Result.second);
3146
3147   if (MarkTryRange && ExceptionHandling && MMI) {
3148     // Insert a label at the end of the invoke call to mark the try range.  This
3149     // can be used to detect deletion of the invoke via the MachineModuleInfo.
3150     EndLabel = MMI->NextLabelID();
3151     DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, getRoot(),
3152                             DAG.getConstant(EndLabel, MVT::i32),
3153                             DAG.getConstant(1, MVT::i32)));
3154
3155     // Inform MachineModuleInfo of range.
3156     MMI->addInvoke(LandingPad, BeginLabel, EndLabel);
3157   }
3158 }
3159
3160
3161 void SelectionDAGLowering::visitCall(CallInst &I) {
3162   const char *RenameFn = 0;
3163   if (Function *F = I.getCalledFunction()) {
3164     if (F->isDeclaration()) {
3165       if (unsigned IID = F->getIntrinsicID()) {
3166         RenameFn = visitIntrinsicCall(I, IID);
3167         if (!RenameFn)
3168           return;
3169       }
3170     }
3171
3172     // Check for well-known libc/libm calls.  If the function is internal, it
3173     // can't be a library call.
3174     unsigned NameLen = F->getNameLen();
3175     if (!F->hasInternalLinkage() && NameLen) {
3176       const char *NameStr = F->getNameStart();
3177       if (NameStr[0] == 'c' &&
3178           ((NameLen == 8 && !strcmp(NameStr, "copysign")) ||
3179            (NameLen == 9 && !strcmp(NameStr, "copysignf")))) {
3180         if (I.getNumOperands() == 3 &&   // Basic sanity checks.
3181             I.getOperand(1)->getType()->isFloatingPoint() &&
3182             I.getType() == I.getOperand(1)->getType() &&
3183             I.getType() == I.getOperand(2)->getType()) {
3184           SDOperand LHS = getValue(I.getOperand(1));
3185           SDOperand RHS = getValue(I.getOperand(2));
3186           setValue(&I, DAG.getNode(ISD::FCOPYSIGN, LHS.getValueType(),
3187                                    LHS, RHS));
3188           return;
3189         }
3190       } else if (NameStr[0] == 'f' &&
3191                  ((NameLen == 4 && !strcmp(NameStr, "fabs")) ||
3192                   (NameLen == 5 && !strcmp(NameStr, "fabsf")) ||
3193                   (NameLen == 5 && !strcmp(NameStr, "fabsl")))) {
3194         if (I.getNumOperands() == 2 &&   // Basic sanity checks.
3195             I.getOperand(1)->getType()->isFloatingPoint() &&
3196             I.getType() == I.getOperand(1)->getType()) {
3197           SDOperand Tmp = getValue(I.getOperand(1));
3198           setValue(&I, DAG.getNode(ISD::FABS, Tmp.getValueType(), Tmp));
3199           return;
3200         }
3201       } else if (NameStr[0] == 's' &&
3202                  ((NameLen == 3 && !strcmp(NameStr, "sin")) ||
3203                   (NameLen == 4 && !strcmp(NameStr, "sinf")) ||
3204                   (NameLen == 4 && !strcmp(NameStr, "sinl")))) {
3205         if (I.getNumOperands() == 2 &&   // Basic sanity checks.
3206             I.getOperand(1)->getType()->isFloatingPoint() &&
3207             I.getType() == I.getOperand(1)->getType()) {
3208           SDOperand Tmp = getValue(I.getOperand(1));
3209           setValue(&I, DAG.getNode(ISD::FSIN, Tmp.getValueType(), Tmp));
3210           return;
3211         }
3212       } else if (NameStr[0] == 'c' &&
3213                  ((NameLen == 3 && !strcmp(NameStr, "cos")) ||
3214                   (NameLen == 4 && !strcmp(NameStr, "cosf")) ||
3215                   (NameLen == 4 && !strcmp(NameStr, "cosl")))) {
3216         if (I.getNumOperands() == 2 &&   // Basic sanity checks.
3217             I.getOperand(1)->getType()->isFloatingPoint() &&
3218             I.getType() == I.getOperand(1)->getType()) {
3219           SDOperand Tmp = getValue(I.getOperand(1));
3220           setValue(&I, DAG.getNode(ISD::FCOS, Tmp.getValueType(), Tmp));
3221           return;
3222         }
3223       }
3224     }
3225   } else if (isa<InlineAsm>(I.getOperand(0))) {
3226     visitInlineAsm(&I);
3227     return;
3228   }
3229
3230   SDOperand Callee;
3231   if (!RenameFn)
3232     Callee = getValue(I.getOperand(0));
3233   else
3234     Callee = DAG.getExternalSymbol(RenameFn, TLI.getPointerTy());
3235
3236   LowerCallTo(&I, Callee, I.isTailCall());
3237 }
3238
3239
3240 /// getCopyFromRegs - Emit a series of CopyFromReg nodes that copies from
3241 /// this value and returns the result as a ValueVT value.  This uses
3242 /// Chain/Flag as the input and updates them for the output Chain/Flag.
3243 /// If the Flag pointer is NULL, no flag is used.
3244 SDOperand RegsForValue::getCopyFromRegs(SelectionDAG &DAG,
3245                                         SDOperand &Chain, SDOperand *Flag)const{
3246   // Copy the legal parts from the registers.
3247   unsigned NumParts = Regs.size();
3248   SmallVector<SDOperand, 8> Parts(NumParts);
3249   for (unsigned i = 0; i != NumParts; ++i) {
3250     SDOperand Part = Flag ?
3251                      DAG.getCopyFromReg(Chain, Regs[i], RegVT, *Flag) :
3252                      DAG.getCopyFromReg(Chain, Regs[i], RegVT);
3253     Chain = Part.getValue(1);
3254     if (Flag)
3255       *Flag = Part.getValue(2);
3256     Parts[i] = Part;
3257   }
3258
3259   // Assemble the legal parts into the final value.
3260   return getCopyFromParts(DAG, &Parts[0], NumParts, RegVT, ValueVT);
3261 }
3262
3263 /// getCopyToRegs - Emit a series of CopyToReg nodes that copies the
3264 /// specified value into the registers specified by this object.  This uses
3265 /// Chain/Flag as the input and updates them for the output Chain/Flag.
3266 /// If the Flag pointer is NULL, no flag is used.
3267 void RegsForValue::getCopyToRegs(SDOperand Val, SelectionDAG &DAG,
3268                                  SDOperand &Chain, SDOperand *Flag) const {
3269   // Get the list of the values's legal parts.
3270   unsigned NumParts = Regs.size();
3271   SmallVector<SDOperand, 8> Parts(NumParts);
3272   getCopyToParts(DAG, Val, &Parts[0], NumParts, RegVT);
3273
3274   // Copy the parts into the registers.
3275   for (unsigned i = 0; i != NumParts; ++i) {
3276     SDOperand Part = Flag ?
3277                      DAG.getCopyToReg(Chain, Regs[i], Parts[i], *Flag) :
3278                      DAG.getCopyToReg(Chain, Regs[i], Parts[i]);
3279     Chain = Part.getValue(0);
3280     if (Flag)
3281       *Flag = Part.getValue(1);
3282   }
3283 }
3284
3285 /// AddInlineAsmOperands - Add this value to the specified inlineasm node
3286 /// operand list.  This adds the code marker and includes the number of
3287 /// values added into it.
3288 void RegsForValue::AddInlineAsmOperands(unsigned Code, SelectionDAG &DAG,
3289                                         std::vector<SDOperand> &Ops) const {
3290   MVT::ValueType IntPtrTy = DAG.getTargetLoweringInfo().getPointerTy();
3291   Ops.push_back(DAG.getTargetConstant(Code | (Regs.size() << 3), IntPtrTy));
3292   for (unsigned i = 0, e = Regs.size(); i != e; ++i)
3293     Ops.push_back(DAG.getRegister(Regs[i], RegVT));
3294 }
3295
3296 /// isAllocatableRegister - If the specified register is safe to allocate,
3297 /// i.e. it isn't a stack pointer or some other special register, return the
3298 /// register class for the register.  Otherwise, return null.
3299 static const TargetRegisterClass *
3300 isAllocatableRegister(unsigned Reg, MachineFunction &MF,
3301                       const TargetLowering &TLI,
3302                       const TargetRegisterInfo *TRI) {
3303   MVT::ValueType FoundVT = MVT::Other;
3304   const TargetRegisterClass *FoundRC = 0;
3305   for (TargetRegisterInfo::regclass_iterator RCI = TRI->regclass_begin(),
3306        E = TRI->regclass_end(); RCI != E; ++RCI) {
3307     MVT::ValueType ThisVT = MVT::Other;
3308
3309     const TargetRegisterClass *RC = *RCI;
3310     // If none of the the value types for this register class are valid, we
3311     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
3312     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
3313          I != E; ++I) {
3314       if (TLI.isTypeLegal(*I)) {
3315         // If we have already found this register in a different register class,
3316         // choose the one with the largest VT specified.  For example, on
3317         // PowerPC, we favor f64 register classes over f32.
3318         if (FoundVT == MVT::Other ||
3319             MVT::getSizeInBits(FoundVT) < MVT::getSizeInBits(*I)) {
3320           ThisVT = *I;
3321           break;
3322         }
3323       }
3324     }
3325
3326     if (ThisVT == MVT::Other) continue;
3327
3328     // NOTE: This isn't ideal.  In particular, this might allocate the
3329     // frame pointer in functions that need it (due to them not being taken
3330     // out of allocation, because a variable sized allocation hasn't been seen
3331     // yet).  This is a slight code pessimization, but should still work.
3332     for (TargetRegisterClass::iterator I = RC->allocation_order_begin(MF),
3333          E = RC->allocation_order_end(MF); I != E; ++I)
3334       if (*I == Reg) {
3335         // We found a matching register class.  Keep looking at others in case
3336         // we find one with larger registers that this physreg is also in.
3337         FoundRC = RC;
3338         FoundVT = ThisVT;
3339         break;
3340       }
3341   }
3342   return FoundRC;
3343 }
3344
3345
3346 namespace {
3347 /// AsmOperandInfo - This contains information for each constraint that we are
3348 /// lowering.
3349 struct AsmOperandInfo : public InlineAsm::ConstraintInfo {
3350   /// ConstraintCode - This contains the actual string for the code, like "m".
3351   std::string ConstraintCode;
3352
3353   /// ConstraintType - Information about the constraint code, e.g. Register,
3354   /// RegisterClass, Memory, Other, Unknown.
3355   TargetLowering::ConstraintType ConstraintType;
3356
3357   /// CallOperand/CallOperandval - If this is the result output operand or a
3358   /// clobber, this is null, otherwise it is the incoming operand to the
3359   /// CallInst.  This gets modified as the asm is processed.
3360   SDOperand CallOperand;
3361   Value *CallOperandVal;
3362
3363   /// ConstraintVT - The ValueType for the operand value.
3364   MVT::ValueType ConstraintVT;
3365
3366   /// AssignedRegs - If this is a register or register class operand, this
3367   /// contains the set of register corresponding to the operand.
3368   RegsForValue AssignedRegs;
3369
3370   AsmOperandInfo(const InlineAsm::ConstraintInfo &info)
3371     : InlineAsm::ConstraintInfo(info),
3372       ConstraintType(TargetLowering::C_Unknown),
3373       CallOperand(0,0), CallOperandVal(0), ConstraintVT(MVT::Other) {
3374   }
3375
3376   void ComputeConstraintToUse(const TargetLowering &TLI);
3377
3378   /// MarkAllocatedRegs - Once AssignedRegs is set, mark the assigned registers
3379   /// busy in OutputRegs/InputRegs.
3380   void MarkAllocatedRegs(bool isOutReg, bool isInReg,
3381                          std::set<unsigned> &OutputRegs,
3382                          std::set<unsigned> &InputRegs,
3383                          const TargetRegisterInfo &TRI) const {
3384     if (isOutReg) {
3385       for (unsigned i = 0, e = AssignedRegs.Regs.size(); i != e; ++i)
3386         MarkRegAndAliases(AssignedRegs.Regs[i], OutputRegs, TRI);
3387     }
3388     if (isInReg) {
3389       for (unsigned i = 0, e = AssignedRegs.Regs.size(); i != e; ++i)
3390         MarkRegAndAliases(AssignedRegs.Regs[i], InputRegs, TRI);
3391     }
3392   }
3393
3394 private:
3395   /// MarkRegAndAliases - Mark the specified register and all aliases in the
3396   /// specified set.
3397   static void MarkRegAndAliases(unsigned Reg, std::set<unsigned> &Regs,
3398                                 const TargetRegisterInfo &TRI) {
3399     assert(TargetRegisterInfo::isPhysicalRegister(Reg) && "Isn't a physreg");
3400     Regs.insert(Reg);
3401     if (const unsigned *Aliases = TRI.getAliasSet(Reg))
3402       for (; *Aliases; ++Aliases)
3403         Regs.insert(*Aliases);
3404   }
3405 };
3406 } // end anon namespace.
3407
3408 /// getConstraintGenerality - Return an integer indicating how general CT is.
3409 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
3410   switch (CT) {
3411     default: assert(0 && "Unknown constraint type!");
3412     case TargetLowering::C_Other:
3413     case TargetLowering::C_Unknown:
3414       return 0;
3415     case TargetLowering::C_Register:
3416       return 1;
3417     case TargetLowering::C_RegisterClass:
3418       return 2;
3419     case TargetLowering::C_Memory:
3420       return 3;
3421   }
3422 }
3423
3424 void AsmOperandInfo::ComputeConstraintToUse(const TargetLowering &TLI) {
3425   assert(!Codes.empty() && "Must have at least one constraint");
3426
3427   std::string *Current = &Codes[0];
3428   TargetLowering::ConstraintType CurType = TLI.getConstraintType(*Current);
3429   if (Codes.size() == 1) {   // Single-letter constraints ('r') are very common.
3430     ConstraintCode = *Current;
3431     ConstraintType = CurType;
3432   } else {
3433     unsigned CurGenerality = getConstraintGenerality(CurType);
3434
3435     // If we have multiple constraints, try to pick the most general one ahead
3436     // of time.  This isn't a wonderful solution, but handles common cases.
3437     for (unsigned j = 1, e = Codes.size(); j != e; ++j) {
3438       TargetLowering::ConstraintType ThisType = TLI.getConstraintType(Codes[j]);
3439       unsigned ThisGenerality = getConstraintGenerality(ThisType);
3440       if (ThisGenerality > CurGenerality) {
3441         // This constraint letter is more general than the previous one,
3442         // use it.
3443         CurType = ThisType;
3444         Current = &Codes[j];
3445         CurGenerality = ThisGenerality;
3446       }
3447     }
3448
3449     ConstraintCode = *Current;
3450     ConstraintType = CurType;
3451   }
3452
3453   if (ConstraintCode == "X") {
3454     if (isa<BasicBlock>(CallOperandVal) || isa<ConstantInt>(CallOperandVal))
3455       return;
3456     // This matches anything.  Labels and constants we handle elsewhere
3457     // ('X' is the only thing that matches labels).  Otherwise, try to
3458     // resolve it to something we know about by looking at the actual
3459     // operand type.
3460     std::string s = "";
3461     TLI.lowerXConstraint(ConstraintVT, s);
3462     if (s!="") {
3463       ConstraintCode = s;
3464       ConstraintType = TLI.getConstraintType(ConstraintCode);
3465     }
3466   }
3467 }
3468
3469
3470 void SelectionDAGLowering::
3471 GetRegistersForValue(AsmOperandInfo &OpInfo, bool HasEarlyClobber,
3472                      std::set<unsigned> &OutputRegs,
3473                      std::set<unsigned> &InputRegs) {
3474   // Compute whether this value requires an input register, an output register,
3475   // or both.
3476   bool isOutReg = false;
3477   bool isInReg = false;
3478   switch (OpInfo.Type) {
3479   case InlineAsm::isOutput:
3480     isOutReg = true;
3481
3482     // If this is an early-clobber output, or if there is an input
3483     // constraint that matches this, we need to reserve the input register
3484     // so no other inputs allocate to it.
3485     isInReg = OpInfo.isEarlyClobber || OpInfo.hasMatchingInput;
3486     break;
3487   case InlineAsm::isInput:
3488     isInReg = true;
3489     isOutReg = false;
3490     break;
3491   case InlineAsm::isClobber:
3492     isOutReg = true;
3493     isInReg = true;
3494     break;
3495   }
3496
3497
3498   MachineFunction &MF = DAG.getMachineFunction();
3499   std::vector<unsigned> Regs;
3500
3501   // If this is a constraint for a single physreg, or a constraint for a
3502   // register class, find it.
3503   std::pair<unsigned, const TargetRegisterClass*> PhysReg =
3504     TLI.getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
3505                                      OpInfo.ConstraintVT);
3506
3507   unsigned NumRegs = 1;
3508   if (OpInfo.ConstraintVT != MVT::Other)
3509     NumRegs = TLI.getNumRegisters(OpInfo.ConstraintVT);
3510   MVT::ValueType RegVT;
3511   MVT::ValueType ValueVT = OpInfo.ConstraintVT;
3512
3513
3514   // If this is a constraint for a specific physical register, like {r17},
3515   // assign it now.
3516   if (PhysReg.first) {
3517     if (OpInfo.ConstraintVT == MVT::Other)
3518       ValueVT = *PhysReg.second->vt_begin();
3519
3520     // Get the actual register value type.  This is important, because the user
3521     // may have asked for (e.g.) the AX register in i32 type.  We need to
3522     // remember that AX is actually i16 to get the right extension.
3523     RegVT = *PhysReg.second->vt_begin();
3524
3525     // This is a explicit reference to a physical register.
3526     Regs.push_back(PhysReg.first);
3527
3528     // If this is an expanded reference, add the rest of the regs to Regs.
3529     if (NumRegs != 1) {
3530       TargetRegisterClass::iterator I = PhysReg.second->begin();
3531       TargetRegisterClass::iterator E = PhysReg.second->end();
3532       for (; *I != PhysReg.first; ++I)
3533         assert(I != E && "Didn't find reg!");
3534
3535       // Already added the first reg.
3536       --NumRegs; ++I;
3537       for (; NumRegs; --NumRegs, ++I) {
3538         assert(I != E && "Ran out of registers to allocate!");
3539         Regs.push_back(*I);
3540       }
3541     }
3542     OpInfo.AssignedRegs = RegsForValue(Regs, RegVT, ValueVT);
3543     const TargetRegisterInfo *TRI = DAG.getTarget().getRegisterInfo();
3544     OpInfo.MarkAllocatedRegs(isOutReg, isInReg, OutputRegs, InputRegs, *TRI);
3545     return;
3546   }
3547
3548   // Otherwise, if this was a reference to an LLVM register class, create vregs
3549   // for this reference.
3550   std::vector<unsigned> RegClassRegs;
3551   const TargetRegisterClass *RC = PhysReg.second;
3552   if (RC) {
3553     // If this is an early clobber or tied register, our regalloc doesn't know
3554     // how to maintain the constraint.  If it isn't, go ahead and create vreg
3555     // and let the regalloc do the right thing.
3556     if (!OpInfo.hasMatchingInput && !OpInfo.isEarlyClobber &&
3557         // If there is some other early clobber and this is an input register,
3558         // then we are forced to pre-allocate the input reg so it doesn't
3559         // conflict with the earlyclobber.
3560         !(OpInfo.Type == InlineAsm::isInput && HasEarlyClobber)) {
3561       RegVT = *PhysReg.second->vt_begin();
3562
3563       if (OpInfo.ConstraintVT == MVT::Other)
3564         ValueVT = RegVT;
3565
3566       // Create the appropriate number of virtual registers.
3567       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3568       for (; NumRegs; --NumRegs)
3569         Regs.push_back(RegInfo.createVirtualRegister(PhysReg.second));
3570
3571       OpInfo.AssignedRegs = RegsForValue(Regs, RegVT, ValueVT);
3572       return;
3573     }
3574
3575     // Otherwise, we can't allocate it.  Let the code below figure out how to
3576     // maintain these constraints.
3577     RegClassRegs.assign(PhysReg.second->begin(), PhysReg.second->end());
3578
3579   } else {
3580     // This is a reference to a register class that doesn't directly correspond
3581     // to an LLVM register class.  Allocate NumRegs consecutive, available,
3582     // registers from the class.
3583     RegClassRegs = TLI.getRegClassForInlineAsmConstraint(OpInfo.ConstraintCode,
3584                                                          OpInfo.ConstraintVT);
3585   }
3586
3587   const TargetRegisterInfo *TRI = DAG.getTarget().getRegisterInfo();
3588   unsigned NumAllocated = 0;
3589   for (unsigned i = 0, e = RegClassRegs.size(); i != e; ++i) {
3590     unsigned Reg = RegClassRegs[i];
3591     // See if this register is available.
3592     if ((isOutReg && OutputRegs.count(Reg)) ||   // Already used.
3593         (isInReg  && InputRegs.count(Reg))) {    // Already used.
3594       // Make sure we find consecutive registers.
3595       NumAllocated = 0;
3596       continue;
3597     }
3598
3599     // Check to see if this register is allocatable (i.e. don't give out the
3600     // stack pointer).
3601     if (RC == 0) {
3602       RC = isAllocatableRegister(Reg, MF, TLI, TRI);
3603       if (!RC) {        // Couldn't allocate this register.
3604         // Reset NumAllocated to make sure we return consecutive registers.
3605         NumAllocated = 0;
3606         continue;
3607       }
3608     }
3609
3610     // Okay, this register is good, we can use it.
3611     ++NumAllocated;
3612
3613     // If we allocated enough consecutive registers, succeed.
3614     if (NumAllocated == NumRegs) {
3615       unsigned RegStart = (i-NumAllocated)+1;
3616       unsigned RegEnd   = i+1;
3617       // Mark all of the allocated registers used.
3618       for (unsigned i = RegStart; i != RegEnd; ++i)
3619         Regs.push_back(RegClassRegs[i]);
3620
3621       OpInfo.AssignedRegs = RegsForValue(Regs, *RC->vt_begin(),
3622                                          OpInfo.ConstraintVT);
3623       OpInfo.MarkAllocatedRegs(isOutReg, isInReg, OutputRegs, InputRegs, *TRI);
3624       return;
3625     }
3626   }
3627
3628   // Otherwise, we couldn't allocate enough registers for this.
3629   return;
3630 }
3631
3632
3633 /// visitInlineAsm - Handle a call to an InlineAsm object.
3634 ///
3635 void SelectionDAGLowering::visitInlineAsm(CallSite CS) {
3636   InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
3637
3638   /// ConstraintOperands - Information about all of the constraints.
3639   std::vector<AsmOperandInfo> ConstraintOperands;
3640
3641   SDOperand Chain = getRoot();
3642   SDOperand Flag;
3643
3644   std::set<unsigned> OutputRegs, InputRegs;
3645
3646   // Do a prepass over the constraints, canonicalizing them, and building up the
3647   // ConstraintOperands list.
3648   std::vector<InlineAsm::ConstraintInfo>
3649     ConstraintInfos = IA->ParseConstraints();
3650
3651   // SawEarlyClobber - Keep track of whether we saw an earlyclobber output
3652   // constraint.  If so, we can't let the register allocator allocate any input
3653   // registers, because it will not know to avoid the earlyclobbered output reg.
3654   bool SawEarlyClobber = false;
3655
3656   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
3657   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
3658     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
3659     AsmOperandInfo &OpInfo = ConstraintOperands.back();
3660
3661     MVT::ValueType OpVT = MVT::Other;
3662
3663     // Compute the value type for each operand.
3664     switch (OpInfo.Type) {
3665     case InlineAsm::isOutput:
3666       if (!OpInfo.isIndirect) {
3667         // The return value of the call is this value.  As such, there is no
3668         // corresponding argument.
3669         assert(CS.getType() != Type::VoidTy && "Bad inline asm!");
3670         OpVT = TLI.getValueType(CS.getType());
3671       } else {
3672         OpInfo.CallOperandVal = CS.getArgument(ArgNo++);
3673       }
3674       break;
3675     case InlineAsm::isInput:
3676       OpInfo.CallOperandVal = CS.getArgument(ArgNo++);
3677       break;
3678     case InlineAsm::isClobber:
3679       // Nothing to do.
3680       break;
3681     }
3682
3683     // If this is an input or an indirect output, process the call argument.
3684     // BasicBlocks are labels, currently appearing only in asm's.
3685     if (OpInfo.CallOperandVal) {
3686       if (isa<BasicBlock>(OpInfo.CallOperandVal))
3687         OpInfo.CallOperand =
3688           DAG.getBasicBlock(FuncInfo.MBBMap[cast<BasicBlock>(
3689                                                  OpInfo.CallOperandVal)]);
3690       else {
3691         OpInfo.CallOperand = getValue(OpInfo.CallOperandVal);
3692         const Type *OpTy = OpInfo.CallOperandVal->getType();
3693         // If this is an indirect operand, the operand is a pointer to the
3694         // accessed type.
3695         if (OpInfo.isIndirect)
3696           OpTy = cast<PointerType>(OpTy)->getElementType();
3697
3698         // If OpTy is not a first-class value, it may be a struct/union that we
3699         // can tile with integers.
3700         if (!OpTy->isFirstClassType() && OpTy->isSized()) {
3701           unsigned BitSize = TD->getTypeSizeInBits(OpTy);
3702           switch (BitSize) {
3703           default: break;
3704           case 1:
3705           case 8:
3706           case 16:
3707           case 32:
3708           case 64:
3709             OpTy = IntegerType::get(BitSize);
3710             break;
3711           }
3712         }
3713
3714         OpVT = TLI.getValueType(OpTy, true);
3715       }
3716     }
3717
3718     OpInfo.ConstraintVT = OpVT;
3719
3720     // Compute the constraint code and ConstraintType to use.
3721     OpInfo.ComputeConstraintToUse(TLI);
3722
3723     // Keep track of whether we see an earlyclobber.
3724     SawEarlyClobber |= OpInfo.isEarlyClobber;
3725
3726     // If this is a memory input, and if the operand is not indirect, do what we
3727     // need to to provide an address for the memory input.
3728     if (OpInfo.ConstraintType == TargetLowering::C_Memory &&
3729         !OpInfo.isIndirect) {
3730       assert(OpInfo.Type == InlineAsm::isInput &&
3731              "Can only indirectify direct input operands!");
3732
3733       // Memory operands really want the address of the value.  If we don't have
3734       // an indirect input, put it in the constpool if we can, otherwise spill
3735       // it to a stack slot.
3736
3737       // If the operand is a float, integer, or vector constant, spill to a
3738       // constant pool entry to get its address.
3739       Value *OpVal = OpInfo.CallOperandVal;
3740       if (isa<ConstantFP>(OpVal) || isa<ConstantInt>(OpVal) ||
3741           isa<ConstantVector>(OpVal)) {
3742         OpInfo.CallOperand = DAG.getConstantPool(cast<Constant>(OpVal),
3743                                                  TLI.getPointerTy());
3744       } else {
3745         // Otherwise, create a stack slot and emit a store to it before the
3746         // asm.
3747         const Type *Ty = OpVal->getType();
3748         uint64_t TySize = TLI.getTargetData()->getABITypeSize(Ty);
3749         unsigned Align  = TLI.getTargetData()->getPrefTypeAlignment(Ty);
3750         MachineFunction &MF = DAG.getMachineFunction();
3751         int SSFI = MF.getFrameInfo()->CreateStackObject(TySize, Align);
3752         SDOperand StackSlot = DAG.getFrameIndex(SSFI, TLI.getPointerTy());
3753         Chain = DAG.getStore(Chain, OpInfo.CallOperand, StackSlot, NULL, 0);
3754         OpInfo.CallOperand = StackSlot;
3755       }
3756
3757       // There is no longer a Value* corresponding to this operand.
3758       OpInfo.CallOperandVal = 0;
3759       // It is now an indirect operand.
3760       OpInfo.isIndirect = true;
3761     }
3762
3763     // If this constraint is for a specific register, allocate it before
3764     // anything else.
3765     if (OpInfo.ConstraintType == TargetLowering::C_Register)
3766       GetRegistersForValue(OpInfo, SawEarlyClobber, OutputRegs, InputRegs);
3767   }
3768   ConstraintInfos.clear();
3769
3770
3771   // Second pass - Loop over all of the operands, assigning virtual or physregs
3772   // to registerclass operands.
3773   for (unsigned i = 0, e = ConstraintOperands.size(); i != e; ++i) {
3774     AsmOperandInfo &OpInfo = ConstraintOperands[i];
3775
3776     // C_Register operands have already been allocated, Other/Memory don't need
3777     // to be.
3778     if (OpInfo.ConstraintType == TargetLowering::C_RegisterClass)
3779       GetRegistersForValue(OpInfo, SawEarlyClobber, OutputRegs, InputRegs);
3780   }
3781
3782   // AsmNodeOperands - The operands for the ISD::INLINEASM node.
3783   std::vector<SDOperand> AsmNodeOperands;
3784   AsmNodeOperands.push_back(SDOperand());  // reserve space for input chain
3785   AsmNodeOperands.push_back(
3786           DAG.getTargetExternalSymbol(IA->getAsmString().c_str(), MVT::Other));
3787
3788
3789   // Loop over all of the inputs, copying the operand values into the
3790   // appropriate registers and processing the output regs.
3791   RegsForValue RetValRegs;
3792
3793   // IndirectStoresToEmit - The set of stores to emit after the inline asm node.
3794   std::vector<std::pair<RegsForValue, Value*> > IndirectStoresToEmit;
3795
3796   for (unsigned i = 0, e = ConstraintOperands.size(); i != e; ++i) {
3797     AsmOperandInfo &OpInfo = ConstraintOperands[i];
3798
3799     switch (OpInfo.Type) {
3800     case InlineAsm::isOutput: {
3801       if (OpInfo.ConstraintType != TargetLowering::C_RegisterClass &&
3802           OpInfo.ConstraintType != TargetLowering::C_Register) {
3803         // Memory output, or 'other' output (e.g. 'X' constraint).
3804         assert(OpInfo.isIndirect && "Memory output must be indirect operand");
3805
3806         // Add information to the INLINEASM node to know about this output.
3807         unsigned ResOpType = 4/*MEM*/ | (1 << 3);
3808         AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3809                                                         TLI.getPointerTy()));
3810         AsmNodeOperands.push_back(OpInfo.CallOperand);
3811         break;
3812       }
3813
3814       // Otherwise, this is a register or register class output.
3815
3816       // Copy the output from the appropriate register.  Find a register that
3817       // we can use.
3818       if (OpInfo.AssignedRegs.Regs.empty()) {
3819         cerr << "Couldn't allocate output reg for contraint '"
3820              << OpInfo.ConstraintCode << "'!\n";
3821         exit(1);
3822       }
3823
3824       if (!OpInfo.isIndirect) {
3825         // This is the result value of the call.
3826         assert(RetValRegs.Regs.empty() &&
3827                "Cannot have multiple output constraints yet!");
3828         assert(CS.getType() != Type::VoidTy && "Bad inline asm!");
3829         RetValRegs = OpInfo.AssignedRegs;
3830       } else {
3831         IndirectStoresToEmit.push_back(std::make_pair(OpInfo.AssignedRegs,
3832                                                       OpInfo.CallOperandVal));
3833       }
3834
3835       // Add information to the INLINEASM node to know that this register is
3836       // set.
3837       OpInfo.AssignedRegs.AddInlineAsmOperands(2 /*REGDEF*/, DAG,
3838                                                AsmNodeOperands);
3839       break;
3840     }
3841     case InlineAsm::isInput: {
3842       SDOperand InOperandVal = OpInfo.CallOperand;
3843
3844       if (isdigit(OpInfo.ConstraintCode[0])) {    // Matching constraint?
3845         // If this is required to match an output register we have already set,
3846         // just use its register.
3847         unsigned OperandNo = atoi(OpInfo.ConstraintCode.c_str());
3848
3849         // Scan until we find the definition we already emitted of this operand.
3850         // When we find it, create a RegsForValue operand.
3851         unsigned CurOp = 2;  // The first operand.
3852         for (; OperandNo; --OperandNo) {
3853           // Advance to the next operand.
3854           unsigned NumOps =
3855             cast<ConstantSDNode>(AsmNodeOperands[CurOp])->getValue();
3856           assert(((NumOps & 7) == 2 /*REGDEF*/ ||
3857                   (NumOps & 7) == 4 /*MEM*/) &&
3858                  "Skipped past definitions?");
3859           CurOp += (NumOps>>3)+1;
3860         }
3861
3862         unsigned NumOps =
3863           cast<ConstantSDNode>(AsmNodeOperands[CurOp])->getValue();
3864         if ((NumOps & 7) == 2 /*REGDEF*/) {
3865           // Add NumOps>>3 registers to MatchedRegs.
3866           RegsForValue MatchedRegs;
3867           MatchedRegs.ValueVT = InOperandVal.getValueType();
3868           MatchedRegs.RegVT   = AsmNodeOperands[CurOp+1].getValueType();
3869           for (unsigned i = 0, e = NumOps>>3; i != e; ++i) {
3870             unsigned Reg =
3871               cast<RegisterSDNode>(AsmNodeOperands[++CurOp])->getReg();
3872             MatchedRegs.Regs.push_back(Reg);
3873           }
3874
3875           // Use the produced MatchedRegs object to
3876           MatchedRegs.getCopyToRegs(InOperandVal, DAG, Chain, &Flag);
3877           MatchedRegs.AddInlineAsmOperands(1 /*REGUSE*/, DAG, AsmNodeOperands);
3878           break;
3879         } else {
3880           assert((NumOps & 7) == 4/*MEM*/ && "Unknown matching constraint!");
3881           assert((NumOps >> 3) == 1 && "Unexpected number of operands");
3882           // Add information to the INLINEASM node to know about this input.
3883           unsigned ResOpType = 4/*MEM*/ | (1 << 3);
3884           AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3885                                                           TLI.getPointerTy()));
3886           AsmNodeOperands.push_back(AsmNodeOperands[CurOp+1]);
3887           break;
3888         }
3889       }
3890
3891       if (OpInfo.ConstraintType == TargetLowering::C_Other) {
3892         assert(!OpInfo.isIndirect &&
3893                "Don't know how to handle indirect other inputs yet!");
3894
3895         std::vector<SDOperand> Ops;
3896         TLI.LowerAsmOperandForConstraint(InOperandVal, OpInfo.ConstraintCode[0],
3897                                          Ops, DAG);
3898         if (Ops.empty()) {
3899           cerr << "Invalid operand for inline asm constraint '"
3900                << OpInfo.ConstraintCode << "'!\n";
3901           exit(1);
3902         }
3903
3904         // Add information to the INLINEASM node to know about this input.
3905         unsigned ResOpType = 3 /*IMM*/ | (Ops.size() << 3);
3906         AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3907                                                         TLI.getPointerTy()));
3908         AsmNodeOperands.insert(AsmNodeOperands.end(), Ops.begin(), Ops.end());
3909         break;
3910       } else if (OpInfo.ConstraintType == TargetLowering::C_Memory) {
3911         assert(OpInfo.isIndirect && "Operand must be indirect to be a mem!");
3912         assert(InOperandVal.getValueType() == TLI.getPointerTy() &&
3913                "Memory operands expect pointer values");
3914
3915         // Add information to the INLINEASM node to know about this input.
3916         unsigned ResOpType = 4/*MEM*/ | (1 << 3);
3917         AsmNodeOperands.push_back(DAG.getTargetConstant(ResOpType,
3918                                                         TLI.getPointerTy()));
3919         AsmNodeOperands.push_back(InOperandVal);
3920         break;
3921       }
3922
3923       assert((OpInfo.ConstraintType == TargetLowering::C_RegisterClass ||
3924               OpInfo.ConstraintType == TargetLowering::C_Register) &&
3925              "Unknown constraint type!");
3926       assert(!OpInfo.isIndirect &&
3927              "Don't know how to handle indirect register inputs yet!");
3928
3929       // Copy the input into the appropriate registers.
3930       assert(!OpInfo.AssignedRegs.Regs.empty() &&
3931              "Couldn't allocate input reg!");
3932
3933       OpInfo.AssignedRegs.getCopyToRegs(InOperandVal, DAG, Chain, &Flag);
3934
3935       OpInfo.AssignedRegs.AddInlineAsmOperands(1/*REGUSE*/, DAG,
3936                                                AsmNodeOperands);
3937       break;
3938     }
3939     case InlineAsm::isClobber: {
3940       // Add the clobbered value to the operand list, so that the register
3941       // allocator is aware that the physreg got clobbered.
3942       if (!OpInfo.AssignedRegs.Regs.empty())
3943         OpInfo.AssignedRegs.AddInlineAsmOperands(2/*REGDEF*/, DAG,
3944                                                  AsmNodeOperands);
3945       break;
3946     }
3947     }
3948   }
3949
3950   // Finish up input operands.
3951   AsmNodeOperands[0] = Chain;
3952   if (Flag.Val) AsmNodeOperands.push_back(Flag);
3953
3954   Chain = DAG.getNode(ISD::INLINEASM,
3955                       DAG.getNodeValueTypes(MVT::Other, MVT::Flag), 2,
3956                       &AsmNodeOperands[0], AsmNodeOperands.size());
3957   Flag = Chain.getValue(1);
3958
3959   // If this asm returns a register value, copy the result from that register
3960   // and set it as the value of the call.
3961   if (!RetValRegs.Regs.empty()) {
3962     SDOperand Val = RetValRegs.getCopyFromRegs(DAG, Chain, &Flag);
3963
3964     // If the result of the inline asm is a vector, it may have the wrong
3965     // width/num elts.  Make sure to convert it to the right type with
3966     // bit_convert.
3967     if (MVT::isVector(Val.getValueType())) {
3968       const VectorType *VTy = cast<VectorType>(CS.getType());
3969       MVT::ValueType DesiredVT = TLI.getValueType(VTy);
3970
3971       Val = DAG.getNode(ISD::BIT_CONVERT, DesiredVT, Val);
3972     }
3973
3974     setValue(CS.getInstruction(), Val);
3975   }
3976
3977   std::vector<std::pair<SDOperand, Value*> > StoresToEmit;
3978
3979   // Process indirect outputs, first output all of the flagged copies out of
3980   // physregs.
3981   for (unsigned i = 0, e = IndirectStoresToEmit.size(); i != e; ++i) {
3982     RegsForValue &OutRegs = IndirectStoresToEmit[i].first;
3983     Value *Ptr = IndirectStoresToEmit[i].second;
3984     SDOperand OutVal = OutRegs.getCopyFromRegs(DAG, Chain, &Flag);
3985     StoresToEmit.push_back(std::make_pair(OutVal, Ptr));
3986   }
3987
3988   // Emit the non-flagged stores from the physregs.
3989   SmallVector<SDOperand, 8> OutChains;
3990   for (unsigned i = 0, e = StoresToEmit.size(); i != e; ++i)
3991     OutChains.push_back(DAG.getStore(Chain, StoresToEmit[i].first,
3992                                     getValue(StoresToEmit[i].second),
3993                                     StoresToEmit[i].second, 0));
3994   if (!OutChains.empty())
3995     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
3996                         &OutChains[0], OutChains.size());
3997   DAG.setRoot(Chain);
3998 }
3999
4000
4001 void SelectionDAGLowering::visitMalloc(MallocInst &I) {
4002   SDOperand Src = getValue(I.getOperand(0));
4003
4004   MVT::ValueType IntPtr = TLI.getPointerTy();
4005
4006   if (IntPtr < Src.getValueType())
4007     Src = DAG.getNode(ISD::TRUNCATE, IntPtr, Src);
4008   else if (IntPtr > Src.getValueType())
4009     Src = DAG.getNode(ISD::ZERO_EXTEND, IntPtr, Src);
4010
4011   // Scale the source by the type size.
4012   uint64_t ElementSize = TD->getABITypeSize(I.getType()->getElementType());
4013   Src = DAG.getNode(ISD::MUL, Src.getValueType(),
4014                     Src, DAG.getIntPtrConstant(ElementSize));
4015
4016   TargetLowering::ArgListTy Args;
4017   TargetLowering::ArgListEntry Entry;
4018   Entry.Node = Src;
4019   Entry.Ty = TLI.getTargetData()->getIntPtrType();
4020   Args.push_back(Entry);
4021
4022   std::pair<SDOperand,SDOperand> Result =
4023     TLI.LowerCallTo(getRoot(), I.getType(), false, false, false, CallingConv::C,
4024                     true, DAG.getExternalSymbol("malloc", IntPtr), Args, DAG);
4025   setValue(&I, Result.first);  // Pointers always fit in registers
4026   DAG.setRoot(Result.second);
4027 }
4028
4029 void SelectionDAGLowering::visitFree(FreeInst &I) {
4030   TargetLowering::ArgListTy Args;
4031   TargetLowering::ArgListEntry Entry;
4032   Entry.Node = getValue(I.getOperand(0));
4033   Entry.Ty = TLI.getTargetData()->getIntPtrType();
4034   Args.push_back(Entry);
4035   MVT::ValueType IntPtr = TLI.getPointerTy();
4036   std::pair<SDOperand,SDOperand> Result =
4037     TLI.LowerCallTo(getRoot(), Type::VoidTy, false, false, false,
4038                     CallingConv::C, true,
4039                     DAG.getExternalSymbol("free", IntPtr), Args, DAG);
4040   DAG.setRoot(Result.second);
4041 }
4042
4043 // EmitInstrWithCustomInserter - This method should be implemented by targets
4044 // that mark instructions with the 'usesCustomDAGSchedInserter' flag.  These
4045 // instructions are special in various ways, which require special support to
4046 // insert.  The specified MachineInstr is created but not inserted into any
4047 // basic blocks, and the scheduler passes ownership of it to this method.
4048 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4049                                                        MachineBasicBlock *MBB) {
4050   cerr << "If a target marks an instruction with "
4051        << "'usesCustomDAGSchedInserter', it must implement "
4052        << "TargetLowering::EmitInstrWithCustomInserter!\n";
4053   abort();
4054   return 0;
4055 }
4056
4057 void SelectionDAGLowering::visitVAStart(CallInst &I) {
4058   DAG.setRoot(DAG.getNode(ISD::VASTART, MVT::Other, getRoot(),
4059                           getValue(I.getOperand(1)),
4060                           DAG.getSrcValue(I.getOperand(1))));
4061 }
4062
4063 void SelectionDAGLowering::visitVAArg(VAArgInst &I) {
4064   SDOperand V = DAG.getVAArg(TLI.getValueType(I.getType()), getRoot(),
4065                              getValue(I.getOperand(0)),
4066                              DAG.getSrcValue(I.getOperand(0)));
4067   setValue(&I, V);
4068   DAG.setRoot(V.getValue(1));
4069 }
4070
4071 void SelectionDAGLowering::visitVAEnd(CallInst &I) {
4072   DAG.setRoot(DAG.getNode(ISD::VAEND, MVT::Other, getRoot(),
4073                           getValue(I.getOperand(1)),
4074                           DAG.getSrcValue(I.getOperand(1))));
4075 }
4076
4077 void SelectionDAGLowering::visitVACopy(CallInst &I) {
4078   DAG.setRoot(DAG.getNode(ISD::VACOPY, MVT::Other, getRoot(),
4079                           getValue(I.getOperand(1)),
4080                           getValue(I.getOperand(2)),
4081                           DAG.getSrcValue(I.getOperand(1)),
4082                           DAG.getSrcValue(I.getOperand(2))));
4083 }
4084
4085 /// TargetLowering::LowerArguments - This is the default LowerArguments
4086 /// implementation, which just inserts a FORMAL_ARGUMENTS node.  FIXME: When all
4087 /// targets are migrated to using FORMAL_ARGUMENTS, this hook should be
4088 /// integrated into SDISel.
4089 std::vector<SDOperand>
4090 TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
4091   // Add CC# and isVararg as operands to the FORMAL_ARGUMENTS node.
4092   std::vector<SDOperand> Ops;
4093   Ops.push_back(DAG.getRoot());
4094   Ops.push_back(DAG.getConstant(F.getCallingConv(), getPointerTy()));
4095   Ops.push_back(DAG.getConstant(F.isVarArg(), getPointerTy()));
4096
4097   // Add one result value for each formal argument.
4098   std::vector<MVT::ValueType> RetVals;
4099   unsigned j = 1;
4100   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end();
4101        I != E; ++I, ++j) {
4102     MVT::ValueType VT = getValueType(I->getType());
4103     unsigned Flags = ISD::ParamFlags::NoFlagSet;
4104     unsigned OriginalAlignment =
4105       getTargetData()->getABITypeAlignment(I->getType());
4106
4107     // FIXME: Distinguish between a formal with no [sz]ext attribute from one
4108     // that is zero extended!
4109     if (F.paramHasAttr(j, ParamAttr::ZExt))
4110       Flags &= ~(ISD::ParamFlags::SExt);
4111     if (F.paramHasAttr(j, ParamAttr::SExt))
4112       Flags |= ISD::ParamFlags::SExt;
4113     if (F.paramHasAttr(j, ParamAttr::InReg))
4114       Flags |= ISD::ParamFlags::InReg;
4115     if (F.paramHasAttr(j, ParamAttr::StructRet))
4116       Flags |= ISD::ParamFlags::StructReturn;
4117     if (F.paramHasAttr(j, ParamAttr::ByVal)) {
4118       Flags |= ISD::ParamFlags::ByVal;
4119       const PointerType *Ty = cast<PointerType>(I->getType());
4120       const Type *ElementTy = Ty->getElementType();
4121       unsigned FrameAlign = Log2_32(getByValTypeAlignment(ElementTy));
4122       unsigned FrameSize  = getTargetData()->getABITypeSize(ElementTy);
4123       Flags |= (FrameAlign << ISD::ParamFlags::ByValAlignOffs);
4124       Flags |= (FrameSize  << ISD::ParamFlags::ByValSizeOffs);
4125     }
4126     if (F.paramHasAttr(j, ParamAttr::Nest))
4127       Flags |= ISD::ParamFlags::Nest;
4128     Flags |= (OriginalAlignment << ISD::ParamFlags::OrigAlignmentOffs);
4129
4130     MVT::ValueType RegisterVT = getRegisterType(VT);
4131     unsigned NumRegs = getNumRegisters(VT);
4132     for (unsigned i = 0; i != NumRegs; ++i) {
4133       RetVals.push_back(RegisterVT);
4134       // if it isn't first piece, alignment must be 1
4135       if (i > 0)
4136         Flags = (Flags & (~ISD::ParamFlags::OrigAlignment)) |
4137           (1 << ISD::ParamFlags::OrigAlignmentOffs);
4138       Ops.push_back(DAG.getConstant(Flags, MVT::i32));
4139     }
4140   }
4141
4142   RetVals.push_back(MVT::Other);
4143
4144   // Create the node.
4145   SDNode *Result = DAG.getNode(ISD::FORMAL_ARGUMENTS,
4146                                DAG.getVTList(&RetVals[0], RetVals.size()),
4147                                &Ops[0], Ops.size()).Val;
4148
4149   // Prelower FORMAL_ARGUMENTS.  This isn't required for functionality, but
4150   // allows exposing the loads that may be part of the argument access to the
4151   // first DAGCombiner pass.
4152   SDOperand TmpRes = LowerOperation(SDOperand(Result, 0), DAG);
4153
4154   // The number of results should match up, except that the lowered one may have
4155   // an extra flag result.
4156   assert((Result->getNumValues() == TmpRes.Val->getNumValues() ||
4157           (Result->getNumValues()+1 == TmpRes.Val->getNumValues() &&
4158            TmpRes.getValue(Result->getNumValues()).getValueType() == MVT::Flag))
4159          && "Lowering produced unexpected number of results!");
4160   Result = TmpRes.Val;
4161
4162   unsigned NumArgRegs = Result->getNumValues() - 1;
4163   DAG.setRoot(SDOperand(Result, NumArgRegs));
4164
4165   // Set up the return result vector.
4166   Ops.clear();
4167   unsigned i = 0;
4168   unsigned Idx = 1;
4169   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E;
4170       ++I, ++Idx) {
4171     MVT::ValueType VT = getValueType(I->getType());
4172     MVT::ValueType PartVT = getRegisterType(VT);
4173
4174     unsigned NumParts = getNumRegisters(VT);
4175     SmallVector<SDOperand, 4> Parts(NumParts);
4176     for (unsigned j = 0; j != NumParts; ++j)
4177       Parts[j] = SDOperand(Result, i++);
4178
4179     ISD::NodeType AssertOp = ISD::DELETED_NODE;
4180     if (F.paramHasAttr(Idx, ParamAttr::SExt))
4181       AssertOp = ISD::AssertSext;
4182     else if (F.paramHasAttr(Idx, ParamAttr::ZExt))
4183       AssertOp = ISD::AssertZext;
4184
4185     Ops.push_back(getCopyFromParts(DAG, &Parts[0], NumParts, PartVT, VT,
4186                                    AssertOp, true));
4187   }
4188   assert(i == NumArgRegs && "Argument register count mismatch!");
4189   return Ops;
4190 }
4191
4192
4193 /// TargetLowering::LowerCallTo - This is the default LowerCallTo
4194 /// implementation, which just inserts an ISD::CALL node, which is later custom
4195 /// lowered by the target to something concrete.  FIXME: When all targets are
4196 /// migrated to using ISD::CALL, this hook should be integrated into SDISel.
4197 std::pair<SDOperand, SDOperand>
4198 TargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
4199                             bool RetSExt, bool RetZExt, bool isVarArg,
4200                             unsigned CallingConv, bool isTailCall,
4201                             SDOperand Callee,
4202                             ArgListTy &Args, SelectionDAG &DAG) {
4203   SmallVector<SDOperand, 32> Ops;
4204   Ops.push_back(Chain);   // Op#0 - Chain
4205   Ops.push_back(DAG.getConstant(CallingConv, getPointerTy())); // Op#1 - CC
4206   Ops.push_back(DAG.getConstant(isVarArg, getPointerTy()));    // Op#2 - VarArg
4207   Ops.push_back(DAG.getConstant(isTailCall, getPointerTy()));  // Op#3 - Tail
4208   Ops.push_back(Callee);
4209
4210   // Handle all of the outgoing arguments.
4211   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
4212     MVT::ValueType VT = getValueType(Args[i].Ty);
4213     SDOperand Op = Args[i].Node;
4214     unsigned Flags = ISD::ParamFlags::NoFlagSet;
4215     unsigned OriginalAlignment =
4216       getTargetData()->getABITypeAlignment(Args[i].Ty);
4217
4218     if (Args[i].isSExt)
4219       Flags |= ISD::ParamFlags::SExt;
4220     if (Args[i].isZExt)
4221       Flags |= ISD::ParamFlags::ZExt;
4222     if (Args[i].isInReg)
4223       Flags |= ISD::ParamFlags::InReg;
4224     if (Args[i].isSRet)
4225       Flags |= ISD::ParamFlags::StructReturn;
4226     if (Args[i].isByVal) {
4227       Flags |= ISD::ParamFlags::ByVal;
4228       const PointerType *Ty = cast<PointerType>(Args[i].Ty);
4229       const Type *ElementTy = Ty->getElementType();
4230       unsigned FrameAlign = Log2_32(getByValTypeAlignment(ElementTy));
4231       unsigned FrameSize  = getTargetData()->getABITypeSize(ElementTy);
4232       Flags |= (FrameAlign << ISD::ParamFlags::ByValAlignOffs);
4233       Flags |= (FrameSize  << ISD::ParamFlags::ByValSizeOffs);
4234     }
4235     if (Args[i].isNest)
4236       Flags |= ISD::ParamFlags::Nest;
4237     Flags |= OriginalAlignment << ISD::ParamFlags::OrigAlignmentOffs;
4238
4239     MVT::ValueType PartVT = getRegisterType(VT);
4240     unsigned NumParts = getNumRegisters(VT);
4241     SmallVector<SDOperand, 4> Parts(NumParts);
4242     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
4243
4244     if (Args[i].isSExt)
4245       ExtendKind = ISD::SIGN_EXTEND;
4246     else if (Args[i].isZExt)
4247       ExtendKind = ISD::ZERO_EXTEND;
4248
4249     getCopyToParts(DAG, Op, &Parts[0], NumParts, PartVT, ExtendKind);
4250
4251     for (unsigned i = 0; i != NumParts; ++i) {
4252       // if it isn't first piece, alignment must be 1
4253       unsigned MyFlags = Flags;
4254       if (i != 0)
4255         MyFlags = (MyFlags & (~ISD::ParamFlags::OrigAlignment)) |
4256           (1 << ISD::ParamFlags::OrigAlignmentOffs);
4257
4258       Ops.push_back(Parts[i]);
4259       Ops.push_back(DAG.getConstant(MyFlags, MVT::i32));
4260     }
4261   }
4262
4263   // Figure out the result value types.
4264   MVT::ValueType VT = getValueType(RetTy);
4265   MVT::ValueType RegisterVT = getRegisterType(VT);
4266   unsigned NumRegs = getNumRegisters(VT);
4267   SmallVector<MVT::ValueType, 4> RetTys(NumRegs);
4268   for (unsigned i = 0; i != NumRegs; ++i)
4269     RetTys[i] = RegisterVT;
4270
4271   RetTys.push_back(MVT::Other);  // Always has a chain.
4272
4273   // Create the CALL node.
4274   SDOperand Res = DAG.getNode(ISD::CALL,
4275                               DAG.getVTList(&RetTys[0], NumRegs + 1),
4276                               &Ops[0], Ops.size());
4277   Chain = Res.getValue(NumRegs);
4278
4279   // Gather up the call result into a single value.
4280   if (RetTy != Type::VoidTy) {
4281     ISD::NodeType AssertOp = ISD::DELETED_NODE;
4282
4283     if (RetSExt)
4284       AssertOp = ISD::AssertSext;
4285     else if (RetZExt)
4286       AssertOp = ISD::AssertZext;
4287
4288     SmallVector<SDOperand, 4> Results(NumRegs);
4289     for (unsigned i = 0; i != NumRegs; ++i)
4290       Results[i] = Res.getValue(i);
4291     Res = getCopyFromParts(DAG, &Results[0], NumRegs, RegisterVT, VT,
4292                            AssertOp, true);
4293   }
4294
4295   return std::make_pair(Res, Chain);
4296 }
4297
4298 SDOperand TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4299   assert(0 && "LowerOperation not implemented for this target!");
4300   abort();
4301   return SDOperand();
4302 }
4303
4304 SDOperand TargetLowering::CustomPromoteOperation(SDOperand Op,
4305                                                  SelectionDAG &DAG) {
4306   assert(0 && "CustomPromoteOperation not implemented for this target!");
4307   abort();
4308   return SDOperand();
4309 }
4310
4311 /// getMemsetValue - Vectorized representation of the memset value
4312 /// operand.
4313 static SDOperand getMemsetValue(SDOperand Value, MVT::ValueType VT,
4314                                 SelectionDAG &DAG) {
4315   MVT::ValueType CurVT = VT;
4316   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Value)) {
4317     uint64_t Val   = C->getValue() & 255;
4318     unsigned Shift = 8;
4319     while (CurVT != MVT::i8) {
4320       Val = (Val << Shift) | Val;
4321       Shift <<= 1;
4322       CurVT = (MVT::ValueType)((unsigned)CurVT - 1);
4323     }
4324     return DAG.getConstant(Val, VT);
4325   } else {
4326     Value = DAG.getNode(ISD::ZERO_EXTEND, VT, Value);
4327     unsigned Shift = 8;
4328     while (CurVT != MVT::i8) {
4329       Value =
4330         DAG.getNode(ISD::OR, VT,
4331                     DAG.getNode(ISD::SHL, VT, Value,
4332                                 DAG.getConstant(Shift, MVT::i8)), Value);
4333       Shift <<= 1;
4334       CurVT = (MVT::ValueType)((unsigned)CurVT - 1);
4335     }
4336
4337     return Value;
4338   }
4339 }
4340
4341 /// getMemsetStringVal - Similar to getMemsetValue. Except this is only
4342 /// used when a memcpy is turned into a memset when the source is a constant
4343 /// string ptr.
4344 static SDOperand getMemsetStringVal(MVT::ValueType VT,
4345                                     SelectionDAG &DAG, TargetLowering &TLI,
4346                                     std::string &Str, unsigned Offset) {
4347   uint64_t Val = 0;
4348   unsigned MSB = MVT::getSizeInBits(VT) / 8;
4349   if (TLI.isLittleEndian())
4350     Offset = Offset + MSB - 1;
4351   for (unsigned i = 0; i != MSB; ++i) {
4352     Val = (Val << 8) | (unsigned char)Str[Offset];
4353     Offset += TLI.isLittleEndian() ? -1 : 1;
4354   }
4355   return DAG.getConstant(Val, VT);
4356 }
4357
4358 /// getMemBasePlusOffset - Returns base and offset node for the
4359 static SDOperand getMemBasePlusOffset(SDOperand Base, unsigned Offset,
4360                                       SelectionDAG &DAG, TargetLowering &TLI) {
4361   MVT::ValueType VT = Base.getValueType();
4362   return DAG.getNode(ISD::ADD, VT, Base, DAG.getConstant(Offset, VT));
4363 }
4364
4365 /// MeetsMaxMemopRequirement - Determines if the number of memory ops required
4366 /// to replace the memset / memcpy is below the threshold. It also returns the
4367 /// types of the sequence of  memory ops to perform memset / memcpy.
4368 static bool MeetsMaxMemopRequirement(std::vector<MVT::ValueType> &MemOps,
4369                                      unsigned Limit, uint64_t Size,
4370                                      unsigned Align, TargetLowering &TLI) {
4371   MVT::ValueType VT;
4372
4373   if (TLI.allowsUnalignedMemoryAccesses()) {
4374     VT = MVT::i64;
4375   } else {
4376     switch (Align & 7) {
4377     case 0:
4378       VT = MVT::i64;
4379       break;
4380     case 4:
4381       VT = MVT::i32;
4382       break;
4383     case 2:
4384       VT = MVT::i16;
4385       break;
4386     default:
4387       VT = MVT::i8;
4388       break;
4389     }
4390   }
4391
4392   MVT::ValueType LVT = MVT::i64;
4393   while (!TLI.isTypeLegal(LVT))
4394     LVT = (MVT::ValueType)((unsigned)LVT - 1);
4395   assert(MVT::isInteger(LVT));
4396
4397   if (VT > LVT)
4398     VT = LVT;
4399
4400   unsigned NumMemOps = 0;
4401   while (Size != 0) {
4402     unsigned VTSize = MVT::getSizeInBits(VT) / 8;
4403     while (VTSize > Size) {
4404       VT = (MVT::ValueType)((unsigned)VT - 1);
4405       VTSize >>= 1;
4406     }
4407     assert(MVT::isInteger(VT));
4408
4409     if (++NumMemOps > Limit)
4410       return false;
4411     MemOps.push_back(VT);
4412     Size -= VTSize;
4413   }
4414
4415   return true;
4416 }
4417
4418 void SelectionDAGLowering::visitMemIntrinsic(CallInst &I, unsigned Op) {
4419   SDOperand Op1 = getValue(I.getOperand(1));
4420   SDOperand Op2 = getValue(I.getOperand(2));
4421   SDOperand Op3 = getValue(I.getOperand(3));
4422   SDOperand Op4 = getValue(I.getOperand(4));
4423   unsigned Align = (unsigned)cast<ConstantSDNode>(Op4)->getValue();
4424   if (Align == 0) Align = 1;
4425
4426   // If the source and destination are known to not be aliases, we can
4427   // lower memmove as memcpy.
4428   if (Op == ISD::MEMMOVE) {
4429     uint64_t Size = -1ULL;
4430     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op3))
4431       Size = C->getValue();
4432     if (AA.alias(I.getOperand(1), Size, I.getOperand(2), Size) ==
4433         AliasAnalysis::NoAlias)
4434       Op = ISD::MEMCPY;
4435   }
4436
4437   if (ConstantSDNode *Size = dyn_cast<ConstantSDNode>(Op3)) {
4438     std::vector<MVT::ValueType> MemOps;
4439
4440     // Expand memset / memcpy to a series of load / store ops
4441     // if the size operand falls below a certain threshold.
4442     SmallVector<SDOperand, 8> OutChains;
4443     switch (Op) {
4444     default: break;  // Do nothing for now.
4445     case ISD::MEMSET: {
4446       if (MeetsMaxMemopRequirement(MemOps, TLI.getMaxStoresPerMemset(),
4447                                    Size->getValue(), Align, TLI)) {
4448         unsigned NumMemOps = MemOps.size();
4449         unsigned Offset = 0;
4450         for (unsigned i = 0; i < NumMemOps; i++) {
4451           MVT::ValueType VT = MemOps[i];
4452           unsigned VTSize = MVT::getSizeInBits(VT) / 8;
4453           SDOperand Value = getMemsetValue(Op2, VT, DAG);
4454           SDOperand Store = DAG.getStore(getRoot(), Value,
4455                                     getMemBasePlusOffset(Op1, Offset, DAG, TLI),
4456                                          I.getOperand(1), Offset);
4457           OutChains.push_back(Store);
4458           Offset += VTSize;
4459         }
4460       }
4461       break;
4462     }
4463     case ISD::MEMCPY: {
4464       if (MeetsMaxMemopRequirement(MemOps, TLI.getMaxStoresPerMemcpy(),
4465                                    Size->getValue(), Align, TLI)) {
4466         unsigned NumMemOps = MemOps.size();
4467         unsigned SrcOff = 0, DstOff = 0, SrcDelta = 0;
4468         GlobalAddressSDNode *G = NULL;
4469         std::string Str;
4470         bool CopyFromStr = false;
4471
4472         if (Op2.getOpcode() == ISD::GlobalAddress)
4473           G = cast<GlobalAddressSDNode>(Op2);
4474         else if (Op2.getOpcode() == ISD::ADD &&
4475                  Op2.getOperand(0).getOpcode() == ISD::GlobalAddress &&
4476                  Op2.getOperand(1).getOpcode() == ISD::Constant) {
4477           G = cast<GlobalAddressSDNode>(Op2.getOperand(0));
4478           SrcDelta = cast<ConstantSDNode>(Op2.getOperand(1))->getValue();
4479         }
4480         if (G) {
4481           GlobalVariable *GV = dyn_cast<GlobalVariable>(G->getGlobal());
4482           if (GV && GV->isConstant()) {
4483             Str = GV->getStringValue(false);
4484             if (!Str.empty()) {
4485               CopyFromStr = true;
4486               SrcOff += SrcDelta;
4487             }
4488           }
4489         }
4490
4491         for (unsigned i = 0; i < NumMemOps; i++) {
4492           MVT::ValueType VT = MemOps[i];
4493           unsigned VTSize = MVT::getSizeInBits(VT) / 8;
4494           SDOperand Value, Chain, Store;
4495
4496           if (CopyFromStr) {
4497             Value = getMemsetStringVal(VT, DAG, TLI, Str, SrcOff);
4498             Chain = getRoot();
4499             Store =
4500               DAG.getStore(Chain, Value,
4501                            getMemBasePlusOffset(Op1, DstOff, DAG, TLI),
4502                            I.getOperand(1), DstOff);
4503           } else {
4504             Value = DAG.getLoad(VT, getRoot(),
4505                                 getMemBasePlusOffset(Op2, SrcOff, DAG, TLI),
4506                                 I.getOperand(2), SrcOff, false, Align);
4507             Chain = Value.getValue(1);
4508             Store =
4509               DAG.getStore(Chain, Value,
4510                            getMemBasePlusOffset(Op1, DstOff, DAG, TLI),
4511                            I.getOperand(1), DstOff, false, Align);
4512           }
4513           OutChains.push_back(Store);
4514           SrcOff += VTSize;
4515           DstOff += VTSize;
4516         }
4517       }
4518       break;
4519     }
4520     }
4521
4522     if (!OutChains.empty()) {
4523       DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
4524                   &OutChains[0], OutChains.size()));
4525       return;
4526     }
4527   }
4528
4529   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i1);
4530   SDOperand Node;
4531   switch(Op) {
4532     default:
4533       assert(0 && "Unknown Op");
4534     case ISD::MEMCPY:
4535       Node = DAG.getMemcpy(getRoot(), Op1, Op2, Op3, Op4, AlwaysInline);
4536       break;
4537     case ISD::MEMMOVE:
4538       Node = DAG.getMemmove(getRoot(), Op1, Op2, Op3, Op4, AlwaysInline);
4539       break;
4540     case ISD::MEMSET:
4541       Node = DAG.getMemset(getRoot(), Op1, Op2, Op3, Op4, AlwaysInline);
4542       break;
4543   }
4544   DAG.setRoot(Node);
4545 }
4546
4547 //===----------------------------------------------------------------------===//
4548 // SelectionDAGISel code
4549 //===----------------------------------------------------------------------===//
4550
4551 unsigned SelectionDAGISel::MakeReg(MVT::ValueType VT) {
4552   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
4553 }
4554
4555 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
4556   AU.addRequired<AliasAnalysis>();
4557   AU.addRequired<CollectorModuleMetadata>();
4558   AU.setPreservesAll();
4559 }
4560
4561
4562
4563 bool SelectionDAGISel::runOnFunction(Function &Fn) {
4564   // Get alias analysis for load/store combining.
4565   AA = &getAnalysis<AliasAnalysis>();
4566
4567   MachineFunction &MF = MachineFunction::construct(&Fn, TLI.getTargetMachine());
4568   if (MF.getFunction()->hasCollector())
4569     GCI = &getAnalysis<CollectorModuleMetadata>().get(*MF.getFunction());
4570   else
4571     GCI = 0;
4572   RegInfo = &MF.getRegInfo();
4573   DOUT << "\n\n\n=== " << Fn.getName() << "\n";
4574
4575   FunctionLoweringInfo FuncInfo(TLI, Fn, MF);
4576
4577   if (ExceptionHandling)
4578     for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
4579       if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
4580         // Mark landing pad.
4581         FuncInfo.MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
4582
4583   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
4584     SelectBasicBlock(I, MF, FuncInfo);
4585
4586   // Add function live-ins to entry block live-in set.
4587   BasicBlock *EntryBB = &Fn.getEntryBlock();
4588   BB = FuncInfo.MBBMap[EntryBB];
4589   if (!RegInfo->livein_empty())
4590     for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
4591            E = RegInfo->livein_end(); I != E; ++I)
4592       BB->addLiveIn(I->first);
4593
4594 #ifndef NDEBUG
4595   assert(FuncInfo.CatchInfoFound.size() == FuncInfo.CatchInfoLost.size() &&
4596          "Not all catch info was assigned to a landing pad!");
4597 #endif
4598
4599   return true;
4600 }
4601
4602 SDOperand SelectionDAGLowering::CopyValueToVirtualRegister(Value *V,
4603                                                            unsigned Reg) {
4604   SDOperand Op = getValue(V);
4605   assert((Op.getOpcode() != ISD::CopyFromReg ||
4606           cast<RegisterSDNode>(Op.getOperand(1))->getReg() != Reg) &&
4607          "Copy from a reg to the same reg!");
4608
4609   MVT::ValueType SrcVT = Op.getValueType();
4610   MVT::ValueType RegisterVT = TLI.getRegisterType(SrcVT);
4611   unsigned NumRegs = TLI.getNumRegisters(SrcVT);
4612   SmallVector<SDOperand, 8> Regs(NumRegs);
4613   SmallVector<SDOperand, 8> Chains(NumRegs);
4614
4615   // Copy the value by legal parts into sequential virtual registers.
4616   getCopyToParts(DAG, Op, &Regs[0], NumRegs, RegisterVT);
4617   for (unsigned i = 0; i != NumRegs; ++i)
4618     Chains[i] = DAG.getCopyToReg(getRoot(), Reg + i, Regs[i]);
4619   return DAG.getNode(ISD::TokenFactor, MVT::Other, &Chains[0], NumRegs);
4620 }
4621
4622 void SelectionDAGISel::
4623 LowerArguments(BasicBlock *LLVMBB, SelectionDAGLowering &SDL,
4624                std::vector<SDOperand> &UnorderedChains) {
4625   // If this is the entry block, emit arguments.
4626   Function &F = *LLVMBB->getParent();
4627   FunctionLoweringInfo &FuncInfo = SDL.FuncInfo;
4628   SDOperand OldRoot = SDL.DAG.getRoot();
4629   std::vector<SDOperand> Args = TLI.LowerArguments(F, SDL.DAG);
4630
4631   unsigned a = 0;
4632   for (Function::arg_iterator AI = F.arg_begin(), E = F.arg_end();
4633        AI != E; ++AI, ++a)
4634     if (!AI->use_empty()) {
4635       SDL.setValue(AI, Args[a]);
4636
4637       // If this argument is live outside of the entry block, insert a copy from
4638       // whereever we got it to the vreg that other BB's will reference it as.
4639       DenseMap<const Value*, unsigned>::iterator VMI=FuncInfo.ValueMap.find(AI);
4640       if (VMI != FuncInfo.ValueMap.end()) {
4641         SDOperand Copy = SDL.CopyValueToVirtualRegister(AI, VMI->second);
4642         UnorderedChains.push_back(Copy);
4643       }
4644     }
4645
4646   // Finally, if the target has anything special to do, allow it to do so.
4647   // FIXME: this should insert code into the DAG!
4648   EmitFunctionEntryCode(F, SDL.DAG.getMachineFunction());
4649 }
4650
4651 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
4652                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
4653   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
4654     if (isSelector(I)) {
4655       // Apply the catch info to DestBB.
4656       addCatchInfo(cast<CallInst>(*I), MMI, FLI.MBBMap[DestBB]);
4657 #ifndef NDEBUG
4658       if (!FLI.MBBMap[SrcBB]->isLandingPad())
4659         FLI.CatchInfoFound.insert(I);
4660 #endif
4661     }
4662 }
4663
4664 /// CheckDAGForTailCallsAndFixThem - This Function looks for CALL nodes in the
4665 /// DAG and fixes their tailcall attribute operand.
4666 static void CheckDAGForTailCallsAndFixThem(SelectionDAG &DAG,
4667                                            TargetLowering& TLI) {
4668   SDNode * Ret = NULL;
4669   SDOperand Terminator = DAG.getRoot();
4670
4671   // Find RET node.
4672   if (Terminator.getOpcode() == ISD::RET) {
4673     Ret = Terminator.Val;
4674   }
4675
4676   // Fix tail call attribute of CALL nodes.
4677   for (SelectionDAG::allnodes_iterator BE = DAG.allnodes_begin(),
4678          BI = prior(DAG.allnodes_end()); BI != BE; --BI) {
4679     if (BI->getOpcode() == ISD::CALL) {
4680       SDOperand OpRet(Ret, 0);
4681       SDOperand OpCall(static_cast<SDNode*>(BI), 0);
4682       bool isMarkedTailCall =
4683         cast<ConstantSDNode>(OpCall.getOperand(3))->getValue() != 0;
4684       // If CALL node has tail call attribute set to true and the call is not
4685       // eligible (no RET or the target rejects) the attribute is fixed to
4686       // false. The TargetLowering::IsEligibleForTailCallOptimization function
4687       // must correctly identify tail call optimizable calls.
4688       if (isMarkedTailCall &&
4689           (Ret==NULL ||
4690            !TLI.IsEligibleForTailCallOptimization(OpCall, OpRet, DAG))) {
4691         SmallVector<SDOperand, 32> Ops;
4692         unsigned idx=0;
4693         for(SDNode::op_iterator I =OpCall.Val->op_begin(),
4694               E=OpCall.Val->op_end(); I!=E; I++, idx++) {
4695           if (idx!=3)
4696             Ops.push_back(*I);
4697           else
4698             Ops.push_back(DAG.getConstant(false, TLI.getPointerTy()));
4699         }
4700         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
4701       }
4702     }
4703   }
4704 }
4705
4706 void SelectionDAGISel::BuildSelectionDAG(SelectionDAG &DAG, BasicBlock *LLVMBB,
4707        std::vector<std::pair<MachineInstr*, unsigned> > &PHINodesToUpdate,
4708                                          FunctionLoweringInfo &FuncInfo) {
4709   SelectionDAGLowering SDL(DAG, TLI, *AA, FuncInfo, GCI);
4710
4711   std::vector<SDOperand> UnorderedChains;
4712
4713   // Lower any arguments needed in this block if this is the entry block.
4714   if (LLVMBB == &LLVMBB->getParent()->getEntryBlock())
4715     LowerArguments(LLVMBB, SDL, UnorderedChains);
4716
4717   BB = FuncInfo.MBBMap[LLVMBB];
4718   SDL.setCurrentBasicBlock(BB);
4719
4720   MachineModuleInfo *MMI = DAG.getMachineModuleInfo();
4721
4722   if (ExceptionHandling && MMI && BB->isLandingPad()) {
4723     // Add a label to mark the beginning of the landing pad.  Deletion of the
4724     // landing pad can thus be detected via the MachineModuleInfo.
4725     unsigned LabelID = MMI->addLandingPad(BB);
4726     DAG.setRoot(DAG.getNode(ISD::LABEL, MVT::Other, DAG.getEntryNode(),
4727                             DAG.getConstant(LabelID, MVT::i32),
4728                             DAG.getConstant(1, MVT::i32)));
4729
4730     // Mark exception register as live in.
4731     unsigned Reg = TLI.getExceptionAddressRegister();
4732     if (Reg) BB->addLiveIn(Reg);
4733
4734     // Mark exception selector register as live in.
4735     Reg = TLI.getExceptionSelectorRegister();
4736     if (Reg) BB->addLiveIn(Reg);
4737
4738     // FIXME: Hack around an exception handling flaw (PR1508): the personality
4739     // function and list of typeids logically belong to the invoke (or, if you
4740     // like, the basic block containing the invoke), and need to be associated
4741     // with it in the dwarf exception handling tables.  Currently however the
4742     // information is provided by an intrinsic (eh.selector) that can be moved
4743     // to unexpected places by the optimizers: if the unwind edge is critical,
4744     // then breaking it can result in the intrinsics being in the successor of
4745     // the landing pad, not the landing pad itself.  This results in exceptions
4746     // not being caught because no typeids are associated with the invoke.
4747     // This may not be the only way things can go wrong, but it is the only way
4748     // we try to work around for the moment.
4749     BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
4750
4751     if (Br && Br->isUnconditional()) { // Critical edge?
4752       BasicBlock::iterator I, E;
4753       for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
4754         if (isSelector(I))
4755           break;
4756
4757       if (I == E)
4758         // No catch info found - try to extract some from the successor.
4759         copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, FuncInfo);
4760     }
4761   }
4762
4763   // Lower all of the non-terminator instructions.
4764   for (BasicBlock::iterator I = LLVMBB->begin(), E = --LLVMBB->end();
4765        I != E; ++I)
4766     SDL.visit(*I);
4767
4768   // Ensure that all instructions which are used outside of their defining
4769   // blocks are available as virtual registers.  Invoke is handled elsewhere.
4770   for (BasicBlock::iterator I = LLVMBB->begin(), E = LLVMBB->end(); I != E;++I)
4771     if (!I->use_empty() && !isa<PHINode>(I) && !isa<InvokeInst>(I)) {
4772       DenseMap<const Value*, unsigned>::iterator VMI =FuncInfo.ValueMap.find(I);
4773       if (VMI != FuncInfo.ValueMap.end())
4774         UnorderedChains.push_back(
4775                                 SDL.CopyValueToVirtualRegister(I, VMI->second));
4776     }
4777
4778   // Handle PHI nodes in successor blocks.  Emit code into the SelectionDAG to
4779   // ensure constants are generated when needed.  Remember the virtual registers
4780   // that need to be added to the Machine PHI nodes as input.  We cannot just
4781   // directly add them, because expansion might result in multiple MBB's for one
4782   // BB.  As such, the start of the BB might correspond to a different MBB than
4783   // the end.
4784   //
4785   TerminatorInst *TI = LLVMBB->getTerminator();
4786
4787   // Emit constants only once even if used by multiple PHI nodes.
4788   std::map<Constant*, unsigned> ConstantsOut;
4789
4790   // Vector bool would be better, but vector<bool> is really slow.
4791   std::vector<unsigned char> SuccsHandled;
4792   if (TI->getNumSuccessors())
4793     SuccsHandled.resize(BB->getParent()->getNumBlockIDs());
4794
4795   // Check successor nodes' PHI nodes that expect a constant to be available
4796   // from this block.
4797   for (unsigned succ = 0, e = TI->getNumSuccessors(); succ != e; ++succ) {
4798     BasicBlock *SuccBB = TI->getSuccessor(succ);
4799     if (!isa<PHINode>(SuccBB->begin())) continue;
4800     MachineBasicBlock *SuccMBB = FuncInfo.MBBMap[SuccBB];
4801
4802     // If this terminator has multiple identical successors (common for
4803     // switches), only handle each succ once.
4804     unsigned SuccMBBNo = SuccMBB->getNumber();
4805     if (SuccsHandled[SuccMBBNo]) continue;
4806     SuccsHandled[SuccMBBNo] = true;
4807
4808     MachineBasicBlock::iterator MBBI = SuccMBB->begin();
4809     PHINode *PN;
4810
4811     // At this point we know that there is a 1-1 correspondence between LLVM PHI
4812     // nodes and Machine PHI nodes, but the incoming operands have not been
4813     // emitted yet.
4814     for (BasicBlock::iterator I = SuccBB->begin();
4815          (PN = dyn_cast<PHINode>(I)); ++I) {
4816       // Ignore dead phi's.
4817       if (PN->use_empty()) continue;
4818
4819       unsigned Reg;
4820       Value *PHIOp = PN->getIncomingValueForBlock(LLVMBB);
4821
4822       if (Constant *C = dyn_cast<Constant>(PHIOp)) {
4823         unsigned &RegOut = ConstantsOut[C];
4824         if (RegOut == 0) {
4825           RegOut = FuncInfo.CreateRegForValue(C);
4826           UnorderedChains.push_back(
4827                            SDL.CopyValueToVirtualRegister(C, RegOut));
4828         }
4829         Reg = RegOut;
4830       } else {
4831         Reg = FuncInfo.ValueMap[PHIOp];
4832         if (Reg == 0) {
4833           assert(isa<AllocaInst>(PHIOp) &&
4834                  FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(PHIOp)) &&
4835                  "Didn't codegen value into a register!??");
4836           Reg = FuncInfo.CreateRegForValue(PHIOp);
4837           UnorderedChains.push_back(
4838                            SDL.CopyValueToVirtualRegister(PHIOp, Reg));
4839         }
4840       }
4841
4842       // Remember that this register needs to added to the machine PHI node as
4843       // the input for this MBB.
4844       MVT::ValueType VT = TLI.getValueType(PN->getType());
4845       unsigned NumRegisters = TLI.getNumRegisters(VT);
4846       for (unsigned i = 0, e = NumRegisters; i != e; ++i)
4847         PHINodesToUpdate.push_back(std::make_pair(MBBI++, Reg+i));
4848     }
4849   }
4850   ConstantsOut.clear();
4851
4852   // Turn all of the unordered chains into one factored node.
4853   if (!UnorderedChains.empty()) {
4854     SDOperand Root = SDL.getRoot();
4855     if (Root.getOpcode() != ISD::EntryToken) {
4856       unsigned i = 0, e = UnorderedChains.size();
4857       for (; i != e; ++i) {
4858         assert(UnorderedChains[i].Val->getNumOperands() > 1);
4859         if (UnorderedChains[i].Val->getOperand(0) == Root)
4860           break;  // Don't add the root if we already indirectly depend on it.
4861       }
4862
4863       if (i == e)
4864         UnorderedChains.push_back(Root);
4865     }
4866     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
4867                             &UnorderedChains[0], UnorderedChains.size()));
4868   }
4869
4870   // Lower the terminator after the copies are emitted.
4871   SDL.visit(*LLVMBB->getTerminator());
4872
4873   // Copy over any CaseBlock records that may now exist due to SwitchInst
4874   // lowering, as well as any jump table information.
4875   SwitchCases.clear();
4876   SwitchCases = SDL.SwitchCases;
4877   JTCases.clear();
4878   JTCases = SDL.JTCases;
4879   BitTestCases.clear();
4880   BitTestCases = SDL.BitTestCases;
4881
4882   // Make sure the root of the DAG is up-to-date.
4883   DAG.setRoot(SDL.getRoot());
4884
4885   // Check whether calls in this block are real tail calls. Fix up CALL nodes
4886   // with correct tailcall attribute so that the target can rely on the tailcall
4887   // attribute indicating whether the call is really eligible for tail call
4888   // optimization.
4889   CheckDAGForTailCallsAndFixThem(DAG, TLI);
4890 }
4891
4892 void SelectionDAGISel::CodeGenAndEmitDAG(SelectionDAG &DAG) {
4893   DOUT << "Lowered selection DAG:\n";
4894   DEBUG(DAG.dump());
4895
4896   // Run the DAG combiner in pre-legalize mode.
4897   DAG.Combine(false, *AA);
4898
4899   DOUT << "Optimized lowered selection DAG:\n";
4900   DEBUG(DAG.dump());
4901
4902   // Second step, hack on the DAG until it only uses operations and types that
4903   // the target supports.
4904 #if 0  // Enable this some day.
4905   DAG.LegalizeTypes();
4906   // Someday even later, enable a dag combine pass here.
4907 #endif
4908   DAG.Legalize();
4909
4910   DOUT << "Legalized selection DAG:\n";
4911   DEBUG(DAG.dump());
4912
4913   // Run the DAG combiner in post-legalize mode.
4914   DAG.Combine(true, *AA);
4915
4916   DOUT << "Optimized legalized selection DAG:\n";
4917   DEBUG(DAG.dump());
4918
4919   if (ViewISelDAGs) DAG.viewGraph();
4920
4921   // Third, instruction select all of the operations to machine code, adding the
4922   // code to the MachineBasicBlock.
4923   InstructionSelectBasicBlock(DAG);
4924
4925   DOUT << "Selected machine code:\n";
4926   DEBUG(BB->dump());
4927 }
4928
4929 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB, MachineFunction &MF,
4930                                         FunctionLoweringInfo &FuncInfo) {
4931   std::vector<std::pair<MachineInstr*, unsigned> > PHINodesToUpdate;
4932   {
4933     SelectionDAG DAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
4934     CurDAG = &DAG;
4935
4936     // First step, lower LLVM code to some DAG.  This DAG may use operations and
4937     // types that are not supported by the target.
4938     BuildSelectionDAG(DAG, LLVMBB, PHINodesToUpdate, FuncInfo);
4939
4940     // Second step, emit the lowered DAG as machine code.
4941     CodeGenAndEmitDAG(DAG);
4942   }
4943
4944   DOUT << "Total amount of phi nodes to update: "
4945        << PHINodesToUpdate.size() << "\n";
4946   DEBUG(for (unsigned i = 0, e = PHINodesToUpdate.size(); i != e; ++i)
4947           DOUT << "Node " << i << " : (" << PHINodesToUpdate[i].first
4948                << ", " << PHINodesToUpdate[i].second << ")\n";);
4949
4950   // Next, now that we know what the last MBB the LLVM BB expanded is, update
4951   // PHI nodes in successors.
4952   if (SwitchCases.empty() && JTCases.empty() && BitTestCases.empty()) {
4953     for (unsigned i = 0, e = PHINodesToUpdate.size(); i != e; ++i) {
4954       MachineInstr *PHI = PHINodesToUpdate[i].first;
4955       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
4956              "This is not a machine PHI node that we are updating!");
4957       PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[i].second,
4958                                                 false));
4959       PHI->addOperand(MachineOperand::CreateMBB(BB));
4960     }
4961     return;
4962   }
4963
4964   for (unsigned i = 0, e = BitTestCases.size(); i != e; ++i) {
4965     // Lower header first, if it wasn't already lowered
4966     if (!BitTestCases[i].Emitted) {
4967       SelectionDAG HSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
4968       CurDAG = &HSDAG;
4969       SelectionDAGLowering HSDL(HSDAG, TLI, *AA, FuncInfo, GCI);
4970       // Set the current basic block to the mbb we wish to insert the code into
4971       BB = BitTestCases[i].Parent;
4972       HSDL.setCurrentBasicBlock(BB);
4973       // Emit the code
4974       HSDL.visitBitTestHeader(BitTestCases[i]);
4975       HSDAG.setRoot(HSDL.getRoot());
4976       CodeGenAndEmitDAG(HSDAG);
4977     }
4978
4979     for (unsigned j = 0, ej = BitTestCases[i].Cases.size(); j != ej; ++j) {
4980       SelectionDAG BSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
4981       CurDAG = &BSDAG;
4982       SelectionDAGLowering BSDL(BSDAG, TLI, *AA, FuncInfo, GCI);
4983       // Set the current basic block to the mbb we wish to insert the code into
4984       BB = BitTestCases[i].Cases[j].ThisBB;
4985       BSDL.setCurrentBasicBlock(BB);
4986       // Emit the code
4987       if (j+1 != ej)
4988         BSDL.visitBitTestCase(BitTestCases[i].Cases[j+1].ThisBB,
4989                               BitTestCases[i].Reg,
4990                               BitTestCases[i].Cases[j]);
4991       else
4992         BSDL.visitBitTestCase(BitTestCases[i].Default,
4993                               BitTestCases[i].Reg,
4994                               BitTestCases[i].Cases[j]);
4995
4996
4997       BSDAG.setRoot(BSDL.getRoot());
4998       CodeGenAndEmitDAG(BSDAG);
4999     }
5000
5001     // Update PHI Nodes
5002     for (unsigned pi = 0, pe = PHINodesToUpdate.size(); pi != pe; ++pi) {
5003       MachineInstr *PHI = PHINodesToUpdate[pi].first;
5004       MachineBasicBlock *PHIBB = PHI->getParent();
5005       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
5006              "This is not a machine PHI node that we are updating!");
5007       // This is "default" BB. We have two jumps to it. From "header" BB and
5008       // from last "case" BB.
5009       if (PHIBB == BitTestCases[i].Default) {
5010         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5011                                                   false));
5012         PHI->addOperand(MachineOperand::CreateMBB(BitTestCases[i].Parent));
5013         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5014                                                   false));
5015         PHI->addOperand(MachineOperand::CreateMBB(BitTestCases[i].Cases.
5016                                                   back().ThisBB));
5017       }
5018       // One of "cases" BB.
5019       for (unsigned j = 0, ej = BitTestCases[i].Cases.size(); j != ej; ++j) {
5020         MachineBasicBlock* cBB = BitTestCases[i].Cases[j].ThisBB;
5021         if (cBB->succ_end() !=
5022             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
5023           PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5024                                                     false));
5025           PHI->addOperand(MachineOperand::CreateMBB(cBB));
5026         }
5027       }
5028     }
5029   }
5030
5031   // If the JumpTable record is filled in, then we need to emit a jump table.
5032   // Updating the PHI nodes is tricky in this case, since we need to determine
5033   // whether the PHI is a successor of the range check MBB or the jump table MBB
5034   for (unsigned i = 0, e = JTCases.size(); i != e; ++i) {
5035     // Lower header first, if it wasn't already lowered
5036     if (!JTCases[i].first.Emitted) {
5037       SelectionDAG HSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
5038       CurDAG = &HSDAG;
5039       SelectionDAGLowering HSDL(HSDAG, TLI, *AA, FuncInfo, GCI);
5040       // Set the current basic block to the mbb we wish to insert the code into
5041       BB = JTCases[i].first.HeaderBB;
5042       HSDL.setCurrentBasicBlock(BB);
5043       // Emit the code
5044       HSDL.visitJumpTableHeader(JTCases[i].second, JTCases[i].first);
5045       HSDAG.setRoot(HSDL.getRoot());
5046       CodeGenAndEmitDAG(HSDAG);
5047     }
5048
5049     SelectionDAG JSDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
5050     CurDAG = &JSDAG;
5051     SelectionDAGLowering JSDL(JSDAG, TLI, *AA, FuncInfo, GCI);
5052     // Set the current basic block to the mbb we wish to insert the code into
5053     BB = JTCases[i].second.MBB;
5054     JSDL.setCurrentBasicBlock(BB);
5055     // Emit the code
5056     JSDL.visitJumpTable(JTCases[i].second);
5057     JSDAG.setRoot(JSDL.getRoot());
5058     CodeGenAndEmitDAG(JSDAG);
5059
5060     // Update PHI Nodes
5061     for (unsigned pi = 0, pe = PHINodesToUpdate.size(); pi != pe; ++pi) {
5062       MachineInstr *PHI = PHINodesToUpdate[pi].first;
5063       MachineBasicBlock *PHIBB = PHI->getParent();
5064       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
5065              "This is not a machine PHI node that we are updating!");
5066       // "default" BB. We can go there only from header BB.
5067       if (PHIBB == JTCases[i].second.Default) {
5068         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5069                                                   false));
5070         PHI->addOperand(MachineOperand::CreateMBB(JTCases[i].first.HeaderBB));
5071       }
5072       // JT BB. Just iterate over successors here
5073       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
5074         PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pi].second,
5075                                                   false));
5076         PHI->addOperand(MachineOperand::CreateMBB(BB));
5077       }
5078     }
5079   }
5080
5081   // If the switch block involved a branch to one of the actual successors, we
5082   // need to update PHI nodes in that block.
5083   for (unsigned i = 0, e = PHINodesToUpdate.size(); i != e; ++i) {
5084     MachineInstr *PHI = PHINodesToUpdate[i].first;
5085     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
5086            "This is not a machine PHI node that we are updating!");
5087     if (BB->isSuccessor(PHI->getParent())) {
5088       PHI->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[i].second,
5089                                                 false));
5090       PHI->addOperand(MachineOperand::CreateMBB(BB));
5091     }
5092   }
5093
5094   // If we generated any switch lowering information, build and codegen any
5095   // additional DAGs necessary.
5096   for (unsigned i = 0, e = SwitchCases.size(); i != e; ++i) {
5097     SelectionDAG SDAG(TLI, MF, getAnalysisToUpdate<MachineModuleInfo>());
5098     CurDAG = &SDAG;
5099     SelectionDAGLowering SDL(SDAG, TLI, *AA, FuncInfo, GCI);
5100
5101     // Set the current basic block to the mbb we wish to insert the code into
5102     BB = SwitchCases[i].ThisBB;
5103     SDL.setCurrentBasicBlock(BB);
5104
5105     // Emit the code
5106     SDL.visitSwitchCase(SwitchCases[i]);
5107     SDAG.setRoot(SDL.getRoot());
5108     CodeGenAndEmitDAG(SDAG);
5109
5110     // Handle any PHI nodes in successors of this chunk, as if we were coming
5111     // from the original BB before switch expansion.  Note that PHI nodes can
5112     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
5113     // handle them the right number of times.
5114     while ((BB = SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
5115       for (MachineBasicBlock::iterator Phi = BB->begin();
5116            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
5117         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
5118         for (unsigned pn = 0; ; ++pn) {
5119           assert(pn != PHINodesToUpdate.size() && "Didn't find PHI entry!");
5120           if (PHINodesToUpdate[pn].first == Phi) {
5121             Phi->addOperand(MachineOperand::CreateReg(PHINodesToUpdate[pn].
5122                                                       second, false));
5123             Phi->addOperand(MachineOperand::CreateMBB(SwitchCases[i].ThisBB));
5124             break;
5125           }
5126         }
5127       }
5128
5129       // Don't process RHS if same block as LHS.
5130       if (BB == SwitchCases[i].FalseBB)
5131         SwitchCases[i].FalseBB = 0;
5132
5133       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
5134       SwitchCases[i].TrueBB = SwitchCases[i].FalseBB;
5135       SwitchCases[i].FalseBB = 0;
5136     }
5137     assert(SwitchCases[i].TrueBB == 0 && SwitchCases[i].FalseBB == 0);
5138   }
5139 }
5140
5141
5142 //===----------------------------------------------------------------------===//
5143 /// ScheduleAndEmitDAG - Pick a safe ordering and emit instructions for each
5144 /// target node in the graph.
5145 void SelectionDAGISel::ScheduleAndEmitDAG(SelectionDAG &DAG) {
5146   if (ViewSchedDAGs) DAG.viewGraph();
5147
5148   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
5149
5150   if (!Ctor) {
5151     Ctor = ISHeuristic;
5152     RegisterScheduler::setDefault(Ctor);
5153   }
5154
5155   ScheduleDAG *SL = Ctor(this, &DAG, BB);
5156   BB = SL->Run();
5157
5158   if (ViewSUnitDAGs) SL->viewGraph();
5159
5160   delete SL;
5161 }
5162
5163
5164 HazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
5165   return new HazardRecognizer();
5166 }
5167
5168 //===----------------------------------------------------------------------===//
5169 // Helper functions used by the generated instruction selector.
5170 //===----------------------------------------------------------------------===//
5171 // Calls to these methods are generated by tblgen.
5172
5173 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
5174 /// the dag combiner simplified the 255, we still want to match.  RHS is the
5175 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
5176 /// specified in the .td file (e.g. 255).
5177 bool SelectionDAGISel::CheckAndMask(SDOperand LHS, ConstantSDNode *RHS,
5178                                     int64_t DesiredMaskS) const {
5179   uint64_t ActualMask = RHS->getValue();
5180   uint64_t DesiredMask =DesiredMaskS & MVT::getIntVTBitMask(LHS.getValueType());
5181
5182   // If the actual mask exactly matches, success!
5183   if (ActualMask == DesiredMask)
5184     return true;
5185
5186   // If the actual AND mask is allowing unallowed bits, this doesn't match.
5187   if (ActualMask & ~DesiredMask)
5188     return false;
5189
5190   // Otherwise, the DAG Combiner may have proven that the value coming in is
5191   // either already zero or is not demanded.  Check for known zero input bits.
5192   uint64_t NeededMask = DesiredMask & ~ActualMask;
5193   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
5194     return true;
5195
5196   // TODO: check to see if missing bits are just not demanded.
5197
5198   // Otherwise, this pattern doesn't match.
5199   return false;
5200 }
5201
5202 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
5203 /// the dag combiner simplified the 255, we still want to match.  RHS is the
5204 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
5205 /// specified in the .td file (e.g. 255).
5206 bool SelectionDAGISel::CheckOrMask(SDOperand LHS, ConstantSDNode *RHS,
5207                                     int64_t DesiredMaskS) const {
5208   uint64_t ActualMask = RHS->getValue();
5209   uint64_t DesiredMask =DesiredMaskS & MVT::getIntVTBitMask(LHS.getValueType());
5210
5211   // If the actual mask exactly matches, success!
5212   if (ActualMask == DesiredMask)
5213     return true;
5214
5215   // If the actual AND mask is allowing unallowed bits, this doesn't match.
5216   if (ActualMask & ~DesiredMask)
5217     return false;
5218
5219   // Otherwise, the DAG Combiner may have proven that the value coming in is
5220   // either already zero or is not demanded.  Check for known zero input bits.
5221   uint64_t NeededMask = DesiredMask & ~ActualMask;
5222
5223   uint64_t KnownZero, KnownOne;
5224   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
5225
5226   // If all the missing bits in the or are already known to be set, match!
5227   if ((NeededMask & KnownOne) == NeededMask)
5228     return true;
5229
5230   // TODO: check to see if missing bits are just not demanded.
5231
5232   // Otherwise, this pattern doesn't match.
5233   return false;
5234 }
5235
5236
5237 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
5238 /// by tblgen.  Others should not call it.
5239 void SelectionDAGISel::
5240 SelectInlineAsmMemoryOperands(std::vector<SDOperand> &Ops, SelectionDAG &DAG) {
5241   std::vector<SDOperand> InOps;
5242   std::swap(InOps, Ops);
5243
5244   Ops.push_back(InOps[0]);  // input chain.
5245   Ops.push_back(InOps[1]);  // input asm string.
5246
5247   unsigned i = 2, e = InOps.size();
5248   if (InOps[e-1].getValueType() == MVT::Flag)
5249     --e;  // Don't process a flag operand if it is here.
5250
5251   while (i != e) {
5252     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getValue();
5253     if ((Flags & 7) != 4 /*MEM*/) {
5254       // Just skip over this operand, copying the operands verbatim.
5255       Ops.insert(Ops.end(), InOps.begin()+i, InOps.begin()+i+(Flags >> 3) + 1);
5256       i += (Flags >> 3) + 1;
5257     } else {
5258       assert((Flags >> 3) == 1 && "Memory operand with multiple values?");
5259       // Otherwise, this is a memory operand.  Ask the target to select it.
5260       std::vector<SDOperand> SelOps;
5261       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps, DAG)) {
5262         cerr << "Could not match memory address.  Inline asm failure!\n";
5263         exit(1);
5264       }
5265
5266       // Add this to the output node.
5267       MVT::ValueType IntPtrTy = DAG.getTargetLoweringInfo().getPointerTy();
5268       Ops.push_back(DAG.getTargetConstant(4/*MEM*/ | (SelOps.size() << 3),
5269                                           IntPtrTy));
5270       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
5271       i += 2;
5272     }
5273   }
5274
5275   // Add the flag input back if present.
5276   if (e != InOps.size())
5277     Ops.push_back(InOps.back());
5278 }
5279
5280 char SelectionDAGISel::ID = 0;