lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ANY_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and bitcasts to the proper
  81   /// type. The contents of the bits in the extended part of each element are
  82   /// undef.
  83   SDValue ExpandANY_EXTEND_VECTOR_INREG(SDValue Op);
  84
  85   /// \brief Implement expansion for SIGN_EXTEND_VECTOR_INREG.
  86   ///
  87   /// Shuffles the low lanes of the operand into place, bitcasts to the proper
  88   /// type, then shifts left and arithmetic shifts right to introduce a sign
  89   /// extension.
  90   SDValue ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op);
  91
  92   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  93   ///
  94   /// Shuffles the low lanes of the operand into place and blends zeros into
  95   /// the remaining lanes, finally bitcasting to the proper type.
  96   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  97
  98   /// \brief Expand bswap of vectors into a shuffle if legal.
  99   SDValue ExpandBSWAP(SDValue Op);
 100
 101   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
 102   /// supported by the target.
 103   SDValue ExpandVSELECT(SDValue Op);
 104   SDValue ExpandSELECT(SDValue Op);
 105   SDValue ExpandLoad(SDValue Op);
 106   SDValue ExpandStore(SDValue Op);
 107   SDValue ExpandFNEG(SDValue Op);
 108
 109   /// \brief Implements vector promotion.
 110   ///
 111   /// This is essentially just bitcasting the operands to a different type and
 112   /// bitcasting the result back to the original type.
 113   SDValue Promote(SDValue Op);
 114
 115   /// \brief Implements [SU]INT_TO_FP vector promotion.
 116   ///
 117   /// This is a [zs]ext of the input operand to the next size up.
 118   SDValue PromoteINT_TO_FP(SDValue Op);
 119
 120   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 121   ///
 122   /// It is promoted to the next size up integer type.  The result is then
 123   /// truncated back to the original type.
 124   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 125
 126 public:
 127   /// \brief Begin legalizer the vector operations in the DAG.
 128   bool Run();
 129   VectorLegalizer(SelectionDAG& dag) :
 130       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 131 };
 132
 133 bool VectorLegalizer::Run() {
 134   // Before we start legalizing vector nodes, check if there are any vectors.
 135   bool HasVectors = false;
 136   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 137        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 138     // Check if the values of the nodes contain vectors. We don't need to check
 139     // the operands because we are going to check their values at some point.
 140     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 141          J != E; ++J)
 142       HasVectors |= J->isVector();
 143
 144     // If we found a vector node we can start the legalization.
 145     if (HasVectors)
 146       break;
 147   }
 148
 149   // If this basic block has no vectors then no need to legalize vectors.
 150   if (!HasVectors)
 151     return false;
 152
 153   // The legalize process is inherently a bottom-up recursive process (users
 154   // legalize their uses before themselves).  Given infinite stack space, we
 155   // could just start legalizing on the root and traverse the whole graph.  In
 156   // practice however, this causes us to run out of stack space on large basic
 157   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 158   // node is only legalized after all of its operands are legalized.
 159   DAG.AssignTopologicalOrder();
 160   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 161        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 162     LegalizeOp(SDValue(I, 0));
 163
 164   // Finally, it's possible the root changed.  Get the new root.
 165   SDValue OldRoot = DAG.getRoot();
 166   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 167   DAG.setRoot(LegalizedNodes[OldRoot]);
 168
 169   LegalizedNodes.clear();
 170
 171   // Remove dead nodes now.
 172   DAG.RemoveDeadNodes();
 173
 174   return Changed;
 175 }
 176
 177 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 178   // Generic legalization: just pass the operand through.
 179   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 180     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 181   return Result.getValue(Op.getResNo());
 182 }
 183
 184 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 185   // Note that LegalizeOp may be reentered even from single-use nodes, which
 186   // means that we always must cache transformed nodes.
 187   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 188   if (I != LegalizedNodes.end()) return I->second;
 189
 190   SDNode* Node = Op.getNode();
 191
 192   // Legalize the operands
 193   SmallVector<SDValue, 8> Ops;
 194   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
 195     Ops.push_back(LegalizeOp(Node->getOperand(i)));
 196
 197   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 198
 199   if (Op.getOpcode() == ISD::LOAD) {
 200     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 201     ISD::LoadExtType ExtType = LD->getExtensionType();
 202     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD)
 203       switch (TLI.getLoadExtAction(LD->getExtensionType(), LD->getMemoryVT())) {
 204       default: llvm_unreachable("This action is not supported yet!");
 205       case TargetLowering::Legal:
 206         return TranslateLegalizeResults(Op, Result);
 207       case TargetLowering::Custom:
 208         if (SDValue Lowered = TLI.LowerOperation(Result, DAG)) {
 209           Changed = true;
 210           if (Lowered->getNumValues() != Op->getNumValues()) {
 211             // This expanded to something other than the load. Assume the
 212             // lowering code took care of any chain values, and just handle the
 213             // returned value.
 214             assert(Result.getValue(1).use_empty() &&
 215                    "There are still live users of the old chain!");
 216             return LegalizeOp(Lowered);
 217           } else {
 218             return TranslateLegalizeResults(Op, Lowered);
 219           }
 220         }
 221       case TargetLowering::Expand:
 222         Changed = true;
 223         return LegalizeOp(ExpandLoad(Op));
 224       }
 225   } else if (Op.getOpcode() == ISD::STORE) {
 226     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 227     EVT StVT = ST->getMemoryVT();
 228     MVT ValVT = ST->getValue().getSimpleValueType();
 229     if (StVT.isVector() && ST->isTruncatingStore())
 230       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 231       default: llvm_unreachable("This action is not supported yet!");
 232       case TargetLowering::Legal:
 233         return TranslateLegalizeResults(Op, Result);
 234       case TargetLowering::Custom:
 235         Changed = true;
 236         return TranslateLegalizeResults(Op, TLI.LowerOperation(Result, DAG));
 237       case TargetLowering::Expand:
 238         Changed = true;
 239         return LegalizeOp(ExpandStore(Op));
 240       }
 241   }
 242
 243   bool HasVectorValue = false;
 244   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 245        J != E;
 246        ++J)
 247     HasVectorValue |= J->isVector();
 248   if (!HasVectorValue)
 249     return TranslateLegalizeResults(Op, Result);
 250
 251   EVT QueryType;
 252   switch (Op.getOpcode()) {
 253   default:
 254     return TranslateLegalizeResults(Op, Result);
 255   case ISD::ADD:
 256   case ISD::SUB:
 257   case ISD::MUL:
 258   case ISD::SDIV:
 259   case ISD::UDIV:
 260   case ISD::SREM:
 261   case ISD::UREM:
 262   case ISD::FADD:
 263   case ISD::FSUB:
 264   case ISD::FMUL:
 265   case ISD::FDIV:
 266   case ISD::FREM:
 267   case ISD::AND:
 268   case ISD::OR:
 269   case ISD::XOR:
 270   case ISD::SHL:
 271   case ISD::SRA:
 272   case ISD::SRL:
 273   case ISD::ROTL:
 274   case ISD::ROTR:
 275   case ISD::BSWAP:
 276   case ISD::CTLZ:
 277   case ISD::CTTZ:
 278   case ISD::CTLZ_ZERO_UNDEF:
 279   case ISD::CTTZ_ZERO_UNDEF:
 280   case ISD::CTPOP:
 281   case ISD::SELECT:
 282   case ISD::VSELECT:
 283   case ISD::SELECT_CC:
 284   case ISD::SETCC:
 285   case ISD::ZERO_EXTEND:
 286   case ISD::ANY_EXTEND:
 287   case ISD::TRUNCATE:
 288   case ISD::SIGN_EXTEND:
 289   case ISD::FP_TO_SINT:
 290   case ISD::FP_TO_UINT:
 291   case ISD::FNEG:
 292   case ISD::FABS:
 293   case ISD::FMINNUM:
 294   case ISD::FMAXNUM:
 295   case ISD::FCOPYSIGN:
 296   case ISD::FSQRT:
 297   case ISD::FSIN:
 298   case ISD::FCOS:
 299   case ISD::FPOWI:
 300   case ISD::FPOW:
 301   case ISD::FLOG:
 302   case ISD::FLOG2:
 303   case ISD::FLOG10:
 304   case ISD::FEXP:
 305   case ISD::FEXP2:
 306   case ISD::FCEIL:
 307   case ISD::FTRUNC:
 308   case ISD::FRINT:
 309   case ISD::FNEARBYINT:
 310   case ISD::FROUND:
 311   case ISD::FFLOOR:
 312   case ISD::FP_ROUND:
 313   case ISD::FP_EXTEND:
 314   case ISD::FMA:
 315   case ISD::SIGN_EXTEND_INREG:
 316   case ISD::ANY_EXTEND_VECTOR_INREG:
 317   case ISD::SIGN_EXTEND_VECTOR_INREG:
 318   case ISD::ZERO_EXTEND_VECTOR_INREG:
 319     QueryType = Node->getValueType(0);
 320     break;
 321   case ISD::FP_ROUND_INREG:
 322     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 323     break;
 324   case ISD::SINT_TO_FP:
 325   case ISD::UINT_TO_FP:
 326     QueryType = Node->getOperand(0).getValueType();
 327     break;
 328   }
 329
 330   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 331   case TargetLowering::Promote:
 332     Result = Promote(Op);
 333     Changed = true;
 334     break;
 335   case TargetLowering::Legal:
 336     break;
 337   case TargetLowering::Custom: {
 338     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 339     if (Tmp1.getNode()) {
 340       Result = Tmp1;
 341       break;
 342     }
 343     // FALL THROUGH
 344   }
 345   case TargetLowering::Expand:
 346     Result = Expand(Op);
 347   }
 348
 349   // Make sure that the generated code is itself legal.
 350   if (Result != Op) {
 351     Result = LegalizeOp(Result);
 352     Changed = true;
 353   }
 354
 355   // Note that LegalizeOp may be reentered even from single-use nodes, which
 356   // means that we always must cache transformed nodes.
 357   AddLegalizedOperand(Op, Result);
 358   return Result;
 359 }
 360
 361 SDValue VectorLegalizer::Promote(SDValue Op) {
 362   // For a few operations there is a specific concept for promotion based on
 363   // the operand's type.
 364   switch (Op.getOpcode()) {
 365   case ISD::SINT_TO_FP:
 366   case ISD::UINT_TO_FP:
 367     // "Promote" the operation by extending the operand.
 368     return PromoteINT_TO_FP(Op);
 369   case ISD::FP_TO_UINT:
 370   case ISD::FP_TO_SINT:
 371     // Promote the operation by extending the operand.
 372     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 373   }
 374
 375   // There are currently two cases of vector promotion:
 376   // 1) Bitcasting a vector of integers to a different type to a vector of the
 377   //    same overall length. For example, x86 promotes ISD::AND on v2i32 to v1i64.
 378   // 2) Extending a vector of floats to a vector of the same number oflarger
 379   //    floats. For example, AArch64 promotes ISD::FADD on v4f16 to v4f32.
 380   MVT VT = Op.getSimpleValueType();
 381   assert(Op.getNode()->getNumValues() == 1 &&
 382          "Can't promote a vector with multiple results!");
 383   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 384   SDLoc dl(Op);
 385   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 386
 387   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 388     if (Op.getOperand(j).getValueType().isVector())
 389       if (Op.getOperand(j)
 390               .getValueType()
 391               .getVectorElementType()
 392               .isFloatingPoint())
 393         Operands[j] = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Op.getOperand(j));
 394       else
 395         Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 396     else
 397       Operands[j] = Op.getOperand(j);
 398   }
 399
 400   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands);
 401   if (VT.isFloatingPoint() ||
 402       (VT.isVector() && VT.getVectorElementType().isFloatingPoint()))
 403     return DAG.getNode(ISD::FP_ROUND, dl, VT, Op, DAG.getIntPtrConstant(0));
 404   else
 405     return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 406 }
 407
 408 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 409   // INT_TO_FP operations may require the input operand be promoted even
 410   // when the type is otherwise legal.
 411   EVT VT = Op.getOperand(0).getValueType();
 412   assert(Op.getNode()->getNumValues() == 1 &&
 413          "Can't promote a vector with multiple results!");
 414
 415   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 416   // by widening the vector w/ the same element width and twice the number
 417   // of elements. We want the other way around, the same number of elements,
 418   // each twice the width.
 419   //
 420   // Increase the bitwidth of the element to the next pow-of-two
 421   // (which is greater than 8 bits).
 422
 423   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 424   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 425   SDLoc dl(Op);
 426   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 427
 428   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 429     ISD::SIGN_EXTEND;
 430   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 431     if (Op.getOperand(j).getValueType().isVector())
 432       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 433     else
 434       Operands[j] = Op.getOperand(j);
 435   }
 436
 437   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 438 }
 439
 440 // For FP_TO_INT we promote the result type to a vector type with wider
 441 // elements and then truncate the result.  This is different from the default
 442 // PromoteVector which uses bitcast to promote thus assumning that the
 443 // promoted vector type has the same overall size.
 444 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 445   assert(Op.getNode()->getNumValues() == 1 &&
 446          "Can't promote a vector with multiple results!");
 447   EVT VT = Op.getValueType();
 448
 449   EVT NewVT;
 450   unsigned NewOpc;
 451   while (1) {
 452     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 453     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 454     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 455       NewOpc = ISD::FP_TO_SINT;
 456       break;
 457     }
 458     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 459       NewOpc = ISD::FP_TO_UINT;
 460       break;
 461     }
 462   }
 463
 464   SDLoc loc(Op);
 465   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 466   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 467 }
 468
 469
 470 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 471   SDLoc dl(Op);
 472   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 473   SDValue Chain = LD->getChain();
 474   SDValue BasePTR = LD->getBasePtr();
 475   EVT SrcVT = LD->getMemoryVT();
 476   ISD::LoadExtType ExtType = LD->getExtensionType();
 477
 478   SmallVector<SDValue, 8> Vals;
 479   SmallVector<SDValue, 8> LoadChains;
 480   unsigned NumElem = SrcVT.getVectorNumElements();
 481
 482   EVT SrcEltVT = SrcVT.getScalarType();
 483   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 484
 485   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 486     // When elements in a vector is not byte-addressable, we cannot directly
 487     // load each element by advancing pointer, which could only address bytes.
 488     // Instead, we load all significant words, mask bits off, and concatenate
 489     // them to form each element. Finally, they are extended to destination
 490     // scalar type to build the destination vector.
 491     EVT WideVT = TLI.getPointerTy();
 492
 493     assert(WideVT.isRound() &&
 494            "Could not handle the sophisticated case when the widest integer is"
 495            " not power of 2.");
 496     assert(WideVT.bitsGE(SrcEltVT) &&
 497            "Type is not legalized?");
 498
 499     unsigned WideBytes = WideVT.getStoreSize();
 500     unsigned Offset = 0;
 501     unsigned RemainingBytes = SrcVT.getStoreSize();
 502     SmallVector<SDValue, 8> LoadVals;
 503
 504     while (RemainingBytes > 0) {
 505       SDValue ScalarLoad;
 506       unsigned LoadBytes = WideBytes;
 507
 508       if (RemainingBytes >= LoadBytes) {
 509         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 510                                  LD->getPointerInfo().getWithOffset(Offset),
 511                                  LD->isVolatile(), LD->isNonTemporal(),
 512                                  LD->isInvariant(), LD->getAlignment(),
 513                                  LD->getAAInfo());
 514       } else {
 515         EVT LoadVT = WideVT;
 516         while (RemainingBytes < LoadBytes) {
 517           LoadBytes >>= 1; // Reduce the load size by half.
 518           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 519         }
 520         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 521                                     LD->getPointerInfo().getWithOffset(Offset),
 522                                     LoadVT, LD->isVolatile(),
 523                                     LD->isNonTemporal(), LD->isInvariant(),
 524                                     LD->getAlignment(), LD->getAAInfo());
 525       }
 526
 527       RemainingBytes -= LoadBytes;
 528       Offset += LoadBytes;
 529       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 530                             DAG.getConstant(LoadBytes, BasePTR.getValueType()));
 531
 532       LoadVals.push_back(ScalarLoad.getValue(0));
 533       LoadChains.push_back(ScalarLoad.getValue(1));
 534     }
 535
 536     // Extract bits, pack and extend/trunc them into destination type.
 537     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 538     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, WideVT);
 539
 540     unsigned BitOffset = 0;
 541     unsigned WideIdx = 0;
 542     unsigned WideBits = WideVT.getSizeInBits();
 543
 544     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 545       SDValue Lo, Hi, ShAmt;
 546
 547       if (BitOffset < WideBits) {
 548         ShAmt = DAG.getConstant(BitOffset, TLI.getShiftAmountTy(WideVT));
 549         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 550         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 551       }
 552
 553       BitOffset += SrcEltBits;
 554       if (BitOffset >= WideBits) {
 555         WideIdx++;
 556         Offset -= WideBits;
 557         if (Offset > 0) {
 558           ShAmt = DAG.getConstant(SrcEltBits - Offset,
 559                                   TLI.getShiftAmountTy(WideVT));
 560           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 561           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 562         }
 563       }
 564
 565       if (Hi.getNode())
 566         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 567
 568       switch (ExtType) {
 569       default: llvm_unreachable("Unknown extended-load op!");
 570       case ISD::EXTLOAD:
 571         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 572         break;
 573       case ISD::ZEXTLOAD:
 574         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 575         break;
 576       case ISD::SEXTLOAD:
 577         ShAmt = DAG.getConstant(WideBits - SrcEltBits,
 578                                 TLI.getShiftAmountTy(WideVT));
 579         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 580         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 581         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 582         break;
 583       }
 584       Vals.push_back(Lo);
 585     }
 586   } else {
 587     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 588
 589     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 590       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 591                 Op.getNode()->getValueType(0).getScalarType(),
 592                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 593                 SrcVT.getScalarType(),
 594                 LD->isVolatile(), LD->isNonTemporal(), LD->isInvariant(),
 595                 LD->getAlignment(), LD->getAAInfo());
 596
 597       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 598                          DAG.getConstant(Stride, BasePTR.getValueType()));
 599
 600       Vals.push_back(ScalarLoad.getValue(0));
 601       LoadChains.push_back(ScalarLoad.getValue(1));
 602     }
 603   }
 604
 605   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 606   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 607                               Op.getNode()->getValueType(0), Vals);
 608
 609   AddLegalizedOperand(Op.getValue(0), Value);
 610   AddLegalizedOperand(Op.getValue(1), NewChain);
 611
 612   return (Op.getResNo() ? NewChain : Value);
 613 }
 614
 615 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 616   SDLoc dl(Op);
 617   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 618   SDValue Chain = ST->getChain();
 619   SDValue BasePTR = ST->getBasePtr();
 620   SDValue Value = ST->getValue();
 621   EVT StVT = ST->getMemoryVT();
 622
 623   unsigned Alignment = ST->getAlignment();
 624   bool isVolatile = ST->isVolatile();
 625   bool isNonTemporal = ST->isNonTemporal();
 626   AAMDNodes AAInfo = ST->getAAInfo();
 627
 628   unsigned NumElem = StVT.getVectorNumElements();
 629   // The type of the data we want to save
 630   EVT RegVT = Value.getValueType();
 631   EVT RegSclVT = RegVT.getScalarType();
 632   // The type of data as saved in memory.
 633   EVT MemSclVT = StVT.getScalarType();
 634
 635   // Cast floats into integers
 636   unsigned ScalarSize = MemSclVT.getSizeInBits();
 637
 638   // Round odd types to the next pow of two.
 639   if (!isPowerOf2_32(ScalarSize))
 640     ScalarSize = NextPowerOf2(ScalarSize);
 641
 642   // Store Stride in bytes
 643   unsigned Stride = ScalarSize/8;
 644   // Extract each of the elements from the original vector
 645   // and save them into memory individually.
 646   SmallVector<SDValue, 8> Stores;
 647   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 648     SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
 649                RegSclVT, Value, DAG.getConstant(Idx, TLI.getVectorIdxTy()));
 650
 651     // This scalar TruncStore may be illegal, but we legalize it later.
 652     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 653                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 654                isVolatile, isNonTemporal, Alignment, AAInfo);
 655
 656     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 657                                DAG.getConstant(Stride, BasePTR.getValueType()));
 658
 659     Stores.push_back(Store);
 660   }
 661   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 662   AddLegalizedOperand(Op, TF);
 663   return TF;
 664 }
 665
 666 SDValue VectorLegalizer::Expand(SDValue Op) {
 667   switch (Op->getOpcode()) {
 668   case ISD::SIGN_EXTEND_INREG:
 669     return ExpandSEXTINREG(Op);
 670   case ISD::ANY_EXTEND_VECTOR_INREG:
 671     return ExpandANY_EXTEND_VECTOR_INREG(Op);
 672   case ISD::SIGN_EXTEND_VECTOR_INREG:
 673     return ExpandSIGN_EXTEND_VECTOR_INREG(Op);
 674   case ISD::ZERO_EXTEND_VECTOR_INREG:
 675     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 676   case ISD::BSWAP:
 677     return ExpandBSWAP(Op);
 678   case ISD::VSELECT:
 679     return ExpandVSELECT(Op);
 680   case ISD::SELECT:
 681     return ExpandSELECT(Op);
 682   case ISD::UINT_TO_FP:
 683     return ExpandUINT_TO_FLOAT(Op);
 684   case ISD::FNEG:
 685     return ExpandFNEG(Op);
 686   case ISD::SETCC:
 687     return UnrollVSETCC(Op);
 688   default:
 689     return DAG.UnrollVectorOp(Op.getNode());
 690   }
 691 }
 692
 693 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 694   // Lower a select instruction where the condition is a scalar and the
 695   // operands are vectors. Lower this select to VSELECT and implement it
 696   // using XOR AND OR. The selector bit is broadcasted.
 697   EVT VT = Op.getValueType();
 698   SDLoc DL(Op);
 699
 700   SDValue Mask = Op.getOperand(0);
 701   SDValue Op1 = Op.getOperand(1);
 702   SDValue Op2 = Op.getOperand(2);
 703
 704   assert(VT.isVector() && !Mask.getValueType().isVector()
 705          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 706
 707   unsigned NumElem = VT.getVectorNumElements();
 708
 709   // If we can't even use the basic vector operations of
 710   // AND,OR,XOR, we will have to scalarize the op.
 711   // Notice that the operation may be 'promoted' which means that it is
 712   // 'bitcasted' to another type which is handled.
 713   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 714   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 715       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 716       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 717       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 718     return DAG.UnrollVectorOp(Op.getNode());
 719
 720   // Generate a mask operand.
 721   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 722
 723   // What is the size of each element in the vector mask.
 724   EVT BitTy = MaskTy.getScalarType();
 725
 726   Mask = DAG.getSelect(DL, BitTy, Mask,
 727           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), BitTy),
 728           DAG.getConstant(0, BitTy));
 729
 730   // Broadcast the mask so that the entire vector is all-one or all zero.
 731   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 732   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 733
 734   // Bitcast the operands to be the same type as the mask.
 735   // This is needed when we select between FP types because
 736   // the mask is a vector of integers.
 737   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 738   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 739
 740   SDValue AllOnes = DAG.getConstant(
 741             APInt::getAllOnesValue(BitTy.getSizeInBits()), MaskTy);
 742   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 743
 744   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 745   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 746   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 747   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 748 }
 749
 750 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 751   EVT VT = Op.getValueType();
 752
 753   // Make sure that the SRA and SHL instructions are available.
 754   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 755       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 756     return DAG.UnrollVectorOp(Op.getNode());
 757
 758   SDLoc DL(Op);
 759   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 760
 761   unsigned BW = VT.getScalarType().getSizeInBits();
 762   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 763   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, VT);
 764
 765   Op = Op.getOperand(0);
 766   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 767   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 768 }
 769
 770 // Generically expand a vector anyext in register to a shuffle of the relevant
 771 // lanes into the appropriate locations, with other lanes left undef.
 772 SDValue VectorLegalizer::ExpandANY_EXTEND_VECTOR_INREG(SDValue Op) {
 773   SDLoc DL(Op);
 774   EVT VT = Op.getValueType();
 775   int NumElements = VT.getVectorNumElements();
 776   SDValue Src = Op.getOperand(0);
 777   EVT SrcVT = Src.getValueType();
 778   int NumSrcElements = SrcVT.getVectorNumElements();
 779
 780   // Build a base mask of undef shuffles.
 781   SmallVector<int, 16> ShuffleMask;
 782   ShuffleMask.resize(NumSrcElements, -1);
 783
 784   // Place the extended lanes into the correct locations.
 785   int ExtLaneScale = NumSrcElements / NumElements;
 786   int EndianOffset = TLI.isBigEndian() ? ExtLaneScale - 1 : 0;
 787   for (int i = 0; i < NumElements; ++i)
 788     ShuffleMask[i * ExtLaneScale + EndianOffset] = i;
 789
 790   return DAG.getNode(
 791       ISD::BITCAST, DL, VT,
 792       DAG.getVectorShuffle(SrcVT, DL, Src, DAG.getUNDEF(SrcVT), ShuffleMask));
 793 }
 794
 795 SDValue VectorLegalizer::ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op) {
 796   SDLoc DL(Op);
 797   EVT VT = Op.getValueType();
 798   SDValue Src = Op.getOperand(0);
 799   EVT SrcVT = Src.getValueType();
 800
 801   // First build an any-extend node which can be legalized above when we
 802   // recurse through it.
 803   Op = DAG.getAnyExtendVectorInReg(Src, DL, VT);
 804
 805   // Now we need sign extend. Do this by shifting the elements. Even if these
 806   // aren't legal operations, they have a better chance of being legalized
 807   // without full scalarization than the sign extension does.
 808   unsigned EltWidth = VT.getVectorElementType().getSizeInBits();
 809   unsigned SrcEltWidth = SrcVT.getVectorElementType().getSizeInBits();
 810   SDValue ShiftAmount = DAG.getConstant(EltWidth - SrcEltWidth, VT);
 811   return DAG.getNode(ISD::SRA, DL, VT,
 812                      DAG.getNode(ISD::SHL, DL, VT, Op, ShiftAmount),
 813                      ShiftAmount);
 814 }
 815
 816 // Generically expand a vector zext in register to a shuffle of the relevant
 817 // lanes into the appropriate locations, a blend of zero into the high bits,
 818 // and a bitcast to the wider element type.
 819 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 820   SDLoc DL(Op);
 821   EVT VT = Op.getValueType();
 822   int NumElements = VT.getVectorNumElements();
 823   SDValue Src = Op.getOperand(0);
 824   EVT SrcVT = Src.getValueType();
 825   int NumSrcElements = SrcVT.getVectorNumElements();
 826
 827   // Build up a zero vector to blend into this one.
 828   EVT SrcScalarVT = SrcVT.getScalarType();
 829   SDValue ScalarZero = DAG.getTargetConstant(0, SrcScalarVT);
 830   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 831   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 832
 833   // Shuffle the incoming lanes into the correct position, and pull all other
 834   // lanes from the zero vector.
 835   SmallVector<int, 16> ShuffleMask;
 836   ShuffleMask.reserve(NumSrcElements);
 837   for (int i = 0; i < NumSrcElements; ++i)
 838     ShuffleMask.push_back(i);
 839
 840   int ExtLaneScale = NumSrcElements / NumElements;
 841   int EndianOffset = TLI.isBigEndian() ? ExtLaneScale - 1 : 0;
 842   for (int i = 0; i < NumElements; ++i)
 843     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 844
 845   return DAG.getNode(ISD::BITCAST, DL, VT,
 846                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 847 }
 848
 849 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 850   EVT VT = Op.getValueType();
 851
 852   // Generate a byte wise shuffle mask for the BSWAP.
 853   SmallVector<int, 16> ShuffleMask;
 854   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 855   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 856     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 857       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 858
 859   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 860
 861   // Only emit a shuffle if the mask is legal.
 862   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 863     return DAG.UnrollVectorOp(Op.getNode());
 864
 865   SDLoc DL(Op);
 866   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 867   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 868                             ShuffleMask.data());
 869   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 870 }
 871
 872 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 873   // Implement VSELECT in terms of XOR, AND, OR
 874   // on platforms which do not support blend natively.
 875   SDLoc DL(Op);
 876
 877   SDValue Mask = Op.getOperand(0);
 878   SDValue Op1 = Op.getOperand(1);
 879   SDValue Op2 = Op.getOperand(2);
 880
 881   EVT VT = Mask.getValueType();
 882
 883   // If we can't even use the basic vector operations of
 884   // AND,OR,XOR, we will have to scalarize the op.
 885   // Notice that the operation may be 'promoted' which means that it is
 886   // 'bitcasted' to another type which is handled.
 887   // This operation also isn't safe with AND, OR, XOR when the boolean
 888   // type is 0/1 as we need an all ones vector constant to mask with.
 889   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 890   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 891       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 892       TLI.getOperationAction(ISD::OR, VT) == TargetLowering::Expand ||
 893       TLI.getBooleanContents(Op1.getValueType()) !=
 894           TargetLowering::ZeroOrNegativeOneBooleanContent)
 895     return DAG.UnrollVectorOp(Op.getNode());
 896
 897   // If the mask and the type are different sizes, unroll the vector op. This
 898   // can occur when getSetCCResultType returns something that is different in
 899   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 900   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 901     return DAG.UnrollVectorOp(Op.getNode());
 902
 903   // Bitcast the operands to be the same type as the mask.
 904   // This is needed when we select between FP types because
 905   // the mask is a vector of integers.
 906   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 907   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 908
 909   SDValue AllOnes = DAG.getConstant(
 910     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), VT);
 911   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 912
 913   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 914   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 915   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 916   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 917 }
 918
 919 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 920   EVT VT = Op.getOperand(0).getValueType();
 921   SDLoc DL(Op);
 922
 923   // Make sure that the SINT_TO_FP and SRL instructions are available.
 924   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 925       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 926     return DAG.UnrollVectorOp(Op.getNode());
 927
 928  EVT SVT = VT.getScalarType();
 929   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 930       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 931
 932   unsigned BW = SVT.getSizeInBits();
 933   SDValue HalfWord = DAG.getConstant(BW/2, VT);
 934
 935   // Constants to clear the upper part of the word.
 936   // Notice that we can also use SHL+SHR, but using a constant is slightly
 937   // faster on x86.
 938   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 939   SDValue HalfWordMask = DAG.getConstant(HWMask, VT);
 940
 941   // Two to the power of half-word-size.
 942   SDValue TWOHW = DAG.getConstantFP((1<<(BW/2)), Op.getValueType());
 943
 944   // Clear upper part of LO, lower HI
 945   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 946   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 947
 948   // Convert hi and lo to floats
 949   // Convert the hi part back to the upper values
 950   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
 951           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
 952   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
 953
 954   // Add the two halves
 955   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
 956 }
 957
 958
 959 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
 960   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
 961     SDValue Zero = DAG.getConstantFP(-0.0, Op.getValueType());
 962     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 963                        Zero, Op.getOperand(0));
 964   }
 965   return DAG.UnrollVectorOp(Op.getNode());
 966 }
 967
 968 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
 969   EVT VT = Op.getValueType();
 970   unsigned NumElems = VT.getVectorNumElements();
 971   EVT EltVT = VT.getVectorElementType();
 972   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
 973   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
 974   SDLoc dl(Op);
 975   SmallVector<SDValue, 8> Ops(NumElems);
 976   for (unsigned i = 0; i < NumElems; ++i) {
 977     SDValue LHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
 978                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 979     SDValue RHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
 980                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 981     Ops[i] = DAG.getNode(ISD::SETCC, dl,
 982                          TLI.getSetCCResultType(*DAG.getContext(), TmpEltVT),
 983                          LHSElem, RHSElem, CC);
 984     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
 985                            DAG.getConstant(APInt::getAllOnesValue
 986                                            (EltVT.getSizeInBits()), EltVT),
 987                            DAG.getConstant(0, EltVT));
 988   }
 989   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
 990 }
 991
 992 }
 993
 994 bool SelectionDAG::LegalizeVectors() {
 995   return VectorLegalizer(*this).Run();
 996 }