include/llvm/CodeGen/TargetSchedule.h

   1 //===-- llvm/CodeGen/TargetSchedule.h - Sched Machine Model -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a wrapper around MCSchedModel that allows the interface to
  11 // benefit from information currently only available in TargetInstrInfo.
  12 // Ideally, the scheduling interface would be fully defined in the MC layter.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_TARGET_TARGETSCHEDMODEL_H
  17 #define LLVM_TARGET_TARGETSCHEDMODEL_H
  18
  19 #include "llvm/MC/MCSchedule.h"
  20 #include "llvm/MC/MCInstrItineraries.h"
  21
  22 namespace llvm {
  23
  24 class TargetRegisterInfo;
  25 class TargetSubtargetInfo;
  26 class TargetInstrInfo;
  27 class MachineInstr;
  28
  29 /// Provide an instruction scheduling machine model to CodeGen passes.
  30 class TargetSchedModel {
  31   // For efficiency, hold a copy of the statically defined MCSchedModel for this
  32   // processor.
  33   MCSchedModel SchedModel;
  34   InstrItineraryData InstrItins;
  35   const TargetSubtargetInfo *STI;
  36   const TargetInstrInfo *TII;
  37 public:
  38   TargetSchedModel(): STI(0), TII(0) {}
  39
  40   void init(const MCSchedModel &sm, const TargetSubtargetInfo *sti,
  41             const TargetInstrInfo *tii);
  42
  43   const TargetInstrInfo *getInstrInfo() const { return TII; }
  44
  45   /// Return true if this machine model includes an instruction-level scheduling
  46   /// model. This is more detailed than the course grain IssueWidth and default
  47   /// latency properties, but separate from the per-cycle itinerary data.
  48   bool hasInstrSchedModel() const {
  49     return SchedModel.hasInstrSchedModel();
  50   }
  51
  52   /// Return true if this machine model includes cycle-to-cycle itinerary
  53   /// data. This models scheduling at each stage in the processor pipeline.
  54   bool hasInstrItineraries() const {
  55     return SchedModel.hasInstrItineraries();
  56   }
  57
  58   unsigned getProcessorID() const { return SchedModel.getProcessorID(); }
  59 };
  60
  61 } // namespace llvm
  62
  63 #endif