utils/TableGen/X86RecognizableInstr.cpp

   1 //===- X86RecognizableInstr.cpp - Disassembler instruction spec --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler Emitter.
  11 // It contains the implementation of a single recognizable instruction.
  12 // Documentation for the disassembler emitter in general can be found in
  13 //  X86DisasemblerEmitter.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86DisassemblerShared.h"
  18 #include "X86RecognizableInstr.h"
  19 #include "X86ModRMFilters.h"
  20
  21 #include "llvm/Support/ErrorHandling.h"
  22
  23 #include <string>
  24
  25 using namespace llvm;
  26
  27 #define MRM_MAPPING     \
  28   MAP(C1, 33)           \
  29   MAP(C2, 34)           \
  30   MAP(C3, 35)           \
  31   MAP(C4, 36)           \
  32   MAP(C8, 37)           \
  33   MAP(C9, 38)           \
  34   MAP(E8, 39)           \
  35   MAP(F0, 40)           \
  36   MAP(F8, 41)           \
  37   MAP(F9, 42)           \
  38   MAP(D0, 45)           \
  39   MAP(D1, 46)           \
  40   MAP(D4, 47)           \
  41   MAP(D8, 48)           \
  42   MAP(D9, 49)           \
  43   MAP(DA, 50)           \
  44   MAP(DB, 51)           \
  45   MAP(DC, 52)           \
  46   MAP(DD, 53)           \
  47   MAP(DE, 54)           \
  48   MAP(DF, 55)
  49
  50 // A clone of X86 since we can't depend on something that is generated.
  51 namespace X86Local {
  52   enum {
  53     Pseudo      = 0,
  54     RawFrm      = 1,
  55     AddRegFrm   = 2,
  56     MRMDestReg  = 3,
  57     MRMDestMem  = 4,
  58     MRMSrcReg   = 5,
  59     MRMSrcMem   = 6,
  60     MRM0r = 16, MRM1r = 17, MRM2r = 18, MRM3r = 19,
  61     MRM4r = 20, MRM5r = 21, MRM6r = 22, MRM7r = 23,
  62     MRM0m = 24, MRM1m = 25, MRM2m = 26, MRM3m = 27,
  63     MRM4m = 28, MRM5m = 29, MRM6m = 30, MRM7m = 31,
  64     MRMInitReg  = 32,
  65     RawFrmImm8  = 43,
  66     RawFrmImm16 = 44,
  67 #define MAP(from, to) MRM_##from = to,
  68     MRM_MAPPING
  69 #undef MAP
  70     lastMRM
  71   };
  72
  73   enum {
  74     TB  = 1,
  75     REP = 2,
  76     D8 = 3, D9 = 4, DA = 5, DB = 6,
  77     DC = 7, DD = 8, DE = 9, DF = 10,
  78     XD = 11,  XS = 12,
  79     T8 = 13,  P_TA = 14,
  80     A6 = 15,  A7 = 16, T8XD = 17, T8XS = 18, TAXD = 19
  81   };
  82 }
  83
  84 // If rows are added to the opcode extension tables, then corresponding entries
  85 // must be added here.
  86 //
  87 // If the row corresponds to a single byte (i.e., 8f), then add an entry for
  88 // that byte to ONE_BYTE_EXTENSION_TABLES.
  89 //
  90 // If the row corresponds to two bytes where the first is 0f, add an entry for
  91 // the second byte to TWO_BYTE_EXTENSION_TABLES.
  92 //
  93 // If the row corresponds to some other set of bytes, you will need to modify
  94 // the code in RecognizableInstr::emitDecodePath() as well, and add new prefixes
  95 // to the X86 TD files, except in two cases: if the first two bytes of such a
  96 // new combination are 0f 38 or 0f 3a, you just have to add maps called
  97 // THREE_BYTE_38_EXTENSION_TABLES and THREE_BYTE_3A_EXTENSION_TABLES and add a
  98 // switch(Opcode) just below the case X86Local::T8: or case X86Local::TA: line
  99 // in RecognizableInstr::emitDecodePath().
 100
 101 #define ONE_BYTE_EXTENSION_TABLES \
 102   EXTENSION_TABLE(80)             \
 103   EXTENSION_TABLE(81)             \
 104   EXTENSION_TABLE(82)             \
 105   EXTENSION_TABLE(83)             \
 106   EXTENSION_TABLE(8f)             \
 107   EXTENSION_TABLE(c0)             \
 108   EXTENSION_TABLE(c1)             \
 109   EXTENSION_TABLE(c6)             \
 110   EXTENSION_TABLE(c7)             \
 111   EXTENSION_TABLE(d0)             \
 112   EXTENSION_TABLE(d1)             \
 113   EXTENSION_TABLE(d2)             \
 114   EXTENSION_TABLE(d3)             \
 115   EXTENSION_TABLE(f6)             \
 116   EXTENSION_TABLE(f7)             \
 117   EXTENSION_TABLE(fe)             \
 118   EXTENSION_TABLE(ff)
 119
 120 #define TWO_BYTE_EXTENSION_TABLES \
 121   EXTENSION_TABLE(00)             \
 122   EXTENSION_TABLE(01)             \
 123   EXTENSION_TABLE(18)             \
 124   EXTENSION_TABLE(71)             \
 125   EXTENSION_TABLE(72)             \
 126   EXTENSION_TABLE(73)             \
 127   EXTENSION_TABLE(ae)             \
 128   EXTENSION_TABLE(ba)             \
 129   EXTENSION_TABLE(c7)
 130
 131 #define THREE_BYTE_38_EXTENSION_TABLES \
 132   EXTENSION_TABLE(F3)
 133
 134 using namespace X86Disassembler;
 135
 136 /// needsModRMForDecode - Indicates whether a particular instruction requires a
 137 ///   ModR/M byte for the instruction to be properly decoded.  For example, a
 138 ///   MRMDestReg instruction needs the Mod field in the ModR/M byte to be set to
 139 ///   0b11.
 140 ///
 141 /// @param form - The form of the instruction.
 142 /// @return     - true if the form implies that a ModR/M byte is required, false
 143 ///               otherwise.
 144 static bool needsModRMForDecode(uint8_t form) {
 145   if (form == X86Local::MRMDestReg    ||
 146      form == X86Local::MRMDestMem    ||
 147      form == X86Local::MRMSrcReg     ||
 148      form == X86Local::MRMSrcMem     ||
 149      (form >= X86Local::MRM0r && form <= X86Local::MRM7r) ||
 150      (form >= X86Local::MRM0m && form <= X86Local::MRM7m))
 151     return true;
 152   else
 153     return false;
 154 }
 155
 156 /// isRegFormat - Indicates whether a particular form requires the Mod field of
 157 ///   the ModR/M byte to be 0b11.
 158 ///
 159 /// @param form - The form of the instruction.
 160 /// @return     - true if the form implies that Mod must be 0b11, false
 161 ///               otherwise.
 162 static bool isRegFormat(uint8_t form) {
 163   if (form == X86Local::MRMDestReg ||
 164      form == X86Local::MRMSrcReg  ||
 165      (form >= X86Local::MRM0r && form <= X86Local::MRM7r))
 166     return true;
 167   else
 168     return false;
 169 }
 170
 171 /// byteFromBitsInit - Extracts a value at most 8 bits in width from a BitsInit.
 172 ///   Useful for switch statements and the like.
 173 ///
 174 /// @param init - A reference to the BitsInit to be decoded.
 175 /// @return     - The field, with the first bit in the BitsInit as the lowest
 176 ///               order bit.
 177 static uint8_t byteFromBitsInit(BitsInit &init) {
 178   int width = init.getNumBits();
 179
 180   assert(width <= 8 && "Field is too large for uint8_t!");
 181
 182   int     index;
 183   uint8_t mask = 0x01;
 184
 185   uint8_t ret = 0;
 186
 187   for (index = 0; index < width; index++) {
 188     if (static_cast<BitInit*>(init.getBit(index))->getValue())
 189       ret |= mask;
 190
 191     mask <<= 1;
 192   }
 193
 194   return ret;
 195 }
 196
 197 /// byteFromRec - Extract a value at most 8 bits in with from a Record given the
 198 ///   name of the field.
 199 ///
 200 /// @param rec  - The record from which to extract the value.
 201 /// @param name - The name of the field in the record.
 202 /// @return     - The field, as translated by byteFromBitsInit().
 203 static uint8_t byteFromRec(const Record* rec, const std::string &name) {
 204   BitsInit* bits = rec->getValueAsBitsInit(name);
 205   return byteFromBitsInit(*bits);
 206 }
 207
 208 RecognizableInstr::RecognizableInstr(DisassemblerTables &tables,
 209                                      const CodeGenInstruction &insn,
 210                                      InstrUID uid) {
 211   UID = uid;
 212
 213   Rec = insn.TheDef;
 214   Name = Rec->getName();
 215   Spec = &tables.specForUID(UID);
 216
 217   if (!Rec->isSubClassOf("X86Inst")) {
 218     ShouldBeEmitted = false;
 219     return;
 220   }
 221
 222   Prefix   = byteFromRec(Rec, "Prefix");
 223   Opcode   = byteFromRec(Rec, "Opcode");
 224   Form     = byteFromRec(Rec, "FormBits");
 225   SegOvr   = byteFromRec(Rec, "SegOvrBits");
 226
 227   HasOpSizePrefix  = Rec->getValueAsBit("hasOpSizePrefix");
 228   HasAdSizePrefix  = Rec->getValueAsBit("hasAdSizePrefix");
 229   HasREX_WPrefix   = Rec->getValueAsBit("hasREX_WPrefix");
 230   HasVEXPrefix     = Rec->getValueAsBit("hasVEXPrefix");
 231   HasVEX_4VPrefix  = Rec->getValueAsBit("hasVEX_4VPrefix");
 232   HasVEX_4VOp3Prefix = Rec->getValueAsBit("hasVEX_4VOp3Prefix");
 233   HasVEX_WPrefix   = Rec->getValueAsBit("hasVEX_WPrefix");
 234   HasMemOp4Prefix  = Rec->getValueAsBit("hasMemOp4Prefix");
 235   IgnoresVEX_L     = Rec->getValueAsBit("ignoresVEX_L");
 236   HasLockPrefix    = Rec->getValueAsBit("hasLockPrefix");
 237   IsCodeGenOnly    = Rec->getValueAsBit("isCodeGenOnly");
 238
 239   Name      = Rec->getName();
 240   AsmString = Rec->getValueAsString("AsmString");
 241
 242   Operands = &insn.Operands.OperandList;
 243
 244   IsSSE            = (HasOpSizePrefix && (Name.find("16") == Name.npos)) ||
 245                      (Name.find("CRC32") != Name.npos);
 246   HasFROperands    = hasFROperands();
 247   HasVEX_LPrefix   = has256BitOperands() || Rec->getValueAsBit("hasVEX_L");
 248
 249   // Check for 64-bit inst which does not require REX
 250   Is32Bit = false;
 251   Is64Bit = false;
 252   // FIXME: Is there some better way to check for In64BitMode?
 253   std::vector<Record*> Predicates = Rec->getValueAsListOfDefs("Predicates");
 254   for (unsigned i = 0, e = Predicates.size(); i != e; ++i) {
 255     if (Predicates[i]->getName().find("32Bit") != Name.npos) {
 256       Is32Bit = true;
 257       break;
 258     }
 259     if (Predicates[i]->getName().find("64Bit") != Name.npos) {
 260       Is64Bit = true;
 261       break;
 262     }
 263   }
 264   // FIXME: These instructions aren't marked as 64-bit in any way
 265   Is64Bit |= Rec->getName() == "JMP64pcrel32" ||
 266              Rec->getName() == "MASKMOVDQU64" ||
 267              Rec->getName() == "POPFS64" ||
 268              Rec->getName() == "POPGS64" ||
 269              Rec->getName() == "PUSHFS64" ||
 270              Rec->getName() == "PUSHGS64" ||
 271              Rec->getName() == "REX64_PREFIX" ||
 272              Rec->getName().find("MOV64") != Name.npos ||
 273              Rec->getName().find("PUSH64") != Name.npos ||
 274              Rec->getName().find("POP64") != Name.npos;
 275
 276   ShouldBeEmitted  = true;
 277 }
 278
 279 void RecognizableInstr::processInstr(DisassemblerTables &tables,
 280                                      const CodeGenInstruction &insn,
 281                                      InstrUID uid)
 282 {
 283   // Ignore "asm parser only" instructions.
 284   if (insn.TheDef->getValueAsBit("isAsmParserOnly"))
 285     return;
 286
 287   RecognizableInstr recogInstr(tables, insn, uid);
 288
 289   recogInstr.emitInstructionSpecifier(tables);
 290
 291   if (recogInstr.shouldBeEmitted())
 292     recogInstr.emitDecodePath(tables);
 293 }
 294
 295 InstructionContext RecognizableInstr::insnContext() const {
 296   InstructionContext insnContext;
 297
 298   if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix|| HasVEXPrefix) {
 299     if (HasVEX_LPrefix && HasVEX_WPrefix) {
 300       if (HasOpSizePrefix)
 301         insnContext = IC_VEX_L_W_OPSIZE;
 302       else
 303         llvm_unreachable("Don't support VEX.L and VEX.W together");
 304     } else if (HasOpSizePrefix && HasVEX_LPrefix)
 305       insnContext = IC_VEX_L_OPSIZE;
 306     else if (HasOpSizePrefix && HasVEX_WPrefix)
 307       insnContext = IC_VEX_W_OPSIZE;
 308     else if (HasOpSizePrefix)
 309       insnContext = IC_VEX_OPSIZE;
 310     else if (HasVEX_LPrefix &&
 311              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 312       insnContext = IC_VEX_L_XS;
 313     else if (HasVEX_LPrefix && (Prefix == X86Local::XD ||
 314                                 Prefix == X86Local::T8XD ||
 315                                 Prefix == X86Local::TAXD))
 316       insnContext = IC_VEX_L_XD;
 317     else if (HasVEX_WPrefix &&
 318              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 319       insnContext = IC_VEX_W_XS;
 320     else if (HasVEX_WPrefix && (Prefix == X86Local::XD ||
 321                                 Prefix == X86Local::T8XD ||
 322                                 Prefix == X86Local::TAXD))
 323       insnContext = IC_VEX_W_XD;
 324     else if (HasVEX_WPrefix)
 325       insnContext = IC_VEX_W;
 326     else if (HasVEX_LPrefix)
 327       insnContext = IC_VEX_L;
 328     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 329              Prefix == X86Local::TAXD)
 330       insnContext = IC_VEX_XD;
 331     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS)
 332       insnContext = IC_VEX_XS;
 333     else
 334       insnContext = IC_VEX;
 335   } else if (Is64Bit || HasREX_WPrefix) {
 336     if (HasREX_WPrefix && HasOpSizePrefix)
 337       insnContext = IC_64BIT_REXW_OPSIZE;
 338     else if (HasOpSizePrefix && (Prefix == X86Local::XD ||
 339                                  Prefix == X86Local::T8XD ||
 340                                  Prefix == X86Local::TAXD))
 341       insnContext = IC_64BIT_XD_OPSIZE;
 342     else if (HasOpSizePrefix &&
 343              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 344       insnContext = IC_64BIT_XS_OPSIZE;
 345     else if (HasOpSizePrefix)
 346       insnContext = IC_64BIT_OPSIZE;
 347     else if (HasAdSizePrefix)
 348       insnContext = IC_64BIT_ADSIZE;
 349     else if (HasREX_WPrefix &&
 350              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 351       insnContext = IC_64BIT_REXW_XS;
 352     else if (HasREX_WPrefix && (Prefix == X86Local::XD ||
 353                                 Prefix == X86Local::T8XD ||
 354                                 Prefix == X86Local::TAXD))
 355       insnContext = IC_64BIT_REXW_XD;
 356     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 357              Prefix == X86Local::TAXD)
 358       insnContext = IC_64BIT_XD;
 359     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS)
 360       insnContext = IC_64BIT_XS;
 361     else if (HasREX_WPrefix)
 362       insnContext = IC_64BIT_REXW;
 363     else
 364       insnContext = IC_64BIT;
 365   } else {
 366     if (HasOpSizePrefix && (Prefix == X86Local::XD ||
 367                             Prefix == X86Local::T8XD ||
 368                             Prefix == X86Local::TAXD))
 369       insnContext = IC_XD_OPSIZE;
 370     else if (HasOpSizePrefix &&
 371              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 372       insnContext = IC_XS_OPSIZE;
 373     else if (HasOpSizePrefix)
 374       insnContext = IC_OPSIZE;
 375     else if (HasAdSizePrefix)
 376       insnContext = IC_ADSIZE;
 377     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 378              Prefix == X86Local::TAXD)
 379       insnContext = IC_XD;
 380     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS ||
 381              Prefix == X86Local::REP)
 382       insnContext = IC_XS;
 383     else
 384       insnContext = IC;
 385   }
 386
 387   return insnContext;
 388 }
 389
 390 RecognizableInstr::filter_ret RecognizableInstr::filter() const {
 391   ///////////////////
 392   // FILTER_STRONG
 393   //
 394
 395   // Filter out intrinsics
 396
 397   assert(Rec->isSubClassOf("X86Inst") && "Can only filter X86 instructions");
 398
 399   if (Form == X86Local::Pseudo ||
 400       (IsCodeGenOnly && Name.find("_REV") == Name.npos))
 401     return FILTER_STRONG;
 402
 403   if (Form == X86Local::MRMInitReg)
 404     return FILTER_STRONG;
 405
 406
 407   // Filter out artificial instructions but leave in the LOCK_PREFIX so it is
 408   // printed as a separate "instruction".
 409
 410   if (Name.find("_Int") != Name.npos       ||
 411       Name.find("Int_") != Name.npos       ||
 412       Name.find("_NOREX") != Name.npos)
 413     return FILTER_STRONG;
 414
 415   // Filter out instructions with segment override prefixes.
 416   // They're too messy to handle now and we'll special case them if needed.
 417
 418   if (SegOvr)
 419     return FILTER_STRONG;
 420
 421   // Filter out instructions that can't be printed.
 422
 423   if (AsmString.size() == 0)
 424     return FILTER_STRONG;
 425
 426   // Filter out instructions with subreg operands.
 427
 428   if (AsmString.find("subreg") != AsmString.npos)
 429     return FILTER_STRONG;
 430
 431   /////////////////
 432   // FILTER_WEAK
 433   //
 434
 435
 436   // Filter out instructions with a LOCK prefix;
 437   //   prefer forms that do not have the prefix
 438   if (HasLockPrefix)
 439     return FILTER_WEAK;
 440
 441   // Filter out alternate forms of AVX instructions
 442   if (Name.find("_alt") != Name.npos ||
 443       Name.find("XrYr") != Name.npos ||
 444       (Name.find("r64r") != Name.npos && Name.find("r64r64") == Name.npos) ||
 445       Name.find("_64mr") != Name.npos ||
 446       Name.find("Xrr") != Name.npos ||
 447       Name.find("rr64") != Name.npos)
 448     return FILTER_WEAK;
 449
 450   // Special cases.
 451
 452   if (Name.find("PCMPISTRI") != Name.npos && Name != "PCMPISTRI")
 453     return FILTER_WEAK;
 454   if (Name.find("PCMPESTRI") != Name.npos && Name != "PCMPESTRI")
 455     return FILTER_WEAK;
 456
 457   if (Name.find("MOV") != Name.npos && Name.find("r0") != Name.npos)
 458     return FILTER_WEAK;
 459   if (Name.find("MOVZ") != Name.npos && Name.find("MOVZX") == Name.npos)
 460     return FILTER_WEAK;
 461   if (Name.find("Fs") != Name.npos)
 462     return FILTER_WEAK;
 463   if (Name == "PUSH64i16"         ||
 464       Name == "MOVPQI2QImr"       ||
 465       Name == "VMOVPQI2QImr"      ||
 466       Name == "MMX_MOVD64rrv164"  ||
 467       Name == "MOV64ri64i32"      ||
 468       Name == "VMASKMOVDQU64"     ||
 469       Name == "VEXTRACTPSrr64"    ||
 470       Name == "VMOVQd64rr"        ||
 471       Name == "VMOVQs64rr")
 472     return FILTER_WEAK;
 473
 474   if (HasFROperands && Name.find("MOV") != Name.npos &&
 475      ((Name.find("2") != Name.npos && Name.find("32") == Name.npos) ||
 476       (Name.find("to") != Name.npos)))
 477     return FILTER_STRONG;
 478
 479   return FILTER_NORMAL;
 480 }
 481
 482 bool RecognizableInstr::hasFROperands() const {
 483   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 484   unsigned numOperands = OperandList.size();
 485
 486   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 487     const std::string &recName = OperandList[operandIndex].Rec->getName();
 488
 489     if (recName.find("FR") != recName.npos)
 490       return true;
 491   }
 492   return false;
 493 }
 494
 495 bool RecognizableInstr::has256BitOperands() const {
 496   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 497   unsigned numOperands = OperandList.size();
 498
 499   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 500     const std::string &recName = OperandList[operandIndex].Rec->getName();
 501
 502     if (!recName.compare("VR256")) {
 503       return true;
 504     }
 505   }
 506   return false;
 507 }
 508
 509 void RecognizableInstr::handleOperand(bool optional, unsigned &operandIndex,
 510                                       unsigned &physicalOperandIndex,
 511                                       unsigned &numPhysicalOperands,
 512                                       const unsigned *operandMapping,
 513                                       OperandEncoding (*encodingFromString)
 514                                         (const std::string&,
 515                                          bool hasOpSizePrefix)) {
 516   if (optional) {
 517     if (physicalOperandIndex >= numPhysicalOperands)
 518       return;
 519   } else {
 520     assert(physicalOperandIndex < numPhysicalOperands);
 521   }
 522
 523   while (operandMapping[operandIndex] != operandIndex) {
 524     Spec->operands[operandIndex].encoding = ENCODING_DUP;
 525     Spec->operands[operandIndex].type =
 526       (OperandType)(TYPE_DUP0 + operandMapping[operandIndex]);
 527     ++operandIndex;
 528   }
 529
 530   const std::string &typeName = (*Operands)[operandIndex].Rec->getName();
 531
 532   Spec->operands[operandIndex].encoding = encodingFromString(typeName,
 533                                                               HasOpSizePrefix);
 534   Spec->operands[operandIndex].type = typeFromString(typeName,
 535                                                      IsSSE,
 536                                                      HasREX_WPrefix,
 537                                                      HasOpSizePrefix);
 538
 539   ++operandIndex;
 540   ++physicalOperandIndex;
 541 }
 542
 543 void RecognizableInstr::emitInstructionSpecifier(DisassemblerTables &tables) {
 544   Spec->name       = Name;
 545
 546   if (!ShouldBeEmitted)
 547     return;
 548
 549   switch (filter()) {
 550   case FILTER_WEAK:
 551     Spec->filtered = true;
 552     break;
 553   case FILTER_STRONG:
 554     ShouldBeEmitted = false;
 555     return;
 556   case FILTER_NORMAL:
 557     break;
 558   }
 559
 560   Spec->insnContext = insnContext();
 561
 562   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 563
 564   unsigned numOperands = OperandList.size();
 565   unsigned numPhysicalOperands = 0;
 566
 567   // operandMapping maps from operands in OperandList to their originals.
 568   // If operandMapping[i] != i, then the entry is a duplicate.
 569   unsigned operandMapping[X86_MAX_OPERANDS];
 570   assert(numOperands <= X86_MAX_OPERANDS && "X86_MAX_OPERANDS is not large enough");
 571
 572   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 573     if (OperandList[operandIndex].Constraints.size()) {
 574       const CGIOperandList::ConstraintInfo &Constraint =
 575         OperandList[operandIndex].Constraints[0];
 576       if (Constraint.isTied()) {
 577         operandMapping[operandIndex] = operandIndex;
 578         operandMapping[Constraint.getTiedOperand()] = operandIndex;
 579       } else {
 580         ++numPhysicalOperands;
 581         operandMapping[operandIndex] = operandIndex;
 582       }
 583     } else {
 584       ++numPhysicalOperands;
 585       operandMapping[operandIndex] = operandIndex;
 586     }
 587   }
 588
 589 #define HANDLE_OPERAND(class)               \
 590   handleOperand(false,                      \
 591                 operandIndex,               \
 592                 physicalOperandIndex,       \
 593                 numPhysicalOperands,        \
 594                 operandMapping,             \
 595                 class##EncodingFromString);
 596
 597 #define HANDLE_OPTIONAL(class)              \
 598   handleOperand(true,                       \
 599                 operandIndex,               \
 600                 physicalOperandIndex,       \
 601                 numPhysicalOperands,        \
 602                 operandMapping,             \
 603                 class##EncodingFromString);
 604
 605   // operandIndex should always be < numOperands
 606   unsigned operandIndex = 0;
 607   // physicalOperandIndex should always be < numPhysicalOperands
 608   unsigned physicalOperandIndex = 0;
 609
 610   switch (Form) {
 611   case X86Local::RawFrm:
 612     // Operand 1 (optional) is an address or immediate.
 613     // Operand 2 (optional) is an immediate.
 614     assert(numPhysicalOperands <= 2 &&
 615            "Unexpected number of operands for RawFrm");
 616     HANDLE_OPTIONAL(relocation)
 617     HANDLE_OPTIONAL(immediate)
 618     break;
 619   case X86Local::AddRegFrm:
 620     // Operand 1 is added to the opcode.
 621     // Operand 2 (optional) is an address.
 622     assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 623            "Unexpected number of operands for AddRegFrm");
 624     HANDLE_OPERAND(opcodeModifier)
 625     HANDLE_OPTIONAL(relocation)
 626     break;
 627   case X86Local::MRMDestReg:
 628     // Operand 1 is a register operand in the R/M field.
 629     // Operand 2 is a register operand in the Reg/Opcode field.
 630     // - In AVX, there is a register operand in the VEX.vvvv field here -
 631     // Operand 3 (optional) is an immediate.
 632     if (HasVEX_4VPrefix)
 633       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 634              "Unexpected number of operands for MRMDestRegFrm with VEX_4V");
 635     else
 636       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 637              "Unexpected number of operands for MRMDestRegFrm");
 638
 639     HANDLE_OPERAND(rmRegister)
 640
 641     if (HasVEX_4VPrefix)
 642       // FIXME: In AVX, the register below becomes the one encoded
 643       // in ModRMVEX and the one above the one in the VEX.VVVV field
 644       HANDLE_OPERAND(vvvvRegister)
 645
 646     HANDLE_OPERAND(roRegister)
 647     HANDLE_OPTIONAL(immediate)
 648     break;
 649   case X86Local::MRMDestMem:
 650     // Operand 1 is a memory operand (possibly SIB-extended)
 651     // Operand 2 is a register operand in the Reg/Opcode field.
 652     // - In AVX, there is a register operand in the VEX.vvvv field here -
 653     // Operand 3 (optional) is an immediate.
 654     if (HasVEX_4VPrefix)
 655       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 656              "Unexpected number of operands for MRMDestMemFrm with VEX_4V");
 657     else
 658       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 659              "Unexpected number of operands for MRMDestMemFrm");
 660     HANDLE_OPERAND(memory)
 661
 662     if (HasVEX_4VPrefix)
 663       // FIXME: In AVX, the register below becomes the one encoded
 664       // in ModRMVEX and the one above the one in the VEX.VVVV field
 665       HANDLE_OPERAND(vvvvRegister)
 666
 667     HANDLE_OPERAND(roRegister)
 668     HANDLE_OPTIONAL(immediate)
 669     break;
 670   case X86Local::MRMSrcReg:
 671     // Operand 1 is a register operand in the Reg/Opcode field.
 672     // Operand 2 is a register operand in the R/M field.
 673     // - In AVX, there is a register operand in the VEX.vvvv field here -
 674     // Operand 3 (optional) is an immediate.
 675     // Operand 4 (optional) is an immediate.
 676
 677     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 678       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 5 &&
 679              "Unexpected number of operands for MRMSrcRegFrm with VEX_4V");
 680     else
 681       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 4 &&
 682              "Unexpected number of operands for MRMSrcRegFrm");
 683
 684     HANDLE_OPERAND(roRegister)
 685
 686     if (HasVEX_4VPrefix)
 687       // FIXME: In AVX, the register below becomes the one encoded
 688       // in ModRMVEX and the one above the one in the VEX.VVVV field
 689       HANDLE_OPERAND(vvvvRegister)
 690
 691     if (HasMemOp4Prefix)
 692       HANDLE_OPERAND(immediate)
 693
 694     HANDLE_OPERAND(rmRegister)
 695
 696     if (HasVEX_4VOp3Prefix)
 697       HANDLE_OPERAND(vvvvRegister)
 698
 699     if (!HasMemOp4Prefix)
 700       HANDLE_OPTIONAL(immediate)
 701     HANDLE_OPTIONAL(immediate) // above might be a register in 7:4
 702     HANDLE_OPTIONAL(immediate)
 703     break;
 704   case X86Local::MRMSrcMem:
 705     // Operand 1 is a register operand in the Reg/Opcode field.
 706     // Operand 2 is a memory operand (possibly SIB-extended)
 707     // - In AVX, there is a register operand in the VEX.vvvv field here -
 708     // Operand 3 (optional) is an immediate.
 709
 710     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 711       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 5 &&
 712              "Unexpected number of operands for MRMSrcMemFrm with VEX_4V");
 713     else
 714       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 715              "Unexpected number of operands for MRMSrcMemFrm");
 716
 717     HANDLE_OPERAND(roRegister)
 718
 719     if (HasVEX_4VPrefix)
 720       // FIXME: In AVX, the register below becomes the one encoded
 721       // in ModRMVEX and the one above the one in the VEX.VVVV field
 722       HANDLE_OPERAND(vvvvRegister)
 723
 724     if (HasMemOp4Prefix)
 725       HANDLE_OPERAND(immediate)
 726
 727     HANDLE_OPERAND(memory)
 728
 729     if (HasVEX_4VOp3Prefix)
 730       HANDLE_OPERAND(vvvvRegister)
 731
 732     if (!HasMemOp4Prefix)
 733       HANDLE_OPTIONAL(immediate)
 734     HANDLE_OPTIONAL(immediate) // above might be a register in 7:4
 735     break;
 736   case X86Local::MRM0r:
 737   case X86Local::MRM1r:
 738   case X86Local::MRM2r:
 739   case X86Local::MRM3r:
 740   case X86Local::MRM4r:
 741   case X86Local::MRM5r:
 742   case X86Local::MRM6r:
 743   case X86Local::MRM7r:
 744     // Operand 1 is a register operand in the R/M field.
 745     // Operand 2 (optional) is an immediate or relocation.
 746     // Operand 3 (optional) is an immediate.
 747     if (HasVEX_4VPrefix)
 748       assert(numPhysicalOperands <= 3 &&
 749              "Unexpected number of operands for MRMnRFrm with VEX_4V");
 750     else
 751       assert(numPhysicalOperands <= 3 &&
 752              "Unexpected number of operands for MRMnRFrm");
 753     if (HasVEX_4VPrefix)
 754       HANDLE_OPERAND(vvvvRegister)
 755     HANDLE_OPTIONAL(rmRegister)
 756     HANDLE_OPTIONAL(relocation)
 757     HANDLE_OPTIONAL(immediate)
 758     break;
 759   case X86Local::MRM0m:
 760   case X86Local::MRM1m:
 761   case X86Local::MRM2m:
 762   case X86Local::MRM3m:
 763   case X86Local::MRM4m:
 764   case X86Local::MRM5m:
 765   case X86Local::MRM6m:
 766   case X86Local::MRM7m:
 767     // Operand 1 is a memory operand (possibly SIB-extended)
 768     // Operand 2 (optional) is an immediate or relocation.
 769     if (HasVEX_4VPrefix)
 770       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 771              "Unexpected number of operands for MRMnMFrm");
 772     else
 773       assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 774              "Unexpected number of operands for MRMnMFrm");
 775     if (HasVEX_4VPrefix)
 776       HANDLE_OPERAND(vvvvRegister)
 777     HANDLE_OPERAND(memory)
 778     HANDLE_OPTIONAL(relocation)
 779     break;
 780   case X86Local::RawFrmImm8:
 781     // operand 1 is a 16-bit immediate
 782     // operand 2 is an 8-bit immediate
 783     assert(numPhysicalOperands == 2 &&
 784            "Unexpected number of operands for X86Local::RawFrmImm8");
 785     HANDLE_OPERAND(immediate)
 786     HANDLE_OPERAND(immediate)
 787     break;
 788   case X86Local::RawFrmImm16:
 789     // operand 1 is a 16-bit immediate
 790     // operand 2 is a 16-bit immediate
 791     HANDLE_OPERAND(immediate)
 792     HANDLE_OPERAND(immediate)
 793     break;
 794   case X86Local::MRMInitReg:
 795     // Ignored.
 796     break;
 797   }
 798
 799   #undef HANDLE_OPERAND
 800   #undef HANDLE_OPTIONAL
 801 }
 802
 803 void RecognizableInstr::emitDecodePath(DisassemblerTables &tables) const {
 804   // Special cases where the LLVM tables are not complete
 805
 806 #define MAP(from, to)                     \
 807   case X86Local::MRM_##from:              \
 808     filter = new ExactFilter(0x##from);   \
 809     break;
 810
 811   OpcodeType    opcodeType  = (OpcodeType)-1;
 812
 813   ModRMFilter*  filter      = NULL;
 814   uint8_t       opcodeToSet = 0;
 815
 816   switch (Prefix) {
 817   // Extended two-byte opcodes can start with f2 0f, f3 0f, or 0f
 818   case X86Local::XD:
 819   case X86Local::XS:
 820   case X86Local::TB:
 821     opcodeType = TWOBYTE;
 822
 823     switch (Opcode) {
 824     default:
 825       if (needsModRMForDecode(Form))
 826         filter = new ModFilter(isRegFormat(Form));
 827       else
 828         filter = new DumbFilter();
 829       break;
 830 #define EXTENSION_TABLE(n) case 0x##n:
 831     TWO_BYTE_EXTENSION_TABLES
 832 #undef EXTENSION_TABLE
 833       switch (Form) {
 834       default:
 835         llvm_unreachable("Unhandled two-byte extended opcode");
 836       case X86Local::MRM0r:
 837       case X86Local::MRM1r:
 838       case X86Local::MRM2r:
 839       case X86Local::MRM3r:
 840       case X86Local::MRM4r:
 841       case X86Local::MRM5r:
 842       case X86Local::MRM6r:
 843       case X86Local::MRM7r:
 844         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 845         break;
 846       case X86Local::MRM0m:
 847       case X86Local::MRM1m:
 848       case X86Local::MRM2m:
 849       case X86Local::MRM3m:
 850       case X86Local::MRM4m:
 851       case X86Local::MRM5m:
 852       case X86Local::MRM6m:
 853       case X86Local::MRM7m:
 854         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 855         break;
 856       MRM_MAPPING
 857       } // switch (Form)
 858       break;
 859     } // switch (Opcode)
 860     opcodeToSet = Opcode;
 861     break;
 862   case X86Local::T8:
 863   case X86Local::T8XD:
 864   case X86Local::T8XS:
 865     opcodeType = THREEBYTE_38;
 866     switch (Opcode) {
 867     default:
 868       if (needsModRMForDecode(Form))
 869         filter = new ModFilter(isRegFormat(Form));
 870       else
 871         filter = new DumbFilter();
 872       break;
 873 #define EXTENSION_TABLE(n) case 0x##n:
 874     THREE_BYTE_38_EXTENSION_TABLES
 875 #undef EXTENSION_TABLE
 876       switch (Form) {
 877       default:
 878         llvm_unreachable("Unhandled two-byte extended opcode");
 879       case X86Local::MRM0r:
 880       case X86Local::MRM1r:
 881       case X86Local::MRM2r:
 882       case X86Local::MRM3r:
 883       case X86Local::MRM4r:
 884       case X86Local::MRM5r:
 885       case X86Local::MRM6r:
 886       case X86Local::MRM7r:
 887         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 888         break;
 889       case X86Local::MRM0m:
 890       case X86Local::MRM1m:
 891       case X86Local::MRM2m:
 892       case X86Local::MRM3m:
 893       case X86Local::MRM4m:
 894       case X86Local::MRM5m:
 895       case X86Local::MRM6m:
 896       case X86Local::MRM7m:
 897         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 898         break;
 899       MRM_MAPPING
 900       } // switch (Form)
 901       break;
 902     } // switch (Opcode)
 903     opcodeToSet = Opcode;
 904     break;
 905   case X86Local::P_TA:
 906   case X86Local::TAXD:
 907     opcodeType = THREEBYTE_3A;
 908     if (needsModRMForDecode(Form))
 909       filter = new ModFilter(isRegFormat(Form));
 910     else
 911       filter = new DumbFilter();
 912     opcodeToSet = Opcode;
 913     break;
 914   case X86Local::A6:
 915     opcodeType = THREEBYTE_A6;
 916     if (needsModRMForDecode(Form))
 917       filter = new ModFilter(isRegFormat(Form));
 918     else
 919       filter = new DumbFilter();
 920     opcodeToSet = Opcode;
 921     break;
 922   case X86Local::A7:
 923     opcodeType = THREEBYTE_A7;
 924     if (needsModRMForDecode(Form))
 925       filter = new ModFilter(isRegFormat(Form));
 926     else
 927       filter = new DumbFilter();
 928     opcodeToSet = Opcode;
 929     break;
 930   case X86Local::D8:
 931   case X86Local::D9:
 932   case X86Local::DA:
 933   case X86Local::DB:
 934   case X86Local::DC:
 935   case X86Local::DD:
 936   case X86Local::DE:
 937   case X86Local::DF:
 938     assert(Opcode >= 0xc0 && "Unexpected opcode for an escape opcode");
 939     opcodeType = ONEBYTE;
 940     if (Form == X86Local::AddRegFrm) {
 941       Spec->modifierType = MODIFIER_MODRM;
 942       Spec->modifierBase = Opcode;
 943       filter = new AddRegEscapeFilter(Opcode);
 944     } else {
 945       filter = new EscapeFilter(true, Opcode);
 946     }
 947     opcodeToSet = 0xd8 + (Prefix - X86Local::D8);
 948     break;
 949   case X86Local::REP:
 950   default:
 951     opcodeType = ONEBYTE;
 952     switch (Opcode) {
 953 #define EXTENSION_TABLE(n) case 0x##n:
 954     ONE_BYTE_EXTENSION_TABLES
 955 #undef EXTENSION_TABLE
 956       switch (Form) {
 957       default:
 958         llvm_unreachable("Fell through the cracks of a single-byte "
 959                          "extended opcode");
 960       case X86Local::MRM0r:
 961       case X86Local::MRM1r:
 962       case X86Local::MRM2r:
 963       case X86Local::MRM3r:
 964       case X86Local::MRM4r:
 965       case X86Local::MRM5r:
 966       case X86Local::MRM6r:
 967       case X86Local::MRM7r:
 968         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 969         break;
 970       case X86Local::MRM0m:
 971       case X86Local::MRM1m:
 972       case X86Local::MRM2m:
 973       case X86Local::MRM3m:
 974       case X86Local::MRM4m:
 975       case X86Local::MRM5m:
 976       case X86Local::MRM6m:
 977       case X86Local::MRM7m:
 978         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 979         break;
 980       MRM_MAPPING
 981       } // switch (Form)
 982       break;
 983     case 0xd8:
 984     case 0xd9:
 985     case 0xda:
 986     case 0xdb:
 987     case 0xdc:
 988     case 0xdd:
 989     case 0xde:
 990     case 0xdf:
 991       filter = new EscapeFilter(false, Form - X86Local::MRM0m);
 992       break;
 993     default:
 994       if (needsModRMForDecode(Form))
 995         filter = new ModFilter(isRegFormat(Form));
 996       else
 997         filter = new DumbFilter();
 998       break;
 999     } // switch (Opcode)
1000     opcodeToSet = Opcode;
1001   } // switch (Prefix)
1002
1003   assert(opcodeType != (OpcodeType)-1 &&
1004          "Opcode type not set");
1005   assert(filter && "Filter not set");
1006
1007   if (Form == X86Local::AddRegFrm) {
1008     if(Spec->modifierType != MODIFIER_MODRM) {
1009       assert(opcodeToSet < 0xf9 &&
1010              "Not enough room for all ADDREG_FRM operands");
1011
1012       uint8_t currentOpcode;
1013
1014       for (currentOpcode = opcodeToSet;
1015            currentOpcode < opcodeToSet + 8;
1016            ++currentOpcode)
1017         tables.setTableFields(opcodeType,
1018                               insnContext(),
1019                               currentOpcode,
1020                               *filter,
1021                               UID, Is32Bit, IgnoresVEX_L);
1022
1023       Spec->modifierType = MODIFIER_OPCODE;
1024       Spec->modifierBase = opcodeToSet;
1025     } else {
1026       // modifierBase was set where MODIFIER_MODRM was set
1027       tables.setTableFields(opcodeType,
1028                             insnContext(),
1029                             opcodeToSet,
1030                             *filter,
1031                             UID, Is32Bit, IgnoresVEX_L);
1032     }
1033   } else {
1034     tables.setTableFields(opcodeType,
1035                           insnContext(),
1036                           opcodeToSet,
1037                           *filter,
1038                           UID, Is32Bit, IgnoresVEX_L);
1039
1040     Spec->modifierType = MODIFIER_NONE;
1041     Spec->modifierBase = opcodeToSet;
1042   }
1043
1044   delete filter;
1045
1046 #undef MAP
1047 }
1048
1049 #define TYPE(str, type) if (s == str) return type;
1050 OperandType RecognizableInstr::typeFromString(const std::string &s,
1051                                               bool isSSE,
1052                                               bool hasREX_WPrefix,
1053                                               bool hasOpSizePrefix) {
1054   if (isSSE) {
1055     // For SSE instructions, we ignore the OpSize prefix and force operand
1056     // sizes.
1057     TYPE("GR16",              TYPE_R16)
1058     TYPE("GR32",              TYPE_R32)
1059     TYPE("GR64",              TYPE_R64)
1060   }
1061   if(hasREX_WPrefix) {
1062     // For instructions with a REX_W prefix, a declared 32-bit register encoding
1063     // is special.
1064     TYPE("GR32",              TYPE_R32)
1065   }
1066   if(!hasOpSizePrefix) {
1067     // For instructions without an OpSize prefix, a declared 16-bit register or
1068     // immediate encoding is special.
1069     TYPE("GR16",              TYPE_R16)
1070     TYPE("i16imm",            TYPE_IMM16)
1071   }
1072   TYPE("i16mem",              TYPE_Mv)
1073   TYPE("i16imm",              TYPE_IMMv)
1074   TYPE("i16i8imm",            TYPE_IMMv)
1075   TYPE("GR16",                TYPE_Rv)
1076   TYPE("i32mem",              TYPE_Mv)
1077   TYPE("i32imm",              TYPE_IMMv)
1078   TYPE("i32i8imm",            TYPE_IMM32)
1079   TYPE("u32u8imm",            TYPE_IMM32)
1080   TYPE("GR32",                TYPE_Rv)
1081   TYPE("i64mem",              TYPE_Mv)
1082   TYPE("i64i32imm",           TYPE_IMM64)
1083   TYPE("i64i8imm",            TYPE_IMM64)
1084   TYPE("GR64",                TYPE_R64)
1085   TYPE("i8mem",               TYPE_M8)
1086   TYPE("i8imm",               TYPE_IMM8)
1087   TYPE("GR8",                 TYPE_R8)
1088   TYPE("VR128",               TYPE_XMM128)
1089   TYPE("f128mem",             TYPE_M128)
1090   TYPE("f256mem",             TYPE_M256)
1091   TYPE("FR64",                TYPE_XMM64)
1092   TYPE("f64mem",              TYPE_M64FP)
1093   TYPE("sdmem",               TYPE_M64FP)
1094   TYPE("FR32",                TYPE_XMM32)
1095   TYPE("f32mem",              TYPE_M32FP)
1096   TYPE("ssmem",               TYPE_M32FP)
1097   TYPE("RST",                 TYPE_ST)
1098   TYPE("i128mem",             TYPE_M128)
1099   TYPE("i256mem",             TYPE_M256)
1100   TYPE("i64i32imm_pcrel",     TYPE_REL64)
1101   TYPE("i16imm_pcrel",        TYPE_REL16)
1102   TYPE("i32imm_pcrel",        TYPE_REL32)
1103   TYPE("SSECC",               TYPE_IMM3)
1104   TYPE("AVXCC",               TYPE_IMM5)
1105   TYPE("brtarget",            TYPE_RELv)
1106   TYPE("uncondbrtarget",      TYPE_RELv)
1107   TYPE("brtarget8",           TYPE_REL8)
1108   TYPE("f80mem",              TYPE_M80FP)
1109   TYPE("lea32mem",            TYPE_LEA)
1110   TYPE("lea64_32mem",         TYPE_LEA)
1111   TYPE("lea64mem",            TYPE_LEA)
1112   TYPE("VR64",                TYPE_MM64)
1113   TYPE("i64imm",              TYPE_IMMv)
1114   TYPE("opaque32mem",         TYPE_M1616)
1115   TYPE("opaque48mem",         TYPE_M1632)
1116   TYPE("opaque80mem",         TYPE_M1664)
1117   TYPE("opaque512mem",        TYPE_M512)
1118   TYPE("SEGMENT_REG",         TYPE_SEGMENTREG)
1119   TYPE("DEBUG_REG",           TYPE_DEBUGREG)
1120   TYPE("CONTROL_REG",         TYPE_CONTROLREG)
1121   TYPE("offset8",             TYPE_MOFFS8)
1122   TYPE("offset16",            TYPE_MOFFS16)
1123   TYPE("offset32",            TYPE_MOFFS32)
1124   TYPE("offset64",            TYPE_MOFFS64)
1125   TYPE("VR256",               TYPE_XMM256)
1126   TYPE("GR16_NOAX",           TYPE_Rv)
1127   TYPE("GR32_NOAX",           TYPE_Rv)
1128   TYPE("GR64_NOAX",           TYPE_R64)
1129   TYPE("vx32mem",             TYPE_M32)
1130   TYPE("vy32mem",             TYPE_M32)
1131   TYPE("vx64mem",             TYPE_M64)
1132   TYPE("vy64mem",             TYPE_M64)
1133   errs() << "Unhandled type string " << s << "\n";
1134   llvm_unreachable("Unhandled type string");
1135 }
1136 #undef TYPE
1137
1138 #define ENCODING(str, encoding) if (s == str) return encoding;
1139 OperandEncoding RecognizableInstr::immediateEncodingFromString
1140   (const std::string &s,
1141    bool hasOpSizePrefix) {
1142   if(!hasOpSizePrefix) {
1143     // For instructions without an OpSize prefix, a declared 16-bit register or
1144     // immediate encoding is special.
1145     ENCODING("i16imm",        ENCODING_IW)
1146   }
1147   ENCODING("i32i8imm",        ENCODING_IB)
1148   ENCODING("u32u8imm",        ENCODING_IB)
1149   ENCODING("SSECC",           ENCODING_IB)
1150   ENCODING("AVXCC",           ENCODING_IB)
1151   ENCODING("i16imm",          ENCODING_Iv)
1152   ENCODING("i16i8imm",        ENCODING_IB)
1153   ENCODING("i32imm",          ENCODING_Iv)
1154   ENCODING("i64i32imm",       ENCODING_ID)
1155   ENCODING("i64i8imm",        ENCODING_IB)
1156   ENCODING("i8imm",           ENCODING_IB)
1157   // This is not a typo.  Instructions like BLENDVPD put
1158   // register IDs in 8-bit immediates nowadays.
1159   ENCODING("VR256",           ENCODING_IB)
1160   ENCODING("VR128",           ENCODING_IB)
1161   errs() << "Unhandled immediate encoding " << s << "\n";
1162   llvm_unreachable("Unhandled immediate encoding");
1163 }
1164
1165 OperandEncoding RecognizableInstr::rmRegisterEncodingFromString
1166   (const std::string &s,
1167    bool hasOpSizePrefix) {
1168   ENCODING("GR16",            ENCODING_RM)
1169   ENCODING("GR32",            ENCODING_RM)
1170   ENCODING("GR64",            ENCODING_RM)
1171   ENCODING("GR8",             ENCODING_RM)
1172   ENCODING("VR128",           ENCODING_RM)
1173   ENCODING("FR64",            ENCODING_RM)
1174   ENCODING("FR32",            ENCODING_RM)
1175   ENCODING("VR64",            ENCODING_RM)
1176   ENCODING("VR256",           ENCODING_RM)
1177   errs() << "Unhandled R/M register encoding " << s << "\n";
1178   llvm_unreachable("Unhandled R/M register encoding");
1179 }
1180
1181 OperandEncoding RecognizableInstr::roRegisterEncodingFromString
1182   (const std::string &s,
1183    bool hasOpSizePrefix) {
1184   ENCODING("GR16",            ENCODING_REG)
1185   ENCODING("GR32",            ENCODING_REG)
1186   ENCODING("GR64",            ENCODING_REG)
1187   ENCODING("GR8",             ENCODING_REG)
1188   ENCODING("VR128",           ENCODING_REG)
1189   ENCODING("FR64",            ENCODING_REG)
1190   ENCODING("FR32",            ENCODING_REG)
1191   ENCODING("VR64",            ENCODING_REG)
1192   ENCODING("SEGMENT_REG",     ENCODING_REG)
1193   ENCODING("DEBUG_REG",       ENCODING_REG)
1194   ENCODING("CONTROL_REG",     ENCODING_REG)
1195   ENCODING("VR256",           ENCODING_REG)
1196   errs() << "Unhandled reg/opcode register encoding " << s << "\n";
1197   llvm_unreachable("Unhandled reg/opcode register encoding");
1198 }
1199
1200 OperandEncoding RecognizableInstr::vvvvRegisterEncodingFromString
1201   (const std::string &s,
1202    bool hasOpSizePrefix) {
1203   ENCODING("GR32",            ENCODING_VVVV)
1204   ENCODING("GR64",            ENCODING_VVVV)
1205   ENCODING("FR32",            ENCODING_VVVV)
1206   ENCODING("FR64",            ENCODING_VVVV)
1207   ENCODING("VR128",           ENCODING_VVVV)
1208   ENCODING("VR256",           ENCODING_VVVV)
1209   errs() << "Unhandled VEX.vvvv register encoding " << s << "\n";
1210   llvm_unreachable("Unhandled VEX.vvvv register encoding");
1211 }
1212
1213 OperandEncoding RecognizableInstr::memoryEncodingFromString
1214   (const std::string &s,
1215    bool hasOpSizePrefix) {
1216   ENCODING("i16mem",          ENCODING_RM)
1217   ENCODING("i32mem",          ENCODING_RM)
1218   ENCODING("i64mem",          ENCODING_RM)
1219   ENCODING("i8mem",           ENCODING_RM)
1220   ENCODING("ssmem",           ENCODING_RM)
1221   ENCODING("sdmem",           ENCODING_RM)
1222   ENCODING("f128mem",         ENCODING_RM)
1223   ENCODING("f256mem",         ENCODING_RM)
1224   ENCODING("f64mem",          ENCODING_RM)
1225   ENCODING("f32mem",          ENCODING_RM)
1226   ENCODING("i128mem",         ENCODING_RM)
1227   ENCODING("i256mem",         ENCODING_RM)
1228   ENCODING("f80mem",          ENCODING_RM)
1229   ENCODING("lea32mem",        ENCODING_RM)
1230   ENCODING("lea64_32mem",     ENCODING_RM)
1231   ENCODING("lea64mem",        ENCODING_RM)
1232   ENCODING("opaque32mem",     ENCODING_RM)
1233   ENCODING("opaque48mem",     ENCODING_RM)
1234   ENCODING("opaque80mem",     ENCODING_RM)
1235   ENCODING("opaque512mem",    ENCODING_RM)
1236   ENCODING("vx32mem",         ENCODING_RM)
1237   ENCODING("vy32mem",         ENCODING_RM)
1238   ENCODING("vx64mem",         ENCODING_RM)
1239   ENCODING("vy64mem",         ENCODING_RM)
1240   errs() << "Unhandled memory encoding " << s << "\n";
1241   llvm_unreachable("Unhandled memory encoding");
1242 }
1243
1244 OperandEncoding RecognizableInstr::relocationEncodingFromString
1245   (const std::string &s,
1246    bool hasOpSizePrefix) {
1247   if(!hasOpSizePrefix) {
1248     // For instructions without an OpSize prefix, a declared 16-bit register or
1249     // immediate encoding is special.
1250     ENCODING("i16imm",        ENCODING_IW)
1251   }
1252   ENCODING("i16imm",          ENCODING_Iv)
1253   ENCODING("i16i8imm",        ENCODING_IB)
1254   ENCODING("i32imm",          ENCODING_Iv)
1255   ENCODING("i32i8imm",        ENCODING_IB)
1256   ENCODING("i64i32imm",       ENCODING_ID)
1257   ENCODING("i64i8imm",        ENCODING_IB)
1258   ENCODING("i8imm",           ENCODING_IB)
1259   ENCODING("i64i32imm_pcrel", ENCODING_ID)
1260   ENCODING("i16imm_pcrel",    ENCODING_IW)
1261   ENCODING("i32imm_pcrel",    ENCODING_ID)
1262   ENCODING("brtarget",        ENCODING_Iv)
1263   ENCODING("brtarget8",       ENCODING_IB)
1264   ENCODING("i64imm",          ENCODING_IO)
1265   ENCODING("offset8",         ENCODING_Ia)
1266   ENCODING("offset16",        ENCODING_Ia)
1267   ENCODING("offset32",        ENCODING_Ia)
1268   ENCODING("offset64",        ENCODING_Ia)
1269   errs() << "Unhandled relocation encoding " << s << "\n";
1270   llvm_unreachable("Unhandled relocation encoding");
1271 }
1272
1273 OperandEncoding RecognizableInstr::opcodeModifierEncodingFromString
1274   (const std::string &s,
1275    bool hasOpSizePrefix) {
1276   ENCODING("RST",             ENCODING_I)
1277   ENCODING("GR32",            ENCODING_Rv)
1278   ENCODING("GR64",            ENCODING_RO)
1279   ENCODING("GR16",            ENCODING_Rv)
1280   ENCODING("GR8",             ENCODING_RB)
1281   ENCODING("GR16_NOAX",       ENCODING_Rv)
1282   ENCODING("GR32_NOAX",       ENCODING_Rv)
1283   ENCODING("GR64_NOAX",       ENCODING_RO)
1284   errs() << "Unhandled opcode modifier encoding " << s << "\n";
1285   llvm_unreachable("Unhandled opcode modifier encoding");
1286 }
1287 #undef ENCODING