utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Error.h"
  21 #include "llvm/TableGen/Record.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/StringExtras.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/ADT/Twine.h"
  26 #include "llvm/Support/Format.h"
  27 #include <algorithm>
  28 #include <set>
  29 using namespace llvm;
  30
  31 // runEnums - Print out enum values for all of the registers.
  32 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  33                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  34   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  35
  36   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  37   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  38
  39   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  40
  41   EmitSourceFileHeader("Target Register Enum Values", OS);
  42
  43   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  44   OS << "#undef GET_REGINFO_ENUM\n";
  45
  46   OS << "namespace llvm {\n\n";
  47
  48   OS << "class MCRegisterClass;\n"
  49      << "extern const MCRegisterClass " << Namespace
  50      << "MCRegisterClasses[];\n\n";
  51
  52   if (!Namespace.empty())
  53     OS << "namespace " << Namespace << " {\n";
  54   OS << "enum {\n  NoRegister,\n";
  55
  56   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  57     OS << "  " << Registers[i]->getName() << " = " <<
  58       Registers[i]->EnumValue << ",\n";
  59   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  60          "Register enum value mismatch!");
  61   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  62   OS << "};\n";
  63   if (!Namespace.empty())
  64     OS << "}\n";
  65
  66   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  67   if (!RegisterClasses.empty()) {
  68
  69     // RegisterClass enums are stored as uint16_t in the tables.
  70     assert(RegisterClasses.size() <= 0xffff &&
  71            "Too many register classes to fit in tables");
  72
  73     OS << "\n// Register classes\n";
  74     if (!Namespace.empty())
  75       OS << "namespace " << Namespace << " {\n";
  76     OS << "enum {\n";
  77     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  78       if (i) OS << ",\n";
  79       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  80       OS << " = " << i;
  81     }
  82     OS << "\n  };\n";
  83     if (!Namespace.empty())
  84       OS << "}\n";
  85   }
  86
  87   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  88   // If the only definition is the default NoRegAltName, we don't need to
  89   // emit anything.
  90   if (RegAltNameIndices.size() > 1) {
  91     OS << "\n// Register alternate name indices\n";
  92     if (!Namespace.empty())
  93       OS << "namespace " << Namespace << " {\n";
  94     OS << "enum {\n";
  95     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  96       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  97     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  98     OS << "};\n";
  99     if (!Namespace.empty())
 100       OS << "}\n";
 101   }
 102
 103   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 104   if (!SubRegIndices.empty()) {
 105     OS << "\n// Subregister indices\n";
 106     std::string Namespace =
 107       SubRegIndices[0]->getNamespace();
 108     if (!Namespace.empty())
 109       OS << "namespace " << Namespace << " {\n";
 110     OS << "enum {\n  NoSubRegister,\n";
 111     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 112       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 113     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 114     if (!Namespace.empty())
 115       OS << "}\n";
 116   }
 117
 118   OS << "} // End llvm namespace \n";
 119   OS << "#endif // GET_REGINFO_ENUM\n\n";
 120 }
 121
 122 void RegisterInfoEmitter::
 123 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 124                     const std::string &ClassName) {
 125   unsigned NumRCs = RegBank.getRegClasses().size();
 126   unsigned NumSets = RegBank.getNumRegPressureSets();
 127
 128   OS << "/// Get the weight in units of pressure for this register class.\n"
 129      << "const RegClassWeight &" << ClassName << "::\n"
 130      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 131      << "  static const RegClassWeight RCWeightTable[] = {\n";
 132   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 133     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 134     const CodeGenRegister::Set &Regs = RC.getMembers();
 135     if (Regs.empty())
 136       OS << "    {0, 0";
 137     else {
 138       std::vector<unsigned> RegUnits;
 139       RC.buildRegUnitSet(RegUnits);
 140       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 141          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 142     }
 143     OS << "},  \t// " << RC.getName() << "\n";
 144   }
 145   OS << "    {0, 0} };\n"
 146      << "  return RCWeightTable[RC->getID()];\n"
 147      << "}\n\n";
 148
 149   OS << "\n"
 150      << "// Get the number of dimensions of register pressure.\n"
 151      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 152      << "  return " << NumSets << ";\n}\n\n";
 153
 154   OS << "// Get the name of this register unit pressure set.\n"
 155      << "const char *" << ClassName << "::\n"
 156      << "getRegPressureSetName(unsigned Idx) const {\n"
 157      << "  static const char *PressureNameTable[] = {\n";
 158   for (unsigned i = 0; i < NumSets; ++i ) {
 159     OS << "    \"" << RegBank.getRegPressureSet(i).Name << "\",\n";
 160   }
 161   OS << "    0 };\n"
 162      << "  return PressureNameTable[Idx];\n"
 163      << "}\n\n";
 164
 165   OS << "// Get the register unit pressure limit for this dimension.\n"
 166      << "// This limit must be adjusted dynamically for reserved registers.\n"
 167      << "unsigned " << ClassName << "::\n"
 168      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 169      << "  static const unsigned PressureLimitTable[] = {\n";
 170   for (unsigned i = 0; i < NumSets; ++i ) {
 171     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 172     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 173        << ",  \t// " << i << ": " << RegUnits.Name << "\n";
 174   }
 175   OS << "    0 };\n"
 176      << "  return PressureLimitTable[Idx];\n"
 177      << "}\n\n";
 178
 179   OS << "/// Get the dimensions of register pressure "
 180      << "impacted by this register class.\n"
 181      << "/// Returns a -1 terminated array of pressure set IDs\n"
 182      << "const int* " << ClassName << "::\n"
 183      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n"
 184      << "  static const int RCSetsTable[] = {\n    ";
 185   std::vector<unsigned> RCSetStarts(NumRCs);
 186   for (unsigned i = 0, StartIdx = 0, e = NumRCs; i != e; ++i) {
 187     RCSetStarts[i] = StartIdx;
 188     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 189     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 190            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 191       OS << *PSetI << ",  ";
 192       ++StartIdx;
 193     }
 194     OS << "-1,  \t// " << RegBank.getRegClasses()[i]->getName() << "\n    ";
 195     ++StartIdx;
 196   }
 197   OS << "-1 };\n";
 198   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 199   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 200     OS << RCSetStarts[i] << ",";
 201   }
 202   OS << "0 };\n"
 203      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 204      << "  return &RCSetsTable[SetListStart];\n"
 205      << "}\n\n";
 206 }
 207
 208 void
 209 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 210                                        const std::vector<CodeGenRegister*> &Regs,
 211                                           bool isCtor) {
 212   // Collect all information about dwarf register numbers
 213   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 214   DwarfRegNumsMapTy DwarfRegNums;
 215
 216   // First, just pull all provided information to the map
 217   unsigned maxLength = 0;
 218   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 219     Record *Reg = Regs[i]->TheDef;
 220     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 221     maxLength = std::max((size_t)maxLength, RegNums.size());
 222     if (DwarfRegNums.count(Reg))
 223       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 224                    getQualifiedName(Reg) + "specified multiple times");
 225     DwarfRegNums[Reg] = RegNums;
 226   }
 227
 228   if (!maxLength)
 229     return;
 230
 231   // Now we know maximal length of number list. Append -1's, where needed
 232   for (DwarfRegNumsMapTy::iterator
 233        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 234     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 235       I->second.push_back(-1);
 236
 237   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 238
 239   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 240
 241   // Emit reverse information about the dwarf register numbers.
 242   for (unsigned j = 0; j < 2; ++j) {
 243     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 244       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 245       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 246       OS << i << "Dwarf2L[]";
 247
 248       if (!isCtor) {
 249         OS << " = {\n";
 250
 251         // Store the mapping sorted by the LLVM reg num so lookup can be done
 252         // with a binary search.
 253         std::map<uint64_t, Record*> Dwarf2LMap;
 254         for (DwarfRegNumsMapTy::iterator
 255                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 256           int DwarfRegNo = I->second[i];
 257           if (DwarfRegNo < 0)
 258             continue;
 259           Dwarf2LMap[DwarfRegNo] = I->first;
 260         }
 261
 262         for (std::map<uint64_t, Record*>::iterator
 263                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 264           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 265              << " },\n";
 266
 267         OS << "};\n";
 268       } else {
 269         OS << ";\n";
 270       }
 271
 272       // We have to store the size in a const global, it's used in multiple
 273       // places.
 274       OS << "extern const unsigned " << Namespace
 275          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 276       if (!isCtor)
 277         OS << " = sizeof(" << Namespace
 278            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 279            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 280       else
 281         OS << ";\n\n";
 282     }
 283   }
 284
 285   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 286     Record *Reg = Regs[i]->TheDef;
 287     const RecordVal *V = Reg->getValue("DwarfAlias");
 288     if (!V || !V->getValue())
 289       continue;
 290
 291     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 292     Record *Alias = DI->getDef();
 293     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 294   }
 295
 296   // Emit information about the dwarf register numbers.
 297   for (unsigned j = 0; j < 2; ++j) {
 298     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 299       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 300       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 301       OS << i << "L2Dwarf[]";
 302       if (!isCtor) {
 303         OS << " = {\n";
 304         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 305         // with a binary search.
 306         for (DwarfRegNumsMapTy::iterator
 307                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 308           int RegNo = I->second[i];
 309           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 310             continue;
 311
 312           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 313              << "U },\n";
 314         }
 315         OS << "};\n";
 316       } else {
 317         OS << ";\n";
 318       }
 319
 320       // We have to store the size in a const global, it's used in multiple
 321       // places.
 322       OS << "extern const unsigned " << Namespace
 323          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 324       if (!isCtor)
 325         OS << " = sizeof(" << Namespace
 326            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 327            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 328       else
 329         OS << ";\n\n";
 330     }
 331   }
 332 }
 333
 334 void
 335 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 336                                     const std::vector<CodeGenRegister*> &Regs,
 337                                     bool isCtor) {
 338   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 339   // to the MCRegisterInfo object.
 340   unsigned maxLength = 0;
 341   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 342     Record *Reg = Regs[i]->TheDef;
 343     maxLength = std::max((size_t)maxLength,
 344                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 345   }
 346
 347   if (!maxLength)
 348     return;
 349
 350   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 351
 352   // Emit reverse information about the dwarf register numbers.
 353   for (unsigned j = 0; j < 2; ++j) {
 354     OS << "  switch (";
 355     if (j == 0)
 356       OS << "DwarfFlavour";
 357     else
 358       OS << "EHFlavour";
 359     OS << ") {\n"
 360      << "  default:\n"
 361      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 362
 363     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 364       OS << "  case " << i << ":\n";
 365       OS << "    ";
 366       if (!isCtor)
 367         OS << "RI->";
 368       std::string Tmp;
 369       raw_string_ostream(Tmp) << Namespace
 370                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 371                               << "Dwarf2L";
 372       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 373       if (j == 0)
 374           OS << "false";
 375         else
 376           OS << "true";
 377       OS << ");\n";
 378       OS << "    break;\n";
 379     }
 380     OS << "  }\n";
 381   }
 382
 383   // Emit information about the dwarf register numbers.
 384   for (unsigned j = 0; j < 2; ++j) {
 385     OS << "  switch (";
 386     if (j == 0)
 387       OS << "DwarfFlavour";
 388     else
 389       OS << "EHFlavour";
 390     OS << ") {\n"
 391        << "  default:\n"
 392        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 393
 394     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 395       OS << "  case " << i << ":\n";
 396       OS << "    ";
 397       if (!isCtor)
 398         OS << "RI->";
 399       std::string Tmp;
 400       raw_string_ostream(Tmp) << Namespace
 401                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 402                               << "L2Dwarf";
 403       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 404       if (j == 0)
 405           OS << "false";
 406         else
 407           OS << "true";
 408       OS << ");\n";
 409       OS << "    break;\n";
 410     }
 411     OS << "  }\n";
 412   }
 413 }
 414
 415 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 416 // Width is the number of bits per hex number.
 417 static void printBitVectorAsHex(raw_ostream &OS,
 418                                 const BitVector &Bits,
 419                                 unsigned Width) {
 420   assert(Width <= 32 && "Width too large");
 421   unsigned Digits = (Width + 3) / 4;
 422   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 423     unsigned Value = 0;
 424     for (unsigned j = 0; j != Width && i + j != e; ++j)
 425       Value |= Bits.test(i + j) << j;
 426     OS << format("0x%0*x, ", Digits, Value);
 427   }
 428 }
 429
 430 // Helper to emit a set of bits into a constant byte array.
 431 class BitVectorEmitter {
 432   BitVector Values;
 433 public:
 434   void add(unsigned v) {
 435     if (v >= Values.size())
 436       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 437     Values[v] = true;
 438   }
 439
 440   void print(raw_ostream &OS) {
 441     printBitVectorAsHex(OS, Values, 8);
 442   }
 443 };
 444
 445 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 446   OS << getQualifiedName(Reg->TheDef);
 447 }
 448
 449 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 450   OS << getEnumName(VT);
 451 }
 452
 453 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 454   OS << Idx->getQualifiedName();
 455 }
 456
 457 // Differentially encoded register and regunit lists allow for better
 458 // compression on regular register banks. The sequence is computed from the
 459 // differential list as:
 460 //
 461 //   out[0] = InitVal;
 462 //   out[n+1] = out[n] + diff[n]; // n = 0, 1, ...
 463 //
 464 // The initial value depends on the specific list. The list is terminated by a
 465 // 0 differential which means we can't encode repeated elements.
 466
 467 typedef SmallVector<uint16_t, 4> DiffVec;
 468
 469 // Differentially encode a sequence of numbers into V. The starting value and
 470 // terminating 0 are not added to V, so it will have the same size as List.
 471 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, ArrayRef<unsigned> List) {
 472   assert(V.empty() && "Clear DiffVec before diffEncode.");
 473   uint16_t Val = uint16_t(InitVal);
 474   for (unsigned i = 0; i != List.size(); ++i) {
 475     uint16_t Cur = List[i];
 476     V.push_back(Cur - Val);
 477     Val = Cur;
 478   }
 479   return V;
 480 }
 481
 482 static void printDiff16(raw_ostream &OS, uint16_t Val) {
 483   OS << Val;
 484 }
 485
 486 //
 487 // runMCDesc - Print out MC register descriptions.
 488 //
 489 void
 490 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 491                                CodeGenRegBank &RegBank) {
 492   EmitSourceFileHeader("MC Register Information", OS);
 493
 494   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 495   OS << "#undef GET_REGINFO_MC_DESC\n";
 496
 497   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 498
 499   // The lists of sub-registers, super-registers, and overlaps all go in the
 500   // same array. That allows us to share suffixes.
 501   typedef std::vector<const CodeGenRegister*> RegVec;
 502   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 503   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 504   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 505
 506   // Differentially encoded lists.
 507   SequenceToOffsetTable<DiffVec> DiffSeqs;
 508   SmallVector<DiffVec, 4> RegUnitLists(Regs.size());
 509   SmallVector<unsigned, 4> RegUnitInitScale(Regs.size());
 510
 511   SequenceToOffsetTable<std::string> RegStrings;
 512
 513   // Precompute register lists for the SequenceToOffsetTable.
 514   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 515     const CodeGenRegister *Reg = Regs[i];
 516
 517     RegStrings.add(Reg->getName());
 518
 519     // Compute the ordered sub-register list.
 520     SetVector<const CodeGenRegister*> SR;
 521     Reg->addSubRegsPreOrder(SR, RegBank);
 522     RegVec &SubRegList = SubRegLists[i];
 523     SubRegList.assign(SR.begin(), SR.end());
 524     RegSeqs.add(SubRegList);
 525
 526     // Super-registers are already computed.
 527     const RegVec &SuperRegList = Reg->getSuperRegs();
 528     RegSeqs.add(SuperRegList);
 529
 530     // The list of overlaps doesn't need to have any particular order, except
 531     // Reg itself must be the first element. Pick an ordering that has one of
 532     // the other lists as a suffix.
 533     RegVec &OverlapList = OverlapLists[i];
 534     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 535                            SubRegList : SuperRegList;
 536     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 537
 538     // First element is Reg itself.
 539     OverlapList.push_back(Reg);
 540     Omit.insert(Reg);
 541
 542     // Any elements not in Suffix.
 543     CodeGenRegister::Set OSet;
 544     Reg->computeOverlaps(OSet, RegBank);
 545     std::set_difference(OSet.begin(), OSet.end(),
 546                         Omit.begin(), Omit.end(),
 547                         std::back_inserter(OverlapList),
 548                         CodeGenRegister::Less());
 549
 550     // Finally, Suffix itself.
 551     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 552     RegSeqs.add(OverlapList);
 553
 554     // Differentially encode the register unit list, seeded by register number.
 555     // First compute a scale factor that allows more diff-lists to be reused:
 556     //
 557     //   D0 -> (S0, S1)
 558     //   D1 -> (S2, S3)
 559     //
 560     // A scale factor of 2 allows D0 and D1 to share a diff-list. The initial
 561     // value for the differential decoder is the register number multiplied by
 562     // the scale.
 563     //
 564     // Check the neighboring registers for arithmetic progressions.
 565     unsigned ScaleA = ~0u, ScaleB = ~0u;
 566     ArrayRef<unsigned> RUs = Reg->getNativeRegUnits();
 567     if (i > 0 && Regs[i-1]->getNativeRegUnits().size() == RUs.size())
 568       ScaleB = RUs.front() - Regs[i-1]->getNativeRegUnits().front();
 569     if (i+1 != Regs.size() &&
 570         Regs[i+1]->getNativeRegUnits().size() == RUs.size())
 571       ScaleA = Regs[i+1]->getNativeRegUnits().front() - RUs.front();
 572     unsigned Scale = std::min(ScaleB, ScaleA);
 573     // Default the scale to 0 if it can't be encoded in 4 bits.
 574     if (Scale >= 16)
 575       Scale = 0;
 576     RegUnitInitScale[i] = Scale;
 577     DiffSeqs.add(diffEncode(RegUnitLists[i], Scale * Reg->EnumValue, RUs));
 578   }
 579
 580   // Compute the final layout of the sequence table.
 581   RegSeqs.layout();
 582   DiffSeqs.layout();
 583
 584   OS << "namespace llvm {\n\n";
 585
 586   const std::string &TargetName = Target.getName();
 587
 588   // Emit the shared table of register lists.
 589   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 590   RegSeqs.emit(OS, printRegister);
 591   OS << "};\n\n";
 592
 593   // Emit the shared table of differential lists.
 594   OS << "extern const uint16_t " << TargetName << "RegDiffLists[] = {\n";
 595   DiffSeqs.emit(OS, printDiff16);
 596   OS << "};\n\n";
 597
 598   // Emit the string table.
 599   RegStrings.layout();
 600   OS << "extern const char " << TargetName << "RegStrings[] = {\n";
 601   RegStrings.emit(OS, printChar);
 602   OS << "};\n\n";
 603
 604   OS << "extern const MCRegisterDesc " << TargetName
 605      << "RegDesc[] = { // Descriptors\n";
 606   OS << "  { " << RegStrings.get("") << ", 0, 0, 0, 0 },\n";
 607
 608   // Emit the register descriptors now.
 609   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 610     const CodeGenRegister *Reg = Regs[i];
 611     OS << "  { " << RegStrings.get(Reg->getName()) << ", "
 612        << RegSeqs.get(OverlapLists[i]) << ", "
 613        << RegSeqs.get(SubRegLists[i]) << ", "
 614        << RegSeqs.get(Reg->getSuperRegs()) << ", "
 615        << (DiffSeqs.get(RegUnitLists[i])*16 + RegUnitInitScale[i]) << " },\n";
 616   }
 617   OS << "};\n\n";      // End of register descriptors...
 618
 619   // Emit the table of register unit roots. Each regunit has one or two root
 620   // registers.
 621   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2] = {\n";
 622   for (unsigned i = 0, e = RegBank.getNumNativeRegUnits(); i != e; ++i) {
 623     ArrayRef<const CodeGenRegister*> Roots = RegBank.getRegUnit(i).getRoots();
 624     assert(!Roots.empty() && "All regunits must have a root register.");
 625     assert(Roots.size() <= 2 && "More than two roots not supported yet.");
 626     OS << "  { " << getQualifiedName(Roots.front()->TheDef);
 627     for (unsigned r = 1; r != Roots.size(); ++r)
 628       OS << ", " << getQualifiedName(Roots[r]->TheDef);
 629     OS << " },\n";
 630   }
 631   OS << "};\n\n";
 632
 633   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 634
 635   // Loop over all of the register classes... emitting each one.
 636   OS << "namespace {     // Register classes...\n";
 637
 638   // Emit the register enum value arrays for each RegisterClass
 639   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 640     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 641     ArrayRef<Record*> Order = RC.getOrder();
 642
 643     // Give the register class a legal C name if it's anonymous.
 644     std::string Name = RC.getName();
 645
 646     // Emit the register list now.
 647     OS << "  // " << Name << " Register Class...\n"
 648        << "  const uint16_t " << Name
 649        << "[] = {\n    ";
 650     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 651       Record *Reg = Order[i];
 652       OS << getQualifiedName(Reg) << ", ";
 653     }
 654     OS << "\n  };\n\n";
 655
 656     OS << "  // " << Name << " Bit set.\n"
 657        << "  const uint8_t " << Name
 658        << "Bits[] = {\n    ";
 659     BitVectorEmitter BVE;
 660     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 661       Record *Reg = Order[i];
 662       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 663     }
 664     BVE.print(OS);
 665     OS << "\n  };\n\n";
 666
 667   }
 668   OS << "}\n\n";
 669
 670   OS << "extern const MCRegisterClass " << TargetName
 671      << "MCRegisterClasses[] = {\n";
 672
 673   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 674     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 675
 676     // Asserts to make sure values will fit in table assuming types from
 677     // MCRegisterInfo.h
 678     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 679     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 680     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 681
 682     OS << "  { " << '\"' << RC.getName() << "\", "
 683        << RC.getName() << ", " << RC.getName() << "Bits, "
 684        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 685        << RC.getQualifiedName() + "RegClassID" << ", "
 686        << RC.SpillSize/8 << ", "
 687        << RC.SpillAlignment/8 << ", "
 688        << RC.CopyCost << ", "
 689        << RC.Allocatable << " },\n";
 690   }
 691
 692   OS << "};\n\n";
 693
 694   // Emit the data table for getSubReg().
 695   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 696   if (SubRegIndices.size()) {
 697     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 698        << SubRegIndices.size() << "] = {\n";
 699     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 700       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 701       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 702       if (SRM.empty()) {
 703         OS << "  {0},\n";
 704         continue;
 705       }
 706       OS << "  {";
 707       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 708         // FIXME: We really should keep this to 80 columns...
 709         CodeGenRegister::SubRegMap::const_iterator SubReg =
 710           SRM.find(SubRegIndices[j]);
 711         if (SubReg != SRM.end())
 712           OS << getQualifiedName(SubReg->second->TheDef);
 713         else
 714           OS << "0";
 715         if (j != je - 1)
 716           OS << ", ";
 717       }
 718       OS << "}" << (i != e ? "," : "") << "\n";
 719     }
 720     OS << "};\n\n";
 721     OS << "const uint16_t *get" << TargetName
 722        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 723        << "SubRegTable;\n}\n\n";
 724   }
 725
 726   EmitRegMappingTables(OS, Regs, false);
 727
 728   // Emit Reg encoding table
 729   OS << "extern const uint16_t " << TargetName;
 730   OS << "RegEncodingTable[] = {\n";
 731   // Add entry for NoRegister
 732   OS << "  0,\n";
 733   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 734     Record *Reg = Regs[i]->TheDef;
 735     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
 736     uint64_t Value = 0;
 737     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
 738       if (BitInit *B = dynamic_cast<BitInit*>(BI->getBit(b)))
 739       Value |= (uint64_t)B->getValue() << b;
 740     }
 741     OS << "  " << Value << ",\n";
 742   }
 743   OS << "};\n";       // End of HW encoding table
 744
 745   // MCRegisterInfo initialization routine.
 746   OS << "static inline void Init" << TargetName
 747      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 748      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 749   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 750      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 751      << RegisterClasses.size() << ", "
 752      << TargetName << "RegUnitRoots, "
 753      << RegBank.getNumNativeRegUnits() << ", "
 754      << TargetName << "RegLists, "
 755      << TargetName << "RegDiffLists, "
 756      << TargetName << "RegStrings, ";
 757   if (SubRegIndices.size() != 0)
 758     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 759        << SubRegIndices.size() << ",\n";
 760   else
 761     OS << "NULL, 0,\n";
 762
 763   OS << "  " << TargetName << "RegEncodingTable);\n\n";
 764
 765   EmitRegMapping(OS, Regs, false);
 766
 767   OS << "}\n\n";
 768
 769   OS << "} // End llvm namespace \n";
 770   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 771 }
 772
 773 void
 774 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 775                                      CodeGenRegBank &RegBank) {
 776   EmitSourceFileHeader("Register Information Header Fragment", OS);
 777
 778   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 779   OS << "#undef GET_REGINFO_HEADER\n";
 780
 781   const std::string &TargetName = Target.getName();
 782   std::string ClassName = TargetName + "GenRegisterInfo";
 783
 784   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 785
 786   OS << "namespace llvm {\n\n";
 787
 788   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 789      << "  explicit " << ClassName
 790      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 791      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 792      << "     { return false; }\n";
 793   if (!RegBank.getSubRegIndices().empty()) {
 794     OS << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 795       << "  const TargetRegisterClass *"
 796       "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n";
 797   }
 798   OS << "  const RegClassWeight &getRegClassWeight("
 799      << "const TargetRegisterClass *RC) const;\n"
 800      << "  unsigned getNumRegPressureSets() const;\n"
 801      << "  const char *getRegPressureSetName(unsigned Idx) const;\n"
 802      << "  unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 803      << "  const int *getRegClassPressureSets("
 804      << "const TargetRegisterClass *RC) const;\n"
 805      << "};\n\n";
 806
 807   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 808
 809   if (!RegisterClasses.empty()) {
 810     OS << "namespace " << RegisterClasses[0]->Namespace
 811        << " { // Register classes\n";
 812
 813     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 814       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 815       const std::string &Name = RC.getName();
 816
 817       // Output the extern for the instance.
 818       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 819     }
 820     OS << "} // end of namespace " << TargetName << "\n\n";
 821   }
 822   OS << "} // End llvm namespace \n";
 823   OS << "#endif // GET_REGINFO_HEADER\n\n";
 824 }
 825
 826 //
 827 // runTargetDesc - Output the target register and register file descriptions.
 828 //
 829 void
 830 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 831                                    CodeGenRegBank &RegBank){
 832   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 833
 834   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 835   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 836
 837   OS << "namespace llvm {\n\n";
 838
 839   // Get access to MCRegisterClass data.
 840   OS << "extern const MCRegisterClass " << Target.getName()
 841      << "MCRegisterClasses[];\n";
 842
 843   // Start out by emitting each of the register classes.
 844   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 845   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 846
 847   // Collect all registers belonging to any allocatable class.
 848   std::set<Record*> AllocatableRegs;
 849
 850   // Collect allocatable registers.
 851   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 852     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 853     ArrayRef<Record*> Order = RC.getOrder();
 854
 855     if (RC.Allocatable)
 856       AllocatableRegs.insert(Order.begin(), Order.end());
 857   }
 858
 859   // Build a shared array of value types.
 860   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 861   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 862     VTSeqs.add(RegisterClasses[rc]->VTs);
 863   VTSeqs.layout();
 864   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 865   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 866   OS << "};\n";
 867
 868   // Emit SubRegIndex names, skipping 0
 869   OS << "\nstatic const char *const SubRegIndexTable[] = { \"";
 870   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 871     OS << SubRegIndices[i]->getName();
 872     if (i+1 != e)
 873       OS << "\", \"";
 874   }
 875   OS << "\" };\n\n";
 876
 877   // Emit names of the anonymous subreg indices.
 878   unsigned NamedIndices = RegBank.getNumNamedIndices();
 879   if (SubRegIndices.size() > NamedIndices) {
 880     OS << "  enum {";
 881     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 882       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 883       if (i+1 != e)
 884         OS << ',';
 885     }
 886     OS << "\n  };\n\n";
 887   }
 888   OS << "\n";
 889
 890   // Now that all of the structs have been emitted, emit the instances.
 891   if (!RegisterClasses.empty()) {
 892     OS << "\nstatic const TargetRegisterClass *const "
 893        << "NullRegClasses[] = { NULL };\n\n";
 894
 895     // Emit register class bit mask tables. The first bit mask emitted for a
 896     // register class, RC, is the set of sub-classes, including RC itself.
 897     //
 898     // If RC has super-registers, also create a list of subreg indices and bit
 899     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
 900     // SuperRC, that satisfies:
 901     //
 902     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
 903     //
 904     // The 0-terminated list of subreg indices starts at:
 905     //
 906     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
 907     //
 908     // The corresponding bitmasks follow the sub-class mask in memory. Each
 909     // mask has RCMaskWords uint32_t entries.
 910     //
 911     // Every bit mask present in the list has at least one bit set.
 912
 913     // Compress the sub-reg index lists.
 914     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
 915     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
 916     SequenceToOffsetTable<IdxList> SuperRegIdxSeqs;
 917     BitVector MaskBV(RegisterClasses.size());
 918
 919     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 920       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 921       OS << "static const uint32_t " << RC.getName() << "SubClassMask[] = {\n  ";
 922       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 923
 924       // Emit super-reg class masks for any relevant SubRegIndices that can
 925       // project into RC.
 926       IdxList &SRIList = SuperRegIdxLists[rc];
 927       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 928         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 929         MaskBV.reset();
 930         RC.getSuperRegClasses(Idx, MaskBV);
 931         if (MaskBV.none())
 932           continue;
 933         SRIList.push_back(Idx);
 934         OS << "\n  ";
 935         printBitVectorAsHex(OS, MaskBV, 32);
 936         OS << "// " << Idx->getName();
 937       }
 938       SuperRegIdxSeqs.add(SRIList);
 939       OS << "\n};\n\n";
 940     }
 941
 942     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
 943     SuperRegIdxSeqs.layout();
 944     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
 945     OS << "};\n\n";
 946
 947     // Emit NULL terminated super-class lists.
 948     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 949       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 950       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 951
 952       // Skip classes without supers.  We can reuse NullRegClasses.
 953       if (Supers.empty())
 954         continue;
 955
 956       OS << "static const TargetRegisterClass *const "
 957          << RC.getName() << "Superclasses[] = {\n";
 958       for (unsigned i = 0; i != Supers.size(); ++i)
 959         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 960       OS << "  NULL\n};\n\n";
 961     }
 962
 963     // Emit methods.
 964     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 965       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 966       if (!RC.AltOrderSelect.empty()) {
 967         OS << "\nstatic inline unsigned " << RC.getName()
 968            << "AltOrderSelect(const MachineFunction &MF) {"
 969            << RC.AltOrderSelect << "}\n\n"
 970            << "static ArrayRef<uint16_t> " << RC.getName()
 971            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 972         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 973           ArrayRef<Record*> Elems = RC.getOrder(oi);
 974           if (!Elems.empty()) {
 975             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 976             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 977               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 978             OS << " };\n";
 979           }
 980         }
 981         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 982            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 983            << "  const ArrayRef<uint16_t> Order[] = {\n"
 984            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 985         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 986           if (RC.getOrder(oi).empty())
 987             OS << "),\n    ArrayRef<uint16_t>(";
 988           else
 989             OS << "),\n    makeArrayRef(AltOrder" << oi;
 990         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 991            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 992            << ");\n  return Order[Select];\n}\n";
 993         }
 994     }
 995
 996     // Now emit the actual value-initialized register class instances.
 997     OS << "namespace " << RegisterClasses[0]->Namespace
 998        << " {   // Register class instances\n";
 999
1000     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1001       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1002       OS << "  extern const TargetRegisterClass "
1003          << RegisterClasses[i]->getName() << "RegClass = {\n    "
1004          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
1005          << "RegClassID],\n    "
1006          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
1007          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
1008          << SuperRegIdxSeqs.get(SuperRegIdxLists[i]) << ",\n    ";
1009       if (RC.getSuperClasses().empty())
1010         OS << "NullRegClasses,\n    ";
1011       else
1012         OS << RC.getName() << "Superclasses,\n    ";
1013       if (RC.AltOrderSelect.empty())
1014         OS << "0\n";
1015       else
1016         OS << RC.getName() << "GetRawAllocationOrder\n";
1017       OS << "  };\n\n";
1018     }
1019
1020     OS << "}\n";
1021   }
1022
1023   OS << "\nnamespace {\n";
1024   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
1025   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
1026     OS << "    &" << RegisterClasses[i]->getQualifiedName()
1027        << "RegClass,\n";
1028   OS << "  };\n";
1029   OS << "}\n";       // End of anonymous namespace...
1030
1031   // Emit extra information about registers.
1032   const std::string &TargetName = Target.getName();
1033   OS << "\nstatic const TargetRegisterInfoDesc "
1034      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
1035   OS << "  { 0, 0 },\n";
1036
1037   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
1038   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1039     const CodeGenRegister &Reg = *Regs[i];
1040     OS << "  { ";
1041     OS << Reg.CostPerUse << ", "
1042        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
1043   }
1044   OS << "};\n";      // End of register descriptors...
1045
1046
1047   std::string ClassName = Target.getName() + "GenRegisterInfo";
1048
1049   // Emit composeSubRegIndices
1050   if (!SubRegIndices.empty()) {
1051     OS << "unsigned " << ClassName
1052       << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
1053       << "  switch (IdxA) {\n"
1054       << "  default:\n    return IdxB;\n";
1055     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1056       bool Open = false;
1057       for (unsigned j = 0; j != e; ++j) {
1058         if (CodeGenSubRegIndex *Comp =
1059             SubRegIndices[i]->compose(SubRegIndices[j])) {
1060           if (!Open) {
1061             OS << "  case " << SubRegIndices[i]->getQualifiedName()
1062               << ": switch(IdxB) {\n    default: return IdxB;\n";
1063             Open = true;
1064           }
1065           OS << "    case " << SubRegIndices[j]->getQualifiedName()
1066             << ": return " << Comp->getQualifiedName() << ";\n";
1067         }
1068       }
1069       if (Open)
1070         OS << "    }\n";
1071     }
1072     OS << "  }\n}\n\n";
1073   }
1074
1075   // Emit getSubClassWithSubReg.
1076   if (!SubRegIndices.empty()) {
1077     OS << "const TargetRegisterClass *" << ClassName
1078        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
1079        << " const {\n";
1080     // Use the smallest type that can hold a regclass ID with room for a
1081     // sentinel.
1082     if (RegisterClasses.size() < UINT8_MAX)
1083       OS << "  static const uint8_t Table[";
1084     else if (RegisterClasses.size() < UINT16_MAX)
1085       OS << "  static const uint16_t Table[";
1086     else
1087       throw "Too many register classes.";
1088     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
1089     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1090       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1091       OS << "    {\t// " << RC.getName() << "\n";
1092       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1093         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1094         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
1095           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
1096              << " -> " << SRC->getName() << "\n";
1097         else
1098           OS << "      0,\t// " << Idx->getName() << "\n";
1099       }
1100       OS << "    },\n";
1101     }
1102     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1103        << "  if (!Idx) return RC;\n  --Idx;\n"
1104        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1105        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1106        << "  return TV ? getRegClass(TV - 1) : 0;\n}\n\n";
1107   }
1108
1109   EmitRegUnitPressure(OS, RegBank, ClassName);
1110
1111   // Emit the constructor of the class...
1112   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1113   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
1114   OS << "extern const uint16_t " << TargetName << "RegDiffLists[];\n";
1115   OS << "extern const char " << TargetName << "RegStrings[];\n";
1116   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2];\n";
1117   if (SubRegIndices.size() != 0)
1118     OS << "extern const uint16_t *get" << TargetName
1119        << "SubRegTable();\n";
1120   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1121
1122   EmitRegMappingTables(OS, Regs, true);
1123
1124   OS << ClassName << "::\n" << ClassName
1125      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
1126      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1127      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1128      << "             SubRegIndexTable) {\n"
1129      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1130      << Regs.size()+1 << ", RA,\n                     " << TargetName
1131      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1132      << "                     " << TargetName << "RegUnitRoots,\n"
1133      << "                     " << RegBank.getNumNativeRegUnits() << ",\n"
1134      << "                     " << TargetName << "RegLists,\n"
1135      << "                     " << TargetName << "RegDiffLists,\n"
1136      << "                     " << TargetName << "RegStrings,\n"
1137      << "                     ";
1138   if (SubRegIndices.size() != 0)
1139     OS << "get" << TargetName << "SubRegTable(), "
1140        << SubRegIndices.size() << ",\n";
1141   else
1142     OS << "NULL, 0,\n";
1143
1144   OS << "                     " << TargetName << "RegEncodingTable);\n\n";
1145
1146   EmitRegMapping(OS, Regs, true);
1147
1148   OS << "}\n\n";
1149
1150
1151   // Emit CalleeSavedRegs information.
1152   std::vector<Record*> CSRSets =
1153     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1154   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1155     Record *CSRSet = CSRSets[i];
1156     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1157     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1158
1159     // Emit the *_SaveList list of callee-saved registers.
1160     OS << "static const uint16_t " << CSRSet->getName()
1161        << "_SaveList[] = { ";
1162     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1163       OS << getQualifiedName((*Regs)[r]) << ", ";
1164     OS << "0 };\n";
1165
1166     // Emit the *_RegMask bit mask of call-preserved registers.
1167     OS << "static const uint32_t " << CSRSet->getName()
1168        << "_RegMask[] = { ";
1169     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1170     OS << "};\n";
1171   }
1172   OS << "\n\n";
1173
1174   OS << "} // End llvm namespace \n";
1175   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1176 }
1177
1178 void RegisterInfoEmitter::run(raw_ostream &OS) {
1179   CodeGenTarget Target(Records);
1180   CodeGenRegBank &RegBank = Target.getRegBank();
1181   RegBank.computeDerivedInfo();
1182
1183   runEnums(OS, Target, RegBank);
1184   runMCDesc(OS, Target, RegBank);
1185   runTargetHeader(OS, Target, RegBank);
1186   runTargetDesc(OS, Target, RegBank);
1187 }