utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "llvm/TableGen/Record.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/Support/Format.h"
  24 #include <algorithm>
  25 #include <set>
  26 using namespace llvm;
  27
  28 // runEnums - Print out enum values for all of the registers.
  29 void
  30 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  35
  36   EmitSourceFileHeader("Target Register Enum Values", OS);
  37
  38   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  39   OS << "#undef GET_REGINFO_ENUM\n";
  40
  41   OS << "namespace llvm {\n\n";
  42
  43   OS << "class MCRegisterClass;\n"
  44      << "extern const MCRegisterClass " << Namespace
  45      << "MCRegisterClasses[];\n\n";
  46
  47   if (!Namespace.empty())
  48     OS << "namespace " << Namespace << " {\n";
  49   OS << "enum {\n  NoRegister,\n";
  50
  51   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  52     OS << "  " << Registers[i]->getName() << " = " <<
  53       Registers[i]->EnumValue << ",\n";
  54   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  55          "Register enum value mismatch!");
  56   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  57   OS << "};\n";
  58   if (!Namespace.empty())
  59     OS << "}\n";
  60
  61   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  62   if (!RegisterClasses.empty()) {
  63     OS << "\n// Register classes\n";
  64     if (!Namespace.empty())
  65       OS << "namespace " << Namespace << " {\n";
  66     OS << "enum {\n";
  67     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  68       if (i) OS << ",\n";
  69       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  70       OS << " = " << i;
  71     }
  72     OS << "\n  };\n";
  73     if (!Namespace.empty())
  74       OS << "}\n";
  75   }
  76
  77   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  78   // If the only definition is the default NoRegAltName, we don't need to
  79   // emit anything.
  80   if (RegAltNameIndices.size() > 1) {
  81     OS << "\n// Register alternate name indices\n";
  82     if (!Namespace.empty())
  83       OS << "namespace " << Namespace << " {\n";
  84     OS << "enum {\n";
  85     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  86       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  87     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  88     OS << "};\n";
  89     if (!Namespace.empty())
  90       OS << "}\n";
  91   }
  92
  93   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
  94   if (!SubRegIndices.empty()) {
  95     OS << "\n// Subregister indices\n";
  96     std::string Namespace =
  97       SubRegIndices[0]->getNamespace();
  98     if (!Namespace.empty())
  99       OS << "namespace " << Namespace << " {\n";
 100     OS << "enum {\n  NoSubRegister,\n";
 101     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 102       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 103     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 104     if (!Namespace.empty())
 105       OS << "}\n";
 106   }
 107
 108   OS << "} // End llvm namespace \n";
 109   OS << "#endif // GET_REGINFO_ENUM\n\n";
 110 }
 111
 112 void
 113 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 114                                     const std::vector<CodeGenRegister*> &Regs,
 115                                     bool isCtor) {
 116
 117   // Collect all information about dwarf register numbers
 118   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 119   DwarfRegNumsMapTy DwarfRegNums;
 120
 121   // First, just pull all provided information to the map
 122   unsigned maxLength = 0;
 123   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 124     Record *Reg = Regs[i]->TheDef;
 125     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 126     maxLength = std::max((size_t)maxLength, RegNums.size());
 127     if (DwarfRegNums.count(Reg))
 128       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 129              << "specified multiple times\n";
 130     DwarfRegNums[Reg] = RegNums;
 131   }
 132
 133   if (!maxLength)
 134     return;
 135
 136   // Now we know maximal length of number list. Append -1's, where needed
 137   for (DwarfRegNumsMapTy::iterator
 138        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 139     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 140       I->second.push_back(-1);
 141
 142   // Emit reverse information about the dwarf register numbers.
 143   for (unsigned j = 0; j < 2; ++j) {
 144     OS << "  switch (";
 145     if (j == 0)
 146       OS << "DwarfFlavour";
 147     else
 148       OS << "EHFlavour";
 149     OS << ") {\n"
 150      << "  default:\n"
 151      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 152
 153     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 154       OS << "  case " << i << ":\n";
 155       for (DwarfRegNumsMapTy::iterator
 156              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 157         int DwarfRegNo = I->second[i];
 158         if (DwarfRegNo < 0)
 159           continue;
 160         OS << "    ";
 161         if (!isCtor)
 162           OS << "RI->";
 163         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 164            << getQualifiedName(I->first) << ", ";
 165         if (j == 0)
 166           OS << "false";
 167         else
 168           OS << "true";
 169         OS << " );\n";
 170       }
 171       OS << "    break;\n";
 172     }
 173     OS << "  }\n";
 174   }
 175
 176   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 177     Record *Reg = Regs[i]->TheDef;
 178     const RecordVal *V = Reg->getValue("DwarfAlias");
 179     if (!V || !V->getValue())
 180       continue;
 181
 182     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 183     Record *Alias = DI->getDef();
 184     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 185   }
 186
 187   // Emit information about the dwarf register numbers.
 188   for (unsigned j = 0; j < 2; ++j) {
 189     OS << "  switch (";
 190     if (j == 0)
 191       OS << "DwarfFlavour";
 192     else
 193       OS << "EHFlavour";
 194     OS << ") {\n"
 195        << "  default:\n"
 196        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 197
 198     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 199       OS << "  case " << i << ":\n";
 200       // Sort by name to get a stable order.
 201       for (DwarfRegNumsMapTy::iterator
 202              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 203         int RegNo = I->second[i];
 204         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 205           continue;
 206
 207         OS << "    ";
 208         if (!isCtor)
 209           OS << "RI->";
 210         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 211            <<  RegNo << ", ";
 212         if (j == 0)
 213           OS << "false";
 214         else
 215           OS << "true";
 216         OS << " );\n";
 217       }
 218       OS << "    break;\n";
 219     }
 220     OS << "  }\n";
 221   }
 222 }
 223
 224 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 225 // Width is the number of bits per hex number.
 226 static void printBitVectorAsHex(raw_ostream &OS,
 227                                 const BitVector &Bits,
 228                                 unsigned Width) {
 229   assert(Width <= 32 && "Width too large");
 230   unsigned Digits = (Width + 3) / 4;
 231   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 232     unsigned Value = 0;
 233     for (unsigned j = 0; j != Width && i + j != e; ++j)
 234       Value |= Bits.test(i + j) << j;
 235     OS << format("0x%0*x, ", Digits, Value);
 236   }
 237 }
 238
 239 // Helper to emit a set of bits into a constant byte array.
 240 class BitVectorEmitter {
 241   BitVector Values;
 242 public:
 243   void add(unsigned v) {
 244     if (v >= Values.size())
 245       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 246     Values[v] = true;
 247   }
 248
 249   void print(raw_ostream &OS) {
 250     printBitVectorAsHex(OS, Values, 8);
 251   }
 252 };
 253
 254 //
 255 // runMCDesc - Print out MC register descriptions.
 256 //
 257 void
 258 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 259                                CodeGenRegBank &RegBank) {
 260   EmitSourceFileHeader("MC Register Information", OS);
 261
 262   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 263   OS << "#undef GET_REGINFO_MC_DESC\n";
 264
 265   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 266   RegBank.computeOverlaps(Overlaps);
 267
 268   OS << "namespace llvm {\n\n";
 269
 270   const std::string &TargetName = Target.getName();
 271
 272   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 273
 274   OS << "extern const unsigned " << TargetName << "RegOverlaps[] = {\n";
 275
 276   // Emit an overlap list for all registers.
 277   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 278     const CodeGenRegister *Reg = Regs[i];
 279     const CodeGenRegister::Set &O = Overlaps[Reg];
 280     // Move Reg to the front so TRI::getAliasSet can share the list.
 281     OS << "  /* " << Reg->getName() << "_Overlaps */ "
 282        << getQualifiedName(Reg->TheDef) << ", ";
 283     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 284          I != E; ++I)
 285       if (*I != Reg)
 286         OS << getQualifiedName((*I)->TheDef) << ", ";
 287     OS << "0,\n";
 288   }
 289   OS << "};\n\n";
 290
 291   OS << "extern const unsigned " << TargetName << "SubRegsSet[] = {\n";
 292   // Emit the empty sub-registers list
 293   OS << "  /* Empty_SubRegsSet */ 0,\n";
 294   // Loop over all of the registers which have sub-registers, emitting the
 295   // sub-registers list to memory.
 296   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 297     const CodeGenRegister &Reg = *Regs[i];
 298     if (Reg.getSubRegs().empty())
 299      continue;
 300     // getSubRegs() orders by SubRegIndex. We want a topological order.
 301     SetVector<CodeGenRegister*> SR;
 302     Reg.addSubRegsPreOrder(SR, RegBank);
 303     OS << "  /* " << Reg.getName() << "_SubRegsSet */ ";
 304     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 305       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 306     OS << "0,\n";
 307   }
 308   OS << "};\n\n";
 309
 310   OS << "extern const unsigned " << TargetName << "SuperRegsSet[] = {\n";
 311   // Emit the empty super-registers list
 312   OS << "  /* Empty_SuperRegsSet */ 0,\n";
 313   // Loop over all of the registers which have super-registers, emitting the
 314   // super-registers list to memory.
 315   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 316     const CodeGenRegister &Reg = *Regs[i];
 317     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 318     if (SR.empty())
 319       continue;
 320     OS << "  /* " << Reg.getName() << "_SuperRegsSet */ ";
 321     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 322       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 323     OS << "0,\n";
 324   }
 325   OS << "};\n\n";
 326
 327   OS << "extern const MCRegisterDesc " << TargetName
 328      << "RegDesc[] = { // Descriptors\n";
 329   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 330
 331   // Now that register alias and sub-registers sets have been emitted, emit the
 332   // register descriptors now.
 333   unsigned OverlapsIndex = 0;
 334   unsigned SubRegIndex = 1; // skip 1 for empty set
 335   unsigned SuperRegIndex = 1; // skip 1 for empty set
 336   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 337     const CodeGenRegister *Reg = Regs[i];
 338     OS << "  { \"";
 339     OS << Reg->getName() << "\", /* " << Reg->getName() << "_Overlaps */ "
 340        << OverlapsIndex << ", ";
 341     OverlapsIndex += Overlaps[Reg].size() + 1;
 342     if (!Reg->getSubRegs().empty()) {
 343       OS << "/* " << Reg->getName() << "_SubRegsSet */ " << SubRegIndex
 344          << ", ";
 345       // FIXME not very nice to recalculate this
 346       SetVector<CodeGenRegister*> SR;
 347       Reg->addSubRegsPreOrder(SR, RegBank);
 348       SubRegIndex += SR.size() + 1;
 349     } else
 350       OS << "/* Empty_SubRegsSet */ 0, ";
 351     if (!Reg->getSuperRegs().empty()) {
 352       OS << "/* " << Reg->getName() << "_SuperRegsSet */ " << SuperRegIndex;
 353       SuperRegIndex += Reg->getSuperRegs().size() + 1;
 354     } else
 355       OS << "/* Empty_SuperRegsSet */ 0";
 356     OS << " },\n";
 357   }
 358   OS << "};\n\n";      // End of register descriptors...
 359
 360   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 361
 362   // Loop over all of the register classes... emitting each one.
 363   OS << "namespace {     // Register classes...\n";
 364
 365   // Emit the register enum value arrays for each RegisterClass
 366   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 367     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 368     ArrayRef<Record*> Order = RC.getOrder();
 369
 370     // Give the register class a legal C name if it's anonymous.
 371     std::string Name = RC.getName();
 372
 373     // Emit the register list now.
 374     OS << "  // " << Name << " Register Class...\n"
 375        << "  const unsigned " << Name
 376        << "[] = {\n    ";
 377     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 378       Record *Reg = Order[i];
 379       OS << getQualifiedName(Reg) << ", ";
 380     }
 381     OS << "\n  };\n\n";
 382
 383     OS << "  // " << Name << " Bit set.\n"
 384        << "  const unsigned char " << Name
 385        << "Bits[] = {\n    ";
 386     BitVectorEmitter BVE;
 387     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 388       Record *Reg = Order[i];
 389       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 390     }
 391     BVE.print(OS);
 392     OS << "\n  };\n\n";
 393
 394   }
 395   OS << "}\n\n";
 396
 397   OS << "extern const MCRegisterClass " << TargetName
 398      << "MCRegisterClasses[] = {\n";
 399
 400   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 401     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 402     OS << "  { " << RC.getQualifiedName() + "RegClassID" << ", "
 403        << '\"' << RC.getName() << "\", "
 404        << RC.SpillSize/8 << ", "
 405        << RC.SpillAlignment/8 << ", "
 406        << RC.CopyCost << ", "
 407        << RC.Allocatable << ", "
 408        << RC.getName() << ", " << RC.getName() << "Bits, "
 409        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits) },\n";
 410   }
 411
 412   OS << "};\n\n";
 413
 414   // MCRegisterInfo initialization routine.
 415   OS << "static inline void Init" << TargetName
 416      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 417      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 418   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 419      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 420      << RegisterClasses.size() << ", " << TargetName << "RegOverlaps, "
 421      << TargetName << "SubRegsSet, " << TargetName << "SuperRegsSet);\n\n";
 422
 423   EmitRegMapping(OS, Regs, false);
 424
 425   OS << "}\n\n";
 426
 427
 428   OS << "} // End llvm namespace \n";
 429   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 430 }
 431
 432 void
 433 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 434                                      CodeGenRegBank &RegBank) {
 435   EmitSourceFileHeader("Register Information Header Fragment", OS);
 436
 437   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 438   OS << "#undef GET_REGINFO_HEADER\n";
 439
 440   const std::string &TargetName = Target.getName();
 441   std::string ClassName = TargetName + "GenRegisterInfo";
 442
 443   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 444   OS << "#include <string>\n\n";
 445
 446   OS << "namespace llvm {\n\n";
 447
 448   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 449      << "  explicit " << ClassName
 450      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 451      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 452      << "     { return false; }\n"
 453      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 454      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 455      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 456      << "  const TargetRegisterClass *"
 457         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 458      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 459         "const TargetRegisterClass*, const TargetRegisterClass*, "
 460         "unsigned) const;\n"
 461      << "};\n\n";
 462
 463   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 464
 465   if (!RegisterClasses.empty()) {
 466     OS << "namespace " << RegisterClasses[0]->Namespace
 467        << " { // Register classes\n";
 468
 469     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 470       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 471       const std::string &Name = RC.getName();
 472
 473       // Output the register class definition.
 474       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 475          << "    " << Name << "Class();\n";
 476       if (!RC.AltOrderSelect.empty())
 477         OS << "    ArrayRef<unsigned> "
 478               "getRawAllocationOrder(const MachineFunction&) const;\n";
 479       OS << "  };\n";
 480
 481       // Output the extern for the instance.
 482       OS << "  extern const " << Name << "Class " << Name << "RegClass;\n";
 483       // Output the extern for the pointer to the instance (should remove).
 484       OS << "  static const TargetRegisterClass * const " << Name
 485          << "RegisterClass = &" << Name << "RegClass;\n";
 486     }
 487     OS << "} // end of namespace " << TargetName << "\n\n";
 488   }
 489   OS << "} // End llvm namespace \n";
 490   OS << "#endif // GET_REGINFO_HEADER\n\n";
 491 }
 492
 493 //
 494 // runTargetDesc - Output the target register and register file descriptions.
 495 //
 496 void
 497 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 498                                    CodeGenRegBank &RegBank){
 499   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 500
 501   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 502   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 503
 504   OS << "namespace llvm {\n\n";
 505
 506   // Get access to MCRegisterClass data.
 507   OS << "extern const MCRegisterClass " << Target.getName()
 508      << "MCRegisterClasses[];\n";
 509
 510   // Start out by emitting each of the register classes.
 511   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 512
 513   // Collect all registers belonging to any allocatable class.
 514   std::set<Record*> AllocatableRegs;
 515
 516   // Collect allocatable registers.
 517   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 518     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 519     ArrayRef<Record*> Order = RC.getOrder();
 520
 521     if (RC.Allocatable)
 522       AllocatableRegs.insert(Order.begin(), Order.end());
 523   }
 524
 525   OS << "namespace {     // Register classes...\n";
 526
 527   // Emit the ValueType arrays for each RegisterClass
 528   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 529     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 530
 531     // Give the register class a legal C name if it's anonymous.
 532     std::string Name = RC.getName() + "VTs";
 533
 534     // Emit the register list now.
 535     OS << "  // " << Name
 536        << " Register Class Value Types...\n"
 537        << "  const MVT::SimpleValueType " << Name
 538        << "[] = {\n    ";
 539     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 540       OS << getEnumName(RC.VTs[i]) << ", ";
 541     OS << "MVT::Other\n  };\n\n";
 542   }
 543   OS << "}  // end anonymous namespace\n\n";
 544
 545   // Now that all of the structs have been emitted, emit the instances.
 546   if (!RegisterClasses.empty()) {
 547     OS << "namespace " << RegisterClasses[0]->Namespace
 548        << " {   // Register class instances\n";
 549     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 550       OS << "  extern const " << RegisterClasses[i]->getName()  << "Class "
 551          << RegisterClasses[i]->getName() << "RegClass = "
 552          << RegisterClasses[i]->getName() << "Class();\n";
 553
 554     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 555
 556     OS << "\n  static const TargetRegisterClass* const "
 557       << "NullRegClasses[] = { NULL };\n\n";
 558
 559     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 560
 561     if (NumSubRegIndices) {
 562       // Compute the super-register classes for each RegisterClass
 563       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 564         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 565         for (DenseMap<Record*,Record*>::const_iterator
 566              i = RC.SubRegClasses.begin(),
 567              e = RC.SubRegClasses.end(); i != e; ++i) {
 568           // Find the register class number of i->second for SuperRegClassMap.
 569           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 570           assert(RC2 && "Invalid register class in SubRegClasses");
 571           SuperRegClassMap[RC2->EnumValue].insert(rc);
 572         }
 573       }
 574
 575       // Emit the super-register classes for each RegisterClass
 576       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 577         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 578
 579         // Give the register class a legal C name if it's anonymous.
 580         std::string Name = RC.getName();
 581
 582         OS << "  // " << Name
 583            << " Super-register Classes...\n"
 584            << "  static const TargetRegisterClass* const "
 585            << Name << "SuperRegClasses[] = {\n    ";
 586
 587         bool Empty = true;
 588         std::map<unsigned, std::set<unsigned> >::iterator I =
 589           SuperRegClassMap.find(rc);
 590         if (I != SuperRegClassMap.end()) {
 591           for (std::set<unsigned>::iterator II = I->second.begin(),
 592                  EE = I->second.end(); II != EE; ++II) {
 593             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 594             if (!Empty)
 595               OS << ", ";
 596             OS << "&" << RC2.getQualifiedName() << "RegClass";
 597             Empty = false;
 598           }
 599         }
 600
 601         OS << (!Empty ? ", " : "") << "NULL";
 602         OS << "\n  };\n\n";
 603       }
 604     }
 605
 606     // Emit the sub-classes array for each RegisterClass
 607     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 608       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 609
 610       // Give the register class a legal C name if it's anonymous.
 611       std::string Name = RC.getName();
 612
 613       OS << "  static const unsigned " << Name << "SubclassMask[] = { ";
 614       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 615       OS << "};\n\n";
 616     }
 617
 618     // Emit NULL terminated super-class lists.
 619     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 620       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 621       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 622
 623       // Skip classes without supers.  We can reuse NullRegClasses.
 624       if (Supers.empty())
 625         continue;
 626
 627       OS << "  static const TargetRegisterClass* const "
 628          << RC.getName() << "Superclasses[] = {\n";
 629       for (unsigned i = 0; i != Supers.size(); ++i)
 630         OS << "    &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 631       OS << "    NULL\n  };\n\n";
 632     }
 633
 634     // Emit methods.
 635     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 636       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 637       OS << RC.getName() << "Class::" << RC.getName()
 638          << "Class()  : TargetRegisterClass(&"
 639          << Target.getName() << "MCRegisterClasses["
 640          << RC.getName() + "RegClassID" << "], "
 641          << RC.getName() + "VTs" << ", "
 642          << RC.getName() + "SubclassMask" << ", ";
 643       if (RC.getSuperClasses().empty())
 644         OS << "NullRegClasses, ";
 645       else
 646         OS << RC.getName() + "Superclasses, ";
 647       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 648          << "RegClasses"
 649          << ") {}\n";
 650       if (!RC.AltOrderSelect.empty()) {
 651         OS << "\nstatic inline unsigned " << RC.getName()
 652            << "AltOrderSelect(const MachineFunction &MF) {"
 653            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 654            << RC.getName() << "Class::"
 655            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 656         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 657           ArrayRef<Record*> Elems = RC.getOrder(oi);
 658           if (!Elems.empty()) {
 659             OS << "  static const unsigned AltOrder" << oi << "[] = {";
 660             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 661               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 662             OS << " };\n";
 663           }
 664         }
 665         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 666            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 667            << "  static const ArrayRef<unsigned> Order[] = {\n"
 668            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 669         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 670           if (RC.getOrder(oi).empty())
 671             OS << "),\n    ArrayRef<unsigned>(";
 672           else
 673             OS << "),\n    makeArrayRef(AltOrder" << oi;
 674         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 675            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 676            << ");\n  return Order[Select];\n}\n";
 677         }
 678     }
 679
 680     OS << "}\n";
 681   }
 682
 683   OS << "\nnamespace {\n";
 684   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 685   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 686     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 687        << "RegClass,\n";
 688   OS << "  };\n";
 689   OS << "}\n";       // End of anonymous namespace...
 690
 691   // Emit extra information about registers.
 692   const std::string &TargetName = Target.getName();
 693   OS << "\n  static const TargetRegisterInfoDesc "
 694      << TargetName << "RegInfoDesc[] = "
 695      << "{ // Extra Descriptors\n";
 696   OS << "    { 0, 0 },\n";
 697
 698   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 699   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 700     const CodeGenRegister &Reg = *Regs[i];
 701     OS << "    { ";
 702     OS << Reg.CostPerUse << ", "
 703        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 704   }
 705   OS << "  };\n";      // End of register descriptors...
 706
 707
 708   // Calculate the mapping of subregister+index pairs to physical registers.
 709   // This will also create further anonymous indices.
 710   unsigned NamedIndices = RegBank.getNumNamedIndices();
 711
 712   // Emit SubRegIndex names, skipping 0
 713   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 714   OS << "\n  static const char *const " << TargetName
 715      << "SubRegIndexTable[] = { \"";
 716   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 717     OS << SubRegIndices[i]->getName();
 718     if (i+1 != e)
 719       OS << "\", \"";
 720   }
 721   OS << "\" };\n\n";
 722
 723   // Emit names of the anonymous subreg indices.
 724   if (SubRegIndices.size() > NamedIndices) {
 725     OS << "  enum {";
 726     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 727       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 728       if (i+1 != e)
 729         OS << ',';
 730     }
 731     OS << "\n  };\n\n";
 732   }
 733   OS << "\n";
 734
 735   std::string ClassName = Target.getName() + "GenRegisterInfo";
 736
 737   // Emit the data table for getSubReg().
 738   if (SubRegIndices.size()) {
 739     OS << "static const unsigned short " << TargetName << "SubRegTable[]["
 740       << SubRegIndices.size() << "] = {\n";
 741     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 742       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 743       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 744       if (SRM.empty()) {
 745         OS << "  {0},\n";
 746         continue;
 747       }
 748       OS << "  {";
 749       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 750         // FIXME: We really should keep this to 80 columns...
 751         CodeGenRegister::SubRegMap::const_iterator SubReg =
 752           SRM.find(SubRegIndices[j]);
 753         if (SubReg != SRM.end())
 754           OS << getQualifiedName(SubReg->second->TheDef);
 755         else
 756           OS << "0";
 757         if (j != je - 1)
 758           OS << ", ";
 759       }
 760       OS << "}" << (i != e ? "," : "") << "\n";
 761     }
 762     OS << "};\n\n";
 763   }
 764
 765   // Emit the subregister + index mapping function based on the information
 766   // calculated above.
 767   OS << "unsigned " << ClassName
 768      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 769      << "  assert(RegNo > 0 && Index > 0 && \"invalid subreg query!\");\n";
 770   if (SubRegIndices.size())
 771      OS << "  return " << TargetName << "SubRegTable[RegNo - 1][Index - 1];\n"
 772         << "}\n\n";
 773   else
 774     OS << "  return 0;\n}\n\n";
 775
 776   OS << "unsigned " << ClassName
 777      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 778      << "  switch (RegNo) {\n"
 779      << "  default:\n    return 0;\n";
 780    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 781      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 782      if (SRM.empty())
 783        continue;
 784     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 785     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 786          ie = SRM.end(); ii != ie; ++ii)
 787       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 788          << ")  return " << ii->first->getQualifiedName() << ";\n";
 789     OS << "    return 0;\n";
 790   }
 791   OS << "  };\n";
 792   OS << "  return 0;\n";
 793   OS << "}\n\n";
 794
 795   // Emit composeSubRegIndices
 796   OS << "unsigned " << ClassName
 797      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 798      << "  switch (IdxA) {\n"
 799      << "  default:\n    return IdxB;\n";
 800   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 801     bool Open = false;
 802     for (unsigned j = 0; j != e; ++j) {
 803       if (CodeGenSubRegIndex *Comp =
 804             SubRegIndices[i]->compose(SubRegIndices[j])) {
 805         if (!Open) {
 806           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 807              << ": switch(IdxB) {\n    default: return IdxB;\n";
 808           Open = true;
 809         }
 810         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 811            << ": return " << Comp->getQualifiedName() << ";\n";
 812       }
 813     }
 814     if (Open)
 815       OS << "    }\n";
 816   }
 817   OS << "  }\n}\n\n";
 818
 819   // Emit getSubClassWithSubReg.
 820   OS << "const TargetRegisterClass *" << ClassName
 821      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 822         " const {\n";
 823   if (SubRegIndices.empty()) {
 824     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 825        << "  return RC;\n";
 826   } else {
 827     // Use the smallest type that can hold a regclass ID with room for a
 828     // sentinel.
 829     if (RegisterClasses.size() < UINT8_MAX)
 830       OS << "  static const uint8_t Table[";
 831     else if (RegisterClasses.size() < UINT16_MAX)
 832       OS << "  static const uint16_t Table[";
 833     else
 834       throw "Too many register classes.";
 835     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 836     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 837       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 838       OS << "    {\t// " << RC.getName() << "\n";
 839       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 840         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 841         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 842           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 843              << " -> " << SRC->getName() << "\n";
 844         else
 845           OS << "      0,\t// " << Idx->getName() << "\n";
 846       }
 847       OS << "    },\n";
 848     }
 849     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 850        << "  if (!Idx) return RC;\n  --Idx;\n"
 851        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 852        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 853        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 854   }
 855   OS << "}\n\n";
 856
 857   // Emit getMatchingSuperRegClass.
 858   OS << "const TargetRegisterClass *" << ClassName
 859      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 860         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 861   if (SubRegIndices.empty()) {
 862     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 863   } else {
 864     // We need to find the largest sub-class of A such that every register has
 865     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 866     // super-register classes that map into B. Then compute the largest common
 867     // sub-class with A by taking advantage of the register class ordering,
 868     // like getCommonSubClass().
 869
 870     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 871     // the number of 32-bit words required to represent all register classes.
 872     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 873     BitVector BV(RegisterClasses.size());
 874
 875     OS << "  static const unsigned Table[" << RegisterClasses.size()
 876        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 877     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 878       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 879       OS << "    {\t// " << RC.getName() << "\n";
 880       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 881         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 882         BV.reset();
 883         RC.getSuperRegClasses(Idx, BV);
 884         OS << "      { ";
 885         printBitVectorAsHex(OS, BV, 32);
 886         OS << "},\t// " << Idx->getName() << '\n';
 887       }
 888       OS << "    },\n";
 889     }
 890     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 891        << "  --Idx;\n"
 892        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 893        << "  const unsigned *TV = Table[B->getID()][Idx];\n"
 894        << "  const unsigned *SC = A->getSubClassMask();\n"
 895        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 896        << "    if (unsigned Common = TV[i] & SC[i])\n"
 897        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 898        << "  return 0;\n";
 899   }
 900   OS << "}\n\n";
 901
 902   // Emit the constructor of the class...
 903   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 904   OS << "extern const unsigned " << TargetName << "RegOverlaps[];\n";
 905   OS << "extern const unsigned " << TargetName << "SubRegsSet[];\n";
 906   OS << "extern const unsigned " << TargetName << "SuperRegsSet[];\n";
 907
 908   OS << ClassName << "::" << ClassName
 909      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 910      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 911      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 912      << "                 " << TargetName << "SubRegIndexTable) {\n"
 913      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 914      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 915      << RegisterClasses.size() << ", " << TargetName << "RegOverlaps, "
 916      << TargetName << "SubRegsSet, " << TargetName << "SuperRegsSet);\n\n";
 917
 918   EmitRegMapping(OS, Regs, true);
 919
 920   OS << "}\n\n";
 921
 922
 923   // Emit CalleeSavedRegs information.
 924   std::vector<Record*> CSRSets =
 925     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 926   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 927     Record *CSRSet = CSRSets[i];
 928     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 929     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 930
 931     // Emit the *_SaveList list of callee-saved registers.
 932     OS << "static const unsigned " << CSRSet->getName()
 933        << "_SaveList[] = { ";
 934     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 935       OS << getQualifiedName((*Regs)[r]) << ", ";
 936     OS << "0 };\n";
 937
 938     // Emit the *_RegMask bit mask of call-preserved registers.
 939     OS << "static const uint32_t " << CSRSet->getName()
 940        << "_RegMask[] = { ";
 941     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 942     OS << "};\n";
 943   }
 944   OS << "\n\n";
 945
 946   OS << "} // End llvm namespace \n";
 947   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 948 }
 949
 950 void RegisterInfoEmitter::run(raw_ostream &OS) {
 951   CodeGenTarget Target(Records);
 952   CodeGenRegBank &RegBank = Target.getRegBank();
 953   RegBank.computeDerivedInfo();
 954
 955   runEnums(OS, Target, RegBank);
 956   runMCDesc(OS, Target, RegBank);
 957   runTargetHeader(OS, Target, RegBank);
 958   runTargetDesc(OS, Target, RegBank);
 959 }