utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Record.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/StringExtras.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/Support/Format.h"
  25 #include <algorithm>
  26 #include <set>
  27 using namespace llvm;
  28
  29 // runEnums - Print out enum values for all of the registers.
  30 void
  31 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  32                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  33   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  34
  35   // Register enums are stored as uint16_t in the tables. Make sure we'll fit
  36   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  37
  38   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  39
  40   EmitSourceFileHeader("Target Register Enum Values", OS);
  41
  42   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  43   OS << "#undef GET_REGINFO_ENUM\n";
  44
  45   OS << "namespace llvm {\n\n";
  46
  47   OS << "class MCRegisterClass;\n"
  48      << "extern const MCRegisterClass " << Namespace
  49      << "MCRegisterClasses[];\n\n";
  50
  51   if (!Namespace.empty())
  52     OS << "namespace " << Namespace << " {\n";
  53   OS << "enum {\n  NoRegister,\n";
  54
  55   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  56     OS << "  " << Registers[i]->getName() << " = " <<
  57       Registers[i]->EnumValue << ",\n";
  58   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  59          "Register enum value mismatch!");
  60   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  61   OS << "};\n";
  62   if (!Namespace.empty())
  63     OS << "}\n";
  64
  65   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  66   if (!RegisterClasses.empty()) {
  67
  68     // RegisterClass enums are stored as uint16_t in the tables.
  69     assert(RegisterClasses.size() <= 0xffff &&
  70            "Too many register classes to fit in tables");
  71
  72     OS << "\n// Register classes\n";
  73     if (!Namespace.empty())
  74       OS << "namespace " << Namespace << " {\n";
  75     OS << "enum {\n";
  76     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  77       if (i) OS << ",\n";
  78       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  79       OS << " = " << i;
  80     }
  81     OS << "\n  };\n";
  82     if (!Namespace.empty())
  83       OS << "}\n";
  84   }
  85
  86   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  87   // If the only definition is the default NoRegAltName, we don't need to
  88   // emit anything.
  89   if (RegAltNameIndices.size() > 1) {
  90     OS << "\n// Register alternate name indices\n";
  91     if (!Namespace.empty())
  92       OS << "namespace " << Namespace << " {\n";
  93     OS << "enum {\n";
  94     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  95       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  96     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  97     OS << "};\n";
  98     if (!Namespace.empty())
  99       OS << "}\n";
 100   }
 101
 102   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 103   if (!SubRegIndices.empty()) {
 104     OS << "\n// Subregister indices\n";
 105     std::string Namespace =
 106       SubRegIndices[0]->getNamespace();
 107     if (!Namespace.empty())
 108       OS << "namespace " << Namespace << " {\n";
 109     OS << "enum {\n  NoSubRegister,\n";
 110     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 111       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 112     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 113     if (!Namespace.empty())
 114       OS << "}\n";
 115   }
 116
 117   OS << "} // End llvm namespace \n";
 118   OS << "#endif // GET_REGINFO_ENUM\n\n";
 119 }
 120
 121 void
 122 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 123                                     const std::vector<CodeGenRegister*> &Regs,
 124                                     bool isCtor) {
 125
 126   // Collect all information about dwarf register numbers
 127   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 128   DwarfRegNumsMapTy DwarfRegNums;
 129
 130   // First, just pull all provided information to the map
 131   unsigned maxLength = 0;
 132   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 133     Record *Reg = Regs[i]->TheDef;
 134     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 135     maxLength = std::max((size_t)maxLength, RegNums.size());
 136     if (DwarfRegNums.count(Reg))
 137       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 138              << "specified multiple times\n";
 139     DwarfRegNums[Reg] = RegNums;
 140   }
 141
 142   if (!maxLength)
 143     return;
 144
 145   // Now we know maximal length of number list. Append -1's, where needed
 146   for (DwarfRegNumsMapTy::iterator
 147        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 148     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 149       I->second.push_back(-1);
 150
 151   // Emit reverse information about the dwarf register numbers.
 152   for (unsigned j = 0; j < 2; ++j) {
 153     OS << "  switch (";
 154     if (j == 0)
 155       OS << "DwarfFlavour";
 156     else
 157       OS << "EHFlavour";
 158     OS << ") {\n"
 159      << "  default:\n"
 160      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 161
 162     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 163       OS << "  case " << i << ":\n";
 164       for (DwarfRegNumsMapTy::iterator
 165              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 166         int DwarfRegNo = I->second[i];
 167         if (DwarfRegNo < 0)
 168           continue;
 169         OS << "    ";
 170         if (!isCtor)
 171           OS << "RI->";
 172         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 173            << getQualifiedName(I->first) << ", ";
 174         if (j == 0)
 175           OS << "false";
 176         else
 177           OS << "true";
 178         OS << " );\n";
 179       }
 180       OS << "    break;\n";
 181     }
 182     OS << "  }\n";
 183   }
 184
 185   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 186     Record *Reg = Regs[i]->TheDef;
 187     const RecordVal *V = Reg->getValue("DwarfAlias");
 188     if (!V || !V->getValue())
 189       continue;
 190
 191     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 192     Record *Alias = DI->getDef();
 193     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 194   }
 195
 196   // Emit information about the dwarf register numbers.
 197   for (unsigned j = 0; j < 2; ++j) {
 198     OS << "  switch (";
 199     if (j == 0)
 200       OS << "DwarfFlavour";
 201     else
 202       OS << "EHFlavour";
 203     OS << ") {\n"
 204        << "  default:\n"
 205        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 206
 207     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 208       OS << "  case " << i << ":\n";
 209       // Sort by name to get a stable order.
 210       for (DwarfRegNumsMapTy::iterator
 211              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 212         int RegNo = I->second[i];
 213         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 214           continue;
 215
 216         OS << "    ";
 217         if (!isCtor)
 218           OS << "RI->";
 219         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 220            <<  RegNo << ", ";
 221         if (j == 0)
 222           OS << "false";
 223         else
 224           OS << "true";
 225         OS << " );\n";
 226       }
 227       OS << "    break;\n";
 228     }
 229     OS << "  }\n";
 230   }
 231 }
 232
 233 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 234 // Width is the number of bits per hex number.
 235 static void printBitVectorAsHex(raw_ostream &OS,
 236                                 const BitVector &Bits,
 237                                 unsigned Width) {
 238   assert(Width <= 32 && "Width too large");
 239   unsigned Digits = (Width + 3) / 4;
 240   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 241     unsigned Value = 0;
 242     for (unsigned j = 0; j != Width && i + j != e; ++j)
 243       Value |= Bits.test(i + j) << j;
 244     OS << format("0x%0*x, ", Digits, Value);
 245   }
 246 }
 247
 248 // Helper to emit a set of bits into a constant byte array.
 249 class BitVectorEmitter {
 250   BitVector Values;
 251 public:
 252   void add(unsigned v) {
 253     if (v >= Values.size())
 254       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 255     Values[v] = true;
 256   }
 257
 258   void print(raw_ostream &OS) {
 259     printBitVectorAsHex(OS, Values, 8);
 260   }
 261 };
 262
 263 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 264   OS << getQualifiedName(Reg->TheDef);
 265 }
 266
 267 //
 268 // runMCDesc - Print out MC register descriptions.
 269 //
 270 void
 271 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 272                                CodeGenRegBank &RegBank) {
 273   EmitSourceFileHeader("MC Register Information", OS);
 274
 275   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 276   OS << "#undef GET_REGINFO_MC_DESC\n";
 277
 278   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 279   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 280   RegBank.computeOverlaps(Overlaps);
 281
 282   // The lists of sub-registers, super-registers, and overlaps all go in the
 283   // same array. That allows us to share suffixes.
 284   typedef std::vector<const CodeGenRegister*> RegVec;
 285   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 286   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 287   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 288
 289   // Precompute register lists for the SequenceToOffsetTable.
 290   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 291     const CodeGenRegister *Reg = Regs[i];
 292
 293     // Compute the ordered sub-register list.
 294     SetVector<const CodeGenRegister*> SR;
 295     Reg->addSubRegsPreOrder(SR, RegBank);
 296     RegVec &SubRegList = SubRegLists[i];
 297     SubRegList.assign(SR.begin(), SR.end());
 298     RegSeqs.add(SubRegList);
 299
 300     // Super-registers are already computed.
 301     const RegVec &SuperRegList = Reg->getSuperRegs();
 302     RegSeqs.add(SuperRegList);
 303
 304     // The list of overlaps doesn't need to have any particular order, except
 305     // Reg itself must be the first element. Pick an ordering that has one of
 306     // the other lists as a suffix.
 307     RegVec &OverlapList = OverlapLists[i];
 308     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 309                            SubRegList : SuperRegList;
 310     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 311
 312     // First element is Reg itself.
 313     OverlapList.push_back(Reg);
 314     Omit.insert(Reg);
 315
 316     // Any elements not in Suffix.
 317     const CodeGenRegister::Set &OSet = Overlaps[Reg];
 318     std::set_difference(OSet.begin(), OSet.end(),
 319                         Omit.begin(), Omit.end(),
 320                         std::back_inserter(OverlapList));
 321
 322     // Finally, Suffix itself.
 323     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 324     RegSeqs.add(OverlapList);
 325   }
 326
 327   // Compute the final layout of the sequence table.
 328   RegSeqs.layout();
 329
 330   OS << "namespace llvm {\n\n";
 331
 332   const std::string &TargetName = Target.getName();
 333
 334   // Emit the shared table of register lists.
 335   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 336   RegSeqs.emit(OS, printRegister);
 337   OS << "};\n\n";
 338
 339   OS << "extern const MCRegisterDesc " << TargetName
 340      << "RegDesc[] = { // Descriptors\n";
 341   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 342
 343   // Emit the register descriptors now.
 344   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 345     const CodeGenRegister *Reg = Regs[i];
 346     OS << "  { \"" << Reg->getName() << "\", "
 347        << RegSeqs.get(OverlapLists[i]) << ", "
 348        << RegSeqs.get(SubRegLists[i]) << ", "
 349        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 350   }
 351   OS << "};\n\n";      // End of register descriptors...
 352
 353   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 354
 355   // Loop over all of the register classes... emitting each one.
 356   OS << "namespace {     // Register classes...\n";
 357
 358   // Emit the register enum value arrays for each RegisterClass
 359   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 360     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 361     ArrayRef<Record*> Order = RC.getOrder();
 362
 363     // Give the register class a legal C name if it's anonymous.
 364     std::string Name = RC.getName();
 365
 366     // Emit the register list now.
 367     OS << "  // " << Name << " Register Class...\n"
 368        << "  const uint16_t " << Name
 369        << "[] = {\n    ";
 370     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 371       Record *Reg = Order[i];
 372       OS << getQualifiedName(Reg) << ", ";
 373     }
 374     OS << "\n  };\n\n";
 375
 376     OS << "  // " << Name << " Bit set.\n"
 377        << "  const uint8_t " << Name
 378        << "Bits[] = {\n    ";
 379     BitVectorEmitter BVE;
 380     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 381       Record *Reg = Order[i];
 382       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 383     }
 384     BVE.print(OS);
 385     OS << "\n  };\n\n";
 386
 387   }
 388   OS << "}\n\n";
 389
 390   OS << "extern const MCRegisterClass " << TargetName
 391      << "MCRegisterClasses[] = {\n";
 392
 393   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 394     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 395
 396     // Asserts to make sure values will fit in table assuming types from
 397     // MCRegisterInfo.h
 398     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 399     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 400     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 401
 402     OS << "  { " << '\"' << RC.getName() << "\", "
 403        << RC.getName() << ", " << RC.getName() << "Bits, "
 404        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 405        << RC.getQualifiedName() + "RegClassID" << ", "
 406        << RC.SpillSize/8 << ", "
 407        << RC.SpillAlignment/8 << ", "
 408        << RC.CopyCost << ", "
 409        << RC.Allocatable << " },\n";
 410   }
 411
 412   OS << "};\n\n";
 413
 414   // Emit the data table for getSubReg().
 415   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 416   if (SubRegIndices.size()) {
 417     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 418        << SubRegIndices.size() << "] = {\n";
 419     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 420       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 421       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 422       if (SRM.empty()) {
 423         OS << "  {0},\n";
 424         continue;
 425       }
 426       OS << "  {";
 427       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 428         // FIXME: We really should keep this to 80 columns...
 429         CodeGenRegister::SubRegMap::const_iterator SubReg =
 430           SRM.find(SubRegIndices[j]);
 431         if (SubReg != SRM.end())
 432           OS << getQualifiedName(SubReg->second->TheDef);
 433         else
 434           OS << "0";
 435         if (j != je - 1)
 436           OS << ", ";
 437       }
 438       OS << "}" << (i != e ? "," : "") << "\n";
 439     }
 440     OS << "};\n\n";
 441     OS << "const uint16_t *get" << TargetName
 442        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 443        << "SubRegTable;\n}\n\n";
 444   }
 445
 446   // MCRegisterInfo initialization routine.
 447   OS << "static inline void Init" << TargetName
 448      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 449      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 450   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 451      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 452      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 453   if (SubRegIndices.size() != 0)
 454     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 455        << SubRegIndices.size() << ");\n\n";
 456   else
 457     OS << "NULL, 0);\n\n";
 458
 459   EmitRegMapping(OS, Regs, false);
 460
 461   OS << "}\n\n";
 462
 463   OS << "} // End llvm namespace \n";
 464   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 465 }
 466
 467 void
 468 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 469                                      CodeGenRegBank &RegBank) {
 470   EmitSourceFileHeader("Register Information Header Fragment", OS);
 471
 472   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 473   OS << "#undef GET_REGINFO_HEADER\n";
 474
 475   const std::string &TargetName = Target.getName();
 476   std::string ClassName = TargetName + "GenRegisterInfo";
 477
 478   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 479   OS << "#include <string>\n\n";
 480
 481   OS << "namespace llvm {\n\n";
 482
 483   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 484      << "  explicit " << ClassName
 485      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 486      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 487      << "     { return false; }\n"
 488      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 489      << "  const TargetRegisterClass *"
 490         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 491      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 492         "const TargetRegisterClass*, const TargetRegisterClass*, "
 493         "unsigned) const;\n"
 494      << "};\n\n";
 495
 496   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 497
 498   if (!RegisterClasses.empty()) {
 499     OS << "namespace " << RegisterClasses[0]->Namespace
 500        << " { // Register classes\n";
 501
 502     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 503       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 504       const std::string &Name = RC.getName();
 505
 506       // Output the extern for the instance.
 507       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 508       // Output the extern for the pointer to the instance (should remove).
 509       OS << "  static const TargetRegisterClass * const " << Name
 510          << "RegisterClass = &" << Name << "RegClass;\n";
 511     }
 512     OS << "} // end of namespace " << TargetName << "\n\n";
 513   }
 514   OS << "} // End llvm namespace \n";
 515   OS << "#endif // GET_REGINFO_HEADER\n\n";
 516 }
 517
 518 //
 519 // runTargetDesc - Output the target register and register file descriptions.
 520 //
 521 void
 522 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 523                                    CodeGenRegBank &RegBank){
 524   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 525
 526   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 527   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 528
 529   OS << "namespace llvm {\n\n";
 530
 531   // Get access to MCRegisterClass data.
 532   OS << "extern const MCRegisterClass " << Target.getName()
 533      << "MCRegisterClasses[];\n";
 534
 535   // Start out by emitting each of the register classes.
 536   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 537
 538   // Collect all registers belonging to any allocatable class.
 539   std::set<Record*> AllocatableRegs;
 540
 541   // Collect allocatable registers.
 542   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 543     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 544     ArrayRef<Record*> Order = RC.getOrder();
 545
 546     if (RC.Allocatable)
 547       AllocatableRegs.insert(Order.begin(), Order.end());
 548   }
 549
 550   OS << "namespace {     // Register classes...\n";
 551
 552   // Emit the ValueType arrays for each RegisterClass
 553   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 554     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 555
 556     // Give the register class a legal C name if it's anonymous.
 557     std::string Name = RC.getName() + "VTs";
 558
 559     // Emit the register list now.
 560     OS << "  // " << Name
 561        << " Register Class Value Types...\n"
 562        << "  const MVT::SimpleValueType " << Name
 563        << "[] = {\n    ";
 564     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 565       OS << getEnumName(RC.VTs[i]) << ", ";
 566     OS << "MVT::Other\n  };\n\n";
 567   }
 568   OS << "}  // end anonymous namespace\n\n";
 569
 570   // Now that all of the structs have been emitted, emit the instances.
 571   if (!RegisterClasses.empty()) {
 572     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 573
 574     OS << "\nstatic const TargetRegisterClass *const "
 575        << "NullRegClasses[] = { NULL };\n\n";
 576
 577     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 578
 579     if (NumSubRegIndices) {
 580       // Compute the super-register classes for each RegisterClass
 581       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 582         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 583         for (DenseMap<Record*,Record*>::const_iterator
 584              i = RC.SubRegClasses.begin(),
 585              e = RC.SubRegClasses.end(); i != e; ++i) {
 586           // Find the register class number of i->second for SuperRegClassMap.
 587           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 588           assert(RC2 && "Invalid register class in SubRegClasses");
 589           SuperRegClassMap[RC2->EnumValue].insert(rc);
 590         }
 591       }
 592
 593       // Emit the super-register classes for each RegisterClass
 594       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 595         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 596
 597         // Give the register class a legal C name if it's anonymous.
 598         std::string Name = RC.getName();
 599
 600         OS << "// " << Name
 601            << " Super-register Classes...\n"
 602            << "static const TargetRegisterClass *const "
 603            << Name << "SuperRegClasses[] = {\n  ";
 604
 605         bool Empty = true;
 606         std::map<unsigned, std::set<unsigned> >::iterator I =
 607           SuperRegClassMap.find(rc);
 608         if (I != SuperRegClassMap.end()) {
 609           for (std::set<unsigned>::iterator II = I->second.begin(),
 610                  EE = I->second.end(); II != EE; ++II) {
 611             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 612             if (!Empty)
 613               OS << ", ";
 614             OS << "&" << RC2.getQualifiedName() << "RegClass";
 615             Empty = false;
 616           }
 617         }
 618
 619         OS << (!Empty ? ", " : "") << "NULL";
 620         OS << "\n};\n\n";
 621       }
 622     }
 623
 624     // Emit the sub-classes array for each RegisterClass
 625     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 626       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 627
 628       // Give the register class a legal C name if it's anonymous.
 629       std::string Name = RC.getName();
 630
 631       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 632       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 633       OS << "\n};\n\n";
 634     }
 635
 636     // Emit NULL terminated super-class lists.
 637     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 638       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 639       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 640
 641       // Skip classes without supers.  We can reuse NullRegClasses.
 642       if (Supers.empty())
 643         continue;
 644
 645       OS << "static const TargetRegisterClass *const "
 646          << RC.getName() << "Superclasses[] = {\n";
 647       for (unsigned i = 0; i != Supers.size(); ++i)
 648         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 649       OS << "  NULL\n};\n\n";
 650     }
 651
 652     // Emit methods.
 653     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 654       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 655       if (!RC.AltOrderSelect.empty()) {
 656         OS << "\nstatic inline unsigned " << RC.getName()
 657            << "AltOrderSelect(const MachineFunction &MF) {"
 658            << RC.AltOrderSelect << "}\n\n"
 659            << "static ArrayRef<uint16_t> " << RC.getName()
 660            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 661         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 662           ArrayRef<Record*> Elems = RC.getOrder(oi);
 663           if (!Elems.empty()) {
 664             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 665             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 666               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 667             OS << " };\n";
 668           }
 669         }
 670         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 671            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 672            << "  const ArrayRef<uint16_t> Order[] = {\n"
 673            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 674         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 675           if (RC.getOrder(oi).empty())
 676             OS << "),\n    ArrayRef<uint16_t>(";
 677           else
 678             OS << "),\n    makeArrayRef(AltOrder" << oi;
 679         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 680            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 681            << ");\n  return Order[Select];\n}\n";
 682         }
 683     }
 684
 685     // Now emit the actual value-initialized register class instances.
 686     OS << "namespace " << RegisterClasses[0]->Namespace
 687        << " {   // Register class instances\n";
 688
 689     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 690       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 691       OS << "  extern const TargetRegisterClass "
 692          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 693          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 694          << "RegClassID],\n    "
 695          << RC.getName() << "VTs,\n    "
 696          << RC.getName() << "SubclassMask,\n    ";
 697       if (RC.getSuperClasses().empty())
 698         OS << "NullRegClasses,\n    ";
 699       else
 700         OS << RC.getName() << "Superclasses,\n    ";
 701       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 702          << "RegClasses,\n    ";
 703       if (RC.AltOrderSelect.empty())
 704         OS << "0\n";
 705       else
 706         OS << RC.getName() << "GetRawAllocationOrder\n";
 707       OS << "  };\n\n";
 708     }
 709
 710     OS << "}\n";
 711   }
 712
 713   OS << "\nnamespace {\n";
 714   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 715   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 716     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 717        << "RegClass,\n";
 718   OS << "  };\n";
 719   OS << "}\n";       // End of anonymous namespace...
 720
 721   // Emit extra information about registers.
 722   const std::string &TargetName = Target.getName();
 723   OS << "\n  static const TargetRegisterInfoDesc "
 724      << TargetName << "RegInfoDesc[] = "
 725      << "{ // Extra Descriptors\n";
 726   OS << "    { 0, 0 },\n";
 727
 728   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 729   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 730     const CodeGenRegister &Reg = *Regs[i];
 731     OS << "    { ";
 732     OS << Reg.CostPerUse << ", "
 733        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 734   }
 735   OS << "  };\n";      // End of register descriptors...
 736
 737
 738   // Calculate the mapping of subregister+index pairs to physical registers.
 739   // This will also create further anonymous indices.
 740   unsigned NamedIndices = RegBank.getNumNamedIndices();
 741
 742   // Emit SubRegIndex names, skipping 0
 743   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 744   OS << "\n  static const char *const " << TargetName
 745      << "SubRegIndexTable[] = { \"";
 746   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 747     OS << SubRegIndices[i]->getName();
 748     if (i+1 != e)
 749       OS << "\", \"";
 750   }
 751   OS << "\" };\n\n";
 752
 753   // Emit names of the anonymous subreg indices.
 754   if (SubRegIndices.size() > NamedIndices) {
 755     OS << "  enum {";
 756     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 757       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 758       if (i+1 != e)
 759         OS << ',';
 760     }
 761     OS << "\n  };\n\n";
 762   }
 763   OS << "\n";
 764
 765   std::string ClassName = Target.getName() + "GenRegisterInfo";
 766
 767   // Emit composeSubRegIndices
 768   OS << "unsigned " << ClassName
 769      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 770      << "  switch (IdxA) {\n"
 771      << "  default:\n    return IdxB;\n";
 772   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 773     bool Open = false;
 774     for (unsigned j = 0; j != e; ++j) {
 775       if (CodeGenSubRegIndex *Comp =
 776             SubRegIndices[i]->compose(SubRegIndices[j])) {
 777         if (!Open) {
 778           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 779              << ": switch(IdxB) {\n    default: return IdxB;\n";
 780           Open = true;
 781         }
 782         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 783            << ": return " << Comp->getQualifiedName() << ";\n";
 784       }
 785     }
 786     if (Open)
 787       OS << "    }\n";
 788   }
 789   OS << "  }\n}\n\n";
 790
 791   // Emit getSubClassWithSubReg.
 792   OS << "const TargetRegisterClass *" << ClassName
 793      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 794         " const {\n";
 795   if (SubRegIndices.empty()) {
 796     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 797        << "  return RC;\n";
 798   } else {
 799     // Use the smallest type that can hold a regclass ID with room for a
 800     // sentinel.
 801     if (RegisterClasses.size() < UINT8_MAX)
 802       OS << "  static const uint8_t Table[";
 803     else if (RegisterClasses.size() < UINT16_MAX)
 804       OS << "  static const uint16_t Table[";
 805     else
 806       throw "Too many register classes.";
 807     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 808     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 809       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 810       OS << "    {\t// " << RC.getName() << "\n";
 811       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 812         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 813         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 814           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 815              << " -> " << SRC->getName() << "\n";
 816         else
 817           OS << "      0,\t// " << Idx->getName() << "\n";
 818       }
 819       OS << "    },\n";
 820     }
 821     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 822        << "  if (!Idx) return RC;\n  --Idx;\n"
 823        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 824        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 825        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 826   }
 827   OS << "}\n\n";
 828
 829   // Emit getMatchingSuperRegClass.
 830   OS << "const TargetRegisterClass *" << ClassName
 831      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 832         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 833   if (SubRegIndices.empty()) {
 834     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 835   } else {
 836     // We need to find the largest sub-class of A such that every register has
 837     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 838     // super-register classes that map into B. Then compute the largest common
 839     // sub-class with A by taking advantage of the register class ordering,
 840     // like getCommonSubClass().
 841
 842     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 843     // the number of 32-bit words required to represent all register classes.
 844     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 845     BitVector BV(RegisterClasses.size());
 846
 847     OS << "  static const uint32_t Table[" << RegisterClasses.size()
 848        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 849     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 850       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 851       OS << "    {\t// " << RC.getName() << "\n";
 852       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 853         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 854         BV.reset();
 855         RC.getSuperRegClasses(Idx, BV);
 856         OS << "      { ";
 857         printBitVectorAsHex(OS, BV, 32);
 858         OS << "},\t// " << Idx->getName() << '\n';
 859       }
 860       OS << "    },\n";
 861     }
 862     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 863        << "  --Idx;\n"
 864        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 865        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
 866        << "  const uint32_t *SC = A->getSubClassMask();\n"
 867        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 868        << "    if (unsigned Common = TV[i] & SC[i])\n"
 869        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 870        << "  return 0;\n";
 871   }
 872   OS << "}\n\n";
 873
 874   // Emit the constructor of the class...
 875   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 876   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
 877   if (SubRegIndices.size() != 0)
 878     OS << "extern const uint16_t *get" << TargetName
 879        << "SubRegTable();\n";
 880
 881   OS << ClassName << "::\n" << ClassName
 882      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 883      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 884      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 885      << "             " << TargetName << "SubRegIndexTable) {\n"
 886      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 887      << Regs.size()+1 << ", RA,\n                     " << TargetName
 888      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
 889      << "                     " << TargetName << "RegLists,\n"
 890      << "                     ";
 891   if (SubRegIndices.size() != 0)
 892     OS << "get" << TargetName << "SubRegTable(), "
 893        << SubRegIndices.size() << ");\n\n";
 894   else
 895     OS << "NULL, 0);\n\n";
 896
 897   EmitRegMapping(OS, Regs, true);
 898
 899   OS << "}\n\n";
 900
 901
 902   // Emit CalleeSavedRegs information.
 903   std::vector<Record*> CSRSets =
 904     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 905   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 906     Record *CSRSet = CSRSets[i];
 907     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 908     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 909
 910     // Emit the *_SaveList list of callee-saved registers.
 911     OS << "static const uint16_t " << CSRSet->getName()
 912        << "_SaveList[] = { ";
 913     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 914       OS << getQualifiedName((*Regs)[r]) << ", ";
 915     OS << "0 };\n";
 916
 917     // Emit the *_RegMask bit mask of call-preserved registers.
 918     OS << "static const uint32_t " << CSRSet->getName()
 919        << "_RegMask[] = { ";
 920     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 921     OS << "};\n";
 922   }
 923   OS << "\n\n";
 924
 925   OS << "} // End llvm namespace \n";
 926   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 927 }
 928
 929 void RegisterInfoEmitter::run(raw_ostream &OS) {
 930   CodeGenTarget Target(Records);
 931   CodeGenRegBank &RegBank = Target.getRegBank();
 932   RegBank.computeDerivedInfo();
 933
 934   runEnums(OS, Target, RegBank);
 935   runMCDesc(OS, Target, RegBank);
 936   runTargetHeader(OS, Target, RegBank);
 937   runTargetDesc(OS, Target, RegBank);
 938 }