utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "llvm/TableGen/Record.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/Support/Format.h"
  24 #include <algorithm>
  25 #include <set>
  26 using namespace llvm;
  27
  28 // runEnums - Print out enum values for all of the registers.
  29 void
  30 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   // Register enums are stored as uint16_t in the tables. Make sure we'll fit
  35   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  36
  37   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  38
  39   EmitSourceFileHeader("Target Register Enum Values", OS);
  40
  41   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  42   OS << "#undef GET_REGINFO_ENUM\n";
  43
  44   OS << "namespace llvm {\n\n";
  45
  46   OS << "class MCRegisterClass;\n"
  47      << "extern const MCRegisterClass " << Namespace
  48      << "MCRegisterClasses[];\n\n";
  49
  50   if (!Namespace.empty())
  51     OS << "namespace " << Namespace << " {\n";
  52   OS << "enum {\n  NoRegister,\n";
  53
  54   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  55     OS << "  " << Registers[i]->getName() << " = " <<
  56       Registers[i]->EnumValue << ",\n";
  57   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  58          "Register enum value mismatch!");
  59   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  60   OS << "};\n";
  61   if (!Namespace.empty())
  62     OS << "}\n";
  63
  64   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  65   if (!RegisterClasses.empty()) {
  66
  67     // RegisterClass enums are stored as uint16_t in the tables.
  68     assert(RegisterClasses.size() <= 0xffff &&
  69            "Too many register classes to fit in tables");
  70
  71     OS << "\n// Register classes\n";
  72     if (!Namespace.empty())
  73       OS << "namespace " << Namespace << " {\n";
  74     OS << "enum {\n";
  75     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  76       if (i) OS << ",\n";
  77       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  78       OS << " = " << i;
  79     }
  80     OS << "\n  };\n";
  81     if (!Namespace.empty())
  82       OS << "}\n";
  83   }
  84
  85   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  86   // If the only definition is the default NoRegAltName, we don't need to
  87   // emit anything.
  88   if (RegAltNameIndices.size() > 1) {
  89     OS << "\n// Register alternate name indices\n";
  90     if (!Namespace.empty())
  91       OS << "namespace " << Namespace << " {\n";
  92     OS << "enum {\n";
  93     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  94       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  95     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  96     OS << "};\n";
  97     if (!Namespace.empty())
  98       OS << "}\n";
  99   }
 100
 101   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 102   if (!SubRegIndices.empty()) {
 103     OS << "\n// Subregister indices\n";
 104     std::string Namespace =
 105       SubRegIndices[0]->getNamespace();
 106     if (!Namespace.empty())
 107       OS << "namespace " << Namespace << " {\n";
 108     OS << "enum {\n  NoSubRegister,\n";
 109     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 110       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 111     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 112     if (!Namespace.empty())
 113       OS << "}\n";
 114   }
 115
 116   OS << "} // End llvm namespace \n";
 117   OS << "#endif // GET_REGINFO_ENUM\n\n";
 118 }
 119
 120 void
 121 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 122                                     const std::vector<CodeGenRegister*> &Regs,
 123                                     bool isCtor) {
 124
 125   // Collect all information about dwarf register numbers
 126   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 127   DwarfRegNumsMapTy DwarfRegNums;
 128
 129   // First, just pull all provided information to the map
 130   unsigned maxLength = 0;
 131   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 132     Record *Reg = Regs[i]->TheDef;
 133     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 134     maxLength = std::max((size_t)maxLength, RegNums.size());
 135     if (DwarfRegNums.count(Reg))
 136       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 137              << "specified multiple times\n";
 138     DwarfRegNums[Reg] = RegNums;
 139   }
 140
 141   if (!maxLength)
 142     return;
 143
 144   // Now we know maximal length of number list. Append -1's, where needed
 145   for (DwarfRegNumsMapTy::iterator
 146        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 147     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 148       I->second.push_back(-1);
 149
 150   // Emit reverse information about the dwarf register numbers.
 151   for (unsigned j = 0; j < 2; ++j) {
 152     OS << "  switch (";
 153     if (j == 0)
 154       OS << "DwarfFlavour";
 155     else
 156       OS << "EHFlavour";
 157     OS << ") {\n"
 158      << "  default:\n"
 159      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 160
 161     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 162       OS << "  case " << i << ":\n";
 163       for (DwarfRegNumsMapTy::iterator
 164              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 165         int DwarfRegNo = I->second[i];
 166         if (DwarfRegNo < 0)
 167           continue;
 168         OS << "    ";
 169         if (!isCtor)
 170           OS << "RI->";
 171         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 172            << getQualifiedName(I->first) << ", ";
 173         if (j == 0)
 174           OS << "false";
 175         else
 176           OS << "true";
 177         OS << " );\n";
 178       }
 179       OS << "    break;\n";
 180     }
 181     OS << "  }\n";
 182   }
 183
 184   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 185     Record *Reg = Regs[i]->TheDef;
 186     const RecordVal *V = Reg->getValue("DwarfAlias");
 187     if (!V || !V->getValue())
 188       continue;
 189
 190     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 191     Record *Alias = DI->getDef();
 192     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 193   }
 194
 195   // Emit information about the dwarf register numbers.
 196   for (unsigned j = 0; j < 2; ++j) {
 197     OS << "  switch (";
 198     if (j == 0)
 199       OS << "DwarfFlavour";
 200     else
 201       OS << "EHFlavour";
 202     OS << ") {\n"
 203        << "  default:\n"
 204        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 205
 206     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 207       OS << "  case " << i << ":\n";
 208       // Sort by name to get a stable order.
 209       for (DwarfRegNumsMapTy::iterator
 210              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 211         int RegNo = I->second[i];
 212         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 213           continue;
 214
 215         OS << "    ";
 216         if (!isCtor)
 217           OS << "RI->";
 218         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 219            <<  RegNo << ", ";
 220         if (j == 0)
 221           OS << "false";
 222         else
 223           OS << "true";
 224         OS << " );\n";
 225       }
 226       OS << "    break;\n";
 227     }
 228     OS << "  }\n";
 229   }
 230 }
 231
 232 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 233 // Width is the number of bits per hex number.
 234 static void printBitVectorAsHex(raw_ostream &OS,
 235                                 const BitVector &Bits,
 236                                 unsigned Width) {
 237   assert(Width <= 32 && "Width too large");
 238   unsigned Digits = (Width + 3) / 4;
 239   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 240     unsigned Value = 0;
 241     for (unsigned j = 0; j != Width && i + j != e; ++j)
 242       Value |= Bits.test(i + j) << j;
 243     OS << format("0x%0*x, ", Digits, Value);
 244   }
 245 }
 246
 247 // Helper to emit a set of bits into a constant byte array.
 248 class BitVectorEmitter {
 249   BitVector Values;
 250 public:
 251   void add(unsigned v) {
 252     if (v >= Values.size())
 253       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 254     Values[v] = true;
 255   }
 256
 257   void print(raw_ostream &OS) {
 258     printBitVectorAsHex(OS, Values, 8);
 259   }
 260 };
 261
 262 //
 263 // runMCDesc - Print out MC register descriptions.
 264 //
 265 void
 266 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 267                                CodeGenRegBank &RegBank) {
 268   EmitSourceFileHeader("MC Register Information", OS);
 269
 270   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 271   OS << "#undef GET_REGINFO_MC_DESC\n";
 272
 273   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 274   RegBank.computeOverlaps(Overlaps);
 275
 276   OS << "namespace llvm {\n\n";
 277
 278   const std::string &TargetName = Target.getName();
 279
 280   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 281
 282   OS << "extern const uint16_t " << TargetName << "RegOverlaps[] = {\n";
 283
 284   // Emit an overlap list for all registers.
 285   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 286     const CodeGenRegister *Reg = Regs[i];
 287     const CodeGenRegister::Set &O = Overlaps[Reg];
 288     // Move Reg to the front so TRI::getAliasSet can share the list.
 289     OS << "  /* " << Reg->getName() << "_Overlaps */ "
 290        << getQualifiedName(Reg->TheDef) << ", ";
 291     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 292          I != E; ++I)
 293       if (*I != Reg)
 294         OS << getQualifiedName((*I)->TheDef) << ", ";
 295     OS << "0,\n";
 296   }
 297   OS << "};\n\n";
 298
 299   OS << "extern const uint16_t " << TargetName << "SubRegsSet[] = {\n";
 300   // Emit the empty sub-registers list
 301   OS << "  /* Empty_SubRegsSet */ 0,\n";
 302   // Loop over all of the registers which have sub-registers, emitting the
 303   // sub-registers list to memory.
 304   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 305     const CodeGenRegister &Reg = *Regs[i];
 306     if (Reg.getSubRegs().empty())
 307      continue;
 308     // getSubRegs() orders by SubRegIndex. We want a topological order.
 309     SetVector<const CodeGenRegister*> SR;
 310     Reg.addSubRegsPreOrder(SR, RegBank);
 311     OS << "  /* " << Reg.getName() << "_SubRegsSet */ ";
 312     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 313       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 314     OS << "0,\n";
 315   }
 316   OS << "};\n\n";
 317
 318   OS << "extern const uint16_t " << TargetName << "SuperRegsSet[] = {\n";
 319   // Emit the empty super-registers list
 320   OS << "  /* Empty_SuperRegsSet */ 0,\n";
 321   // Loop over all of the registers which have super-registers, emitting the
 322   // super-registers list to memory.
 323   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 324     const CodeGenRegister &Reg = *Regs[i];
 325     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 326     if (SR.empty())
 327       continue;
 328     OS << "  /* " << Reg.getName() << "_SuperRegsSet */ ";
 329     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 330       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 331     OS << "0,\n";
 332   }
 333   OS << "};\n\n";
 334
 335   OS << "extern const MCRegisterDesc " << TargetName
 336      << "RegDesc[] = { // Descriptors\n";
 337   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 338
 339   // Now that register alias and sub-registers sets have been emitted, emit the
 340   // register descriptors now.
 341   unsigned OverlapsIndex = 0;
 342   unsigned SubRegIndex = 1; // skip 1 for empty set
 343   unsigned SuperRegIndex = 1; // skip 1 for empty set
 344   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 345     const CodeGenRegister *Reg = Regs[i];
 346     OS << "  { \"";
 347     OS << Reg->getName() << "\", /* " << Reg->getName() << "_Overlaps */ "
 348        << OverlapsIndex << ", ";
 349     OverlapsIndex += Overlaps[Reg].size() + 1;
 350     if (!Reg->getSubRegs().empty()) {
 351       OS << "/* " << Reg->getName() << "_SubRegsSet */ " << SubRegIndex
 352          << ", ";
 353       // FIXME not very nice to recalculate this
 354       SetVector<const CodeGenRegister*> SR;
 355       Reg->addSubRegsPreOrder(SR, RegBank);
 356       SubRegIndex += SR.size() + 1;
 357     } else
 358       OS << "/* Empty_SubRegsSet */ 0, ";
 359     if (!Reg->getSuperRegs().empty()) {
 360       OS << "/* " << Reg->getName() << "_SuperRegsSet */ " << SuperRegIndex;
 361       SuperRegIndex += Reg->getSuperRegs().size() + 1;
 362     } else
 363       OS << "/* Empty_SuperRegsSet */ 0";
 364     OS << " },\n";
 365   }
 366   OS << "};\n\n";      // End of register descriptors...
 367
 368   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 369
 370   // Loop over all of the register classes... emitting each one.
 371   OS << "namespace {     // Register classes...\n";
 372
 373   // Emit the register enum value arrays for each RegisterClass
 374   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 375     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 376     ArrayRef<Record*> Order = RC.getOrder();
 377
 378     // Give the register class a legal C name if it's anonymous.
 379     std::string Name = RC.getName();
 380
 381     // Emit the register list now.
 382     OS << "  // " << Name << " Register Class...\n"
 383        << "  const uint16_t " << Name
 384        << "[] = {\n    ";
 385     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 386       Record *Reg = Order[i];
 387       OS << getQualifiedName(Reg) << ", ";
 388     }
 389     OS << "\n  };\n\n";
 390
 391     OS << "  // " << Name << " Bit set.\n"
 392        << "  const uint8_t " << Name
 393        << "Bits[] = {\n    ";
 394     BitVectorEmitter BVE;
 395     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 396       Record *Reg = Order[i];
 397       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 398     }
 399     BVE.print(OS);
 400     OS << "\n  };\n\n";
 401
 402   }
 403   OS << "}\n\n";
 404
 405   OS << "extern const MCRegisterClass " << TargetName
 406      << "MCRegisterClasses[] = {\n";
 407
 408   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 409     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 410
 411     // Asserts to make sure values will fit in table assuming types from
 412     // MCRegisterInfo.h
 413     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 414     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 415     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 416
 417     OS << "  { " << '\"' << RC.getName() << "\", "
 418        << RC.getName() << ", " << RC.getName() << "Bits, "
 419        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 420        << RC.getQualifiedName() + "RegClassID" << ", "
 421        << RC.SpillSize/8 << ", "
 422        << RC.SpillAlignment/8 << ", "
 423        << RC.CopyCost << ", "
 424        << RC.Allocatable << " },\n";
 425   }
 426
 427   OS << "};\n\n";
 428
 429   // Emit the data table for getSubReg().
 430   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 431   if (SubRegIndices.size()) {
 432     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 433        << SubRegIndices.size() << "] = {\n";
 434     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 435       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 436       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 437       if (SRM.empty()) {
 438         OS << "  {0},\n";
 439         continue;
 440       }
 441       OS << "  {";
 442       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 443         // FIXME: We really should keep this to 80 columns...
 444         CodeGenRegister::SubRegMap::const_iterator SubReg =
 445           SRM.find(SubRegIndices[j]);
 446         if (SubReg != SRM.end())
 447           OS << getQualifiedName(SubReg->second->TheDef);
 448         else
 449           OS << "0";
 450         if (j != je - 1)
 451           OS << ", ";
 452       }
 453       OS << "}" << (i != e ? "," : "") << "\n";
 454     }
 455     OS << "};\n\n";
 456     OS << "const uint16_t *get" << TargetName
 457        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 458        << "SubRegTable;\n}\n\n";
 459   }
 460
 461   // MCRegisterInfo initialization routine.
 462   OS << "static inline void Init" << TargetName
 463      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 464      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 465   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 466      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 467      << RegisterClasses.size() << ", " << TargetName << "RegOverlaps, "
 468      << TargetName << "SubRegsSet, " << TargetName << "SuperRegsSet, ";
 469   if (SubRegIndices.size() != 0)
 470     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 471        << SubRegIndices.size() << ");\n\n";
 472   else
 473     OS << "NULL, 0);\n\n";
 474
 475   EmitRegMapping(OS, Regs, false);
 476
 477   OS << "}\n\n";
 478
 479   OS << "} // End llvm namespace \n";
 480   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 481 }
 482
 483 void
 484 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 485                                      CodeGenRegBank &RegBank) {
 486   EmitSourceFileHeader("Register Information Header Fragment", OS);
 487
 488   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 489   OS << "#undef GET_REGINFO_HEADER\n";
 490
 491   const std::string &TargetName = Target.getName();
 492   std::string ClassName = TargetName + "GenRegisterInfo";
 493
 494   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 495   OS << "#include <string>\n\n";
 496
 497   OS << "namespace llvm {\n\n";
 498
 499   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 500      << "  explicit " << ClassName
 501      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 502      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 503      << "     { return false; }\n"
 504      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 505      << "  const TargetRegisterClass *"
 506         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 507      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 508         "const TargetRegisterClass*, const TargetRegisterClass*, "
 509         "unsigned) const;\n"
 510      << "};\n\n";
 511
 512   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 513
 514   if (!RegisterClasses.empty()) {
 515     OS << "namespace " << RegisterClasses[0]->Namespace
 516        << " { // Register classes\n";
 517
 518     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 519       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 520       const std::string &Name = RC.getName();
 521
 522       // Output the extern for the instance.
 523       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 524       // Output the extern for the pointer to the instance (should remove).
 525       OS << "  static const TargetRegisterClass * const " << Name
 526          << "RegisterClass = &" << Name << "RegClass;\n";
 527     }
 528     OS << "} // end of namespace " << TargetName << "\n\n";
 529   }
 530   OS << "} // End llvm namespace \n";
 531   OS << "#endif // GET_REGINFO_HEADER\n\n";
 532 }
 533
 534 //
 535 // runTargetDesc - Output the target register and register file descriptions.
 536 //
 537 void
 538 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 539                                    CodeGenRegBank &RegBank){
 540   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 541
 542   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 543   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 544
 545   OS << "namespace llvm {\n\n";
 546
 547   // Get access to MCRegisterClass data.
 548   OS << "extern const MCRegisterClass " << Target.getName()
 549      << "MCRegisterClasses[];\n";
 550
 551   // Start out by emitting each of the register classes.
 552   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 553
 554   // Collect all registers belonging to any allocatable class.
 555   std::set<Record*> AllocatableRegs;
 556
 557   // Collect allocatable registers.
 558   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 559     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 560     ArrayRef<Record*> Order = RC.getOrder();
 561
 562     if (RC.Allocatable)
 563       AllocatableRegs.insert(Order.begin(), Order.end());
 564   }
 565
 566   OS << "namespace {     // Register classes...\n";
 567
 568   // Emit the ValueType arrays for each RegisterClass
 569   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 570     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 571
 572     // Give the register class a legal C name if it's anonymous.
 573     std::string Name = RC.getName() + "VTs";
 574
 575     // Emit the register list now.
 576     OS << "  // " << Name
 577        << " Register Class Value Types...\n"
 578        << "  const MVT::SimpleValueType " << Name
 579        << "[] = {\n    ";
 580     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 581       OS << getEnumName(RC.VTs[i]) << ", ";
 582     OS << "MVT::Other\n  };\n\n";
 583   }
 584   OS << "}  // end anonymous namespace\n\n";
 585
 586   // Now that all of the structs have been emitted, emit the instances.
 587   if (!RegisterClasses.empty()) {
 588     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 589
 590     OS << "\nstatic const TargetRegisterClass *const "
 591        << "NullRegClasses[] = { NULL };\n\n";
 592
 593     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 594
 595     if (NumSubRegIndices) {
 596       // Compute the super-register classes for each RegisterClass
 597       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 598         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 599         for (DenseMap<Record*,Record*>::const_iterator
 600              i = RC.SubRegClasses.begin(),
 601              e = RC.SubRegClasses.end(); i != e; ++i) {
 602           // Find the register class number of i->second for SuperRegClassMap.
 603           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 604           assert(RC2 && "Invalid register class in SubRegClasses");
 605           SuperRegClassMap[RC2->EnumValue].insert(rc);
 606         }
 607       }
 608
 609       // Emit the super-register classes for each RegisterClass
 610       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 611         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 612
 613         // Give the register class a legal C name if it's anonymous.
 614         std::string Name = RC.getName();
 615
 616         OS << "// " << Name
 617            << " Super-register Classes...\n"
 618            << "static const TargetRegisterClass *const "
 619            << Name << "SuperRegClasses[] = {\n  ";
 620
 621         bool Empty = true;
 622         std::map<unsigned, std::set<unsigned> >::iterator I =
 623           SuperRegClassMap.find(rc);
 624         if (I != SuperRegClassMap.end()) {
 625           for (std::set<unsigned>::iterator II = I->second.begin(),
 626                  EE = I->second.end(); II != EE; ++II) {
 627             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 628             if (!Empty)
 629               OS << ", ";
 630             OS << "&" << RC2.getQualifiedName() << "RegClass";
 631             Empty = false;
 632           }
 633         }
 634
 635         OS << (!Empty ? ", " : "") << "NULL";
 636         OS << "\n};\n\n";
 637       }
 638     }
 639
 640     // Emit the sub-classes array for each RegisterClass
 641     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 642       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 643
 644       // Give the register class a legal C name if it's anonymous.
 645       std::string Name = RC.getName();
 646
 647       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 648       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 649       OS << "\n};\n\n";
 650     }
 651
 652     // Emit NULL terminated super-class lists.
 653     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 654       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 655       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 656
 657       // Skip classes without supers.  We can reuse NullRegClasses.
 658       if (Supers.empty())
 659         continue;
 660
 661       OS << "static const TargetRegisterClass *const "
 662          << RC.getName() << "Superclasses[] = {\n";
 663       for (unsigned i = 0; i != Supers.size(); ++i)
 664         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 665       OS << "  NULL\n};\n\n";
 666     }
 667
 668     // Emit methods.
 669     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 670       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 671       if (!RC.AltOrderSelect.empty()) {
 672         OS << "\nstatic inline unsigned " << RC.getName()
 673            << "AltOrderSelect(const MachineFunction &MF) {"
 674            << RC.AltOrderSelect << "}\n\n"
 675            << "static ArrayRef<uint16_t> " << RC.getName()
 676            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 677         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 678           ArrayRef<Record*> Elems = RC.getOrder(oi);
 679           if (!Elems.empty()) {
 680             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 681             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 682               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 683             OS << " };\n";
 684           }
 685         }
 686         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 687            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 688            << "  const ArrayRef<uint16_t> Order[] = {\n"
 689            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 690         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 691           if (RC.getOrder(oi).empty())
 692             OS << "),\n    ArrayRef<uint16_t>(";
 693           else
 694             OS << "),\n    makeArrayRef(AltOrder" << oi;
 695         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 696            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 697            << ");\n  return Order[Select];\n}\n";
 698         }
 699     }
 700
 701     // Now emit the actual value-initialized register class instances.
 702     OS << "namespace " << RegisterClasses[0]->Namespace
 703        << " {   // Register class instances\n";
 704
 705     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 706       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 707       OS << "  extern const TargetRegisterClass "
 708          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 709          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 710          << "RegClassID],\n    "
 711          << RC.getName() << "VTs,\n    "
 712          << RC.getName() << "SubclassMask,\n    ";
 713       if (RC.getSuperClasses().empty())
 714         OS << "NullRegClasses,\n    ";
 715       else
 716         OS << RC.getName() << "Superclasses,\n    ";
 717       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 718          << "RegClasses,\n    ";
 719       if (RC.AltOrderSelect.empty())
 720         OS << "0\n";
 721       else
 722         OS << RC.getName() << "GetRawAllocationOrder\n";
 723       OS << "  };\n\n";
 724     }
 725
 726     OS << "}\n";
 727   }
 728
 729   OS << "\nnamespace {\n";
 730   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 731   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 732     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 733        << "RegClass,\n";
 734   OS << "  };\n";
 735   OS << "}\n";       // End of anonymous namespace...
 736
 737   // Emit extra information about registers.
 738   const std::string &TargetName = Target.getName();
 739   OS << "\n  static const TargetRegisterInfoDesc "
 740      << TargetName << "RegInfoDesc[] = "
 741      << "{ // Extra Descriptors\n";
 742   OS << "    { 0, 0 },\n";
 743
 744   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 745   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 746     const CodeGenRegister &Reg = *Regs[i];
 747     OS << "    { ";
 748     OS << Reg.CostPerUse << ", "
 749        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 750   }
 751   OS << "  };\n";      // End of register descriptors...
 752
 753
 754   // Calculate the mapping of subregister+index pairs to physical registers.
 755   // This will also create further anonymous indices.
 756   unsigned NamedIndices = RegBank.getNumNamedIndices();
 757
 758   // Emit SubRegIndex names, skipping 0
 759   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 760   OS << "\n  static const char *const " << TargetName
 761      << "SubRegIndexTable[] = { \"";
 762   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 763     OS << SubRegIndices[i]->getName();
 764     if (i+1 != e)
 765       OS << "\", \"";
 766   }
 767   OS << "\" };\n\n";
 768
 769   // Emit names of the anonymous subreg indices.
 770   if (SubRegIndices.size() > NamedIndices) {
 771     OS << "  enum {";
 772     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 773       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 774       if (i+1 != e)
 775         OS << ',';
 776     }
 777     OS << "\n  };\n\n";
 778   }
 779   OS << "\n";
 780
 781   std::string ClassName = Target.getName() + "GenRegisterInfo";
 782
 783   // Emit composeSubRegIndices
 784   OS << "unsigned " << ClassName
 785      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 786      << "  switch (IdxA) {\n"
 787      << "  default:\n    return IdxB;\n";
 788   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 789     bool Open = false;
 790     for (unsigned j = 0; j != e; ++j) {
 791       if (CodeGenSubRegIndex *Comp =
 792             SubRegIndices[i]->compose(SubRegIndices[j])) {
 793         if (!Open) {
 794           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 795              << ": switch(IdxB) {\n    default: return IdxB;\n";
 796           Open = true;
 797         }
 798         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 799            << ": return " << Comp->getQualifiedName() << ";\n";
 800       }
 801     }
 802     if (Open)
 803       OS << "    }\n";
 804   }
 805   OS << "  }\n}\n\n";
 806
 807   // Emit getSubClassWithSubReg.
 808   OS << "const TargetRegisterClass *" << ClassName
 809      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 810         " const {\n";
 811   if (SubRegIndices.empty()) {
 812     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 813        << "  return RC;\n";
 814   } else {
 815     // Use the smallest type that can hold a regclass ID with room for a
 816     // sentinel.
 817     if (RegisterClasses.size() < UINT8_MAX)
 818       OS << "  static const uint8_t Table[";
 819     else if (RegisterClasses.size() < UINT16_MAX)
 820       OS << "  static const uint16_t Table[";
 821     else
 822       throw "Too many register classes.";
 823     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 824     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 825       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 826       OS << "    {\t// " << RC.getName() << "\n";
 827       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 828         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 829         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 830           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 831              << " -> " << SRC->getName() << "\n";
 832         else
 833           OS << "      0,\t// " << Idx->getName() << "\n";
 834       }
 835       OS << "    },\n";
 836     }
 837     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 838        << "  if (!Idx) return RC;\n  --Idx;\n"
 839        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 840        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 841        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 842   }
 843   OS << "}\n\n";
 844
 845   // Emit getMatchingSuperRegClass.
 846   OS << "const TargetRegisterClass *" << ClassName
 847      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 848         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 849   if (SubRegIndices.empty()) {
 850     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 851   } else {
 852     // We need to find the largest sub-class of A such that every register has
 853     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 854     // super-register classes that map into B. Then compute the largest common
 855     // sub-class with A by taking advantage of the register class ordering,
 856     // like getCommonSubClass().
 857
 858     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 859     // the number of 32-bit words required to represent all register classes.
 860     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 861     BitVector BV(RegisterClasses.size());
 862
 863     OS << "  static const uint32_t Table[" << RegisterClasses.size()
 864        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 865     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 866       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 867       OS << "    {\t// " << RC.getName() << "\n";
 868       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 869         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 870         BV.reset();
 871         RC.getSuperRegClasses(Idx, BV);
 872         OS << "      { ";
 873         printBitVectorAsHex(OS, BV, 32);
 874         OS << "},\t// " << Idx->getName() << '\n';
 875       }
 876       OS << "    },\n";
 877     }
 878     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 879        << "  --Idx;\n"
 880        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 881        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
 882        << "  const uint32_t *SC = A->getSubClassMask();\n"
 883        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 884        << "    if (unsigned Common = TV[i] & SC[i])\n"
 885        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 886        << "  return 0;\n";
 887   }
 888   OS << "}\n\n";
 889
 890   // Emit the constructor of the class...
 891   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 892   OS << "extern const uint16_t " << TargetName << "RegOverlaps[];\n";
 893   OS << "extern const uint16_t " << TargetName << "SubRegsSet[];\n";
 894   OS << "extern const uint16_t " << TargetName << "SuperRegsSet[];\n";
 895   if (SubRegIndices.size() != 0)
 896     OS << "extern const uint16_t *get" << TargetName
 897        << "SubRegTable();\n";
 898
 899   OS << ClassName << "::\n" << ClassName
 900      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 901      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 902      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 903      << "             " << TargetName << "SubRegIndexTable) {\n"
 904      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 905      << Regs.size()+1 << ", RA,\n                     " << TargetName
 906      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
 907      << "                     " << TargetName << "RegOverlaps, "
 908      << TargetName << "SubRegsSet, " << TargetName << "SuperRegsSet,\n"
 909      << "                     ";
 910   if (SubRegIndices.size() != 0)
 911     OS << "get" << TargetName << "SubRegTable(), "
 912        << SubRegIndices.size() << ");\n\n";
 913   else
 914     OS << "NULL, 0);\n\n";
 915
 916   EmitRegMapping(OS, Regs, true);
 917
 918   OS << "}\n\n";
 919
 920
 921   // Emit CalleeSavedRegs information.
 922   std::vector<Record*> CSRSets =
 923     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 924   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 925     Record *CSRSet = CSRSets[i];
 926     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 927     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 928
 929     // Emit the *_SaveList list of callee-saved registers.
 930     OS << "static const uint16_t " << CSRSet->getName()
 931        << "_SaveList[] = { ";
 932     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 933       OS << getQualifiedName((*Regs)[r]) << ", ";
 934     OS << "0 };\n";
 935
 936     // Emit the *_RegMask bit mask of call-preserved registers.
 937     OS << "static const uint32_t " << CSRSet->getName()
 938        << "_RegMask[] = { ";
 939     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 940     OS << "};\n";
 941   }
 942   OS << "\n\n";
 943
 944   OS << "} // End llvm namespace \n";
 945   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 946 }
 947
 948 void RegisterInfoEmitter::run(raw_ostream &OS) {
 949   CodeGenTarget Target(Records);
 950   CodeGenRegBank &RegBank = Target.getRegBank();
 951   RegBank.computeDerivedInfo();
 952
 953   runEnums(OS, Target, RegBank);
 954   runMCDesc(OS, Target, RegBank);
 955   runTargetHeader(OS, Target, RegBank);
 956   runTargetDesc(OS, Target, RegBank);
 957 }