utils/TableGen/InstrInfoEmitter.cpp

   1 //===- InstrInfoEmitter.cpp - Generate a Instruction Set Desc. ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of the target
  11 // instruction set for the code generator.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "InstrInfoEmitter.h"
  16 #include "CodeGenTarget.h"
  17 #include "Record.h"
  18 #include <algorithm>
  19 using namespace llvm;
  20
  21 // runEnums - Print out enum values for all of the instructions.
  22 void InstrInfoEmitter::runEnums(std::ostream &OS) {
  23   EmitSourceFileHeader("Target Instruction Enum Values", OS);
  24   OS << "namespace llvm {\n\n";
  25
  26   CodeGenTarget Target;
  27
  28   // We must emit the PHI opcode first...
  29   Record *InstrInfo = Target.getInstructionSet();
  30
  31   std::string Namespace = Target.inst_begin()->second.Namespace;
  32
  33   if (!Namespace.empty())
  34     OS << "namespace " << Namespace << " {\n";
  35   OS << "  enum {\n";
  36
  37   std::vector<const CodeGenInstruction*> NumberedInstructions;
  38   Target.getInstructionsByEnumValue(NumberedInstructions);
  39
  40   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
  41     OS << "    " << NumberedInstructions[i]->TheDef->getName()
  42        << ", \t// " << i << "\n";
  43   }
  44   OS << "    INSTRUCTION_LIST_END\n";
  45   OS << "  };\n";
  46   if (!Namespace.empty())
  47     OS << "}\n";
  48   OS << "} // End llvm namespace \n";
  49 }
  50
  51 void InstrInfoEmitter::printDefList(const std::vector<Record*> &Uses,
  52                                     unsigned Num, std::ostream &OS) const {
  53   OS << "static const unsigned ImplicitList" << Num << "[] = { ";
  54   for (unsigned i = 0, e = Uses.size(); i != e; ++i)
  55     OS << getQualifiedName(Uses[i]) << ", ";
  56   OS << "0 };\n";
  57 }
  58
  59 static std::vector<Record*> GetOperandInfo(const CodeGenInstruction &Inst) {
  60   std::vector<Record*> Result;
  61   if (Inst.hasVariableNumberOfOperands)
  62     return Result;  // No info for variable operand instrs.
  63
  64   for (unsigned i = 0, e = Inst.OperandList.size(); i != e; ++i) {
  65     if (Inst.OperandList[i].Rec->isSubClassOf("RegisterClass")) {
  66       Result.push_back(Inst.OperandList[i].Rec);
  67     } else {
  68       // This might be a multiple operand thing.
  69       // Targets like X86 have registers in their multi-operand operands.
  70       DagInit *MIOI = Inst.OperandList[i].MIOperandInfo;
  71       unsigned NumDefs = MIOI->getNumArgs();
  72       for (unsigned j = 0, e = Inst.OperandList[i].MINumOperands; j != e; ++j) {
  73         if (NumDefs <= j) {
  74           Result.push_back(0);
  75         } else {
  76           DefInit *Def = dynamic_cast<DefInit*>(MIOI->getArg(j));
  77           Result.push_back(Def ? Def->getDef() : 0);
  78         }
  79       }
  80     }
  81   }
  82   return Result;
  83 }
  84
  85
  86 // run - Emit the main instruction description records for the target...
  87 void InstrInfoEmitter::run(std::ostream &OS) {
  88   GatherItinClasses();
  89
  90   EmitSourceFileHeader("Target Instruction Descriptors", OS);
  91   OS << "namespace llvm {\n\n";
  92
  93   CodeGenTarget Target;
  94   const std::string &TargetName = Target.getName();
  95   Record *InstrInfo = Target.getInstructionSet();
  96   Record *PHI = InstrInfo->getValueAsDef("PHIInst");
  97
  98   // Emit empty implicit uses and defs lists
  99   OS << "static const unsigned EmptyImpList[] = { 0 };\n";
 100
 101   // Keep track of all of the def lists we have emitted already.
 102   std::map<std::vector<Record*>, unsigned> EmittedLists;
 103   unsigned ListNumber = 0;
 104
 105   // Emit all of the instruction's implicit uses and defs.
 106   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 107          E = Target.inst_end(); II != E; ++II) {
 108     Record *Inst = II->second.TheDef;
 109     std::vector<Record*> Uses = Inst->getValueAsListOfDefs("Uses");
 110     if (!Uses.empty()) {
 111       unsigned &IL = EmittedLists[Uses];
 112       if (!IL) printDefList(Uses, IL = ++ListNumber, OS);
 113     }
 114     std::vector<Record*> Defs = Inst->getValueAsListOfDefs("Defs");
 115     if (!Defs.empty()) {
 116       unsigned &IL = EmittedLists[Defs];
 117       if (!IL) printDefList(Defs, IL = ++ListNumber, OS);
 118     }
 119   }
 120
 121   std::map<std::vector<Record*>, unsigned> OperandInfosEmitted;
 122   unsigned OperandListNum = 0;
 123   OperandInfosEmitted[std::vector<Record*>()] = ++OperandListNum;
 124
 125   // Emit all of the operand info records.
 126   OS << "\n";
 127   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 128        E = Target.inst_end(); II != E; ++II) {
 129     std::vector<Record*> OperandInfo = GetOperandInfo(II->second);
 130     unsigned &N = OperandInfosEmitted[OperandInfo];
 131     if (N == 0) {
 132       N = ++OperandListNum;
 133       OS << "static const TargetOperandInfo OperandInfo" << N << "[] = { ";
 134       for (unsigned i = 0, e = OperandInfo.size(); i != e; ++i) {
 135         Record *RC = OperandInfo[i];
 136         // FIXME: We only care about register operands for now.
 137         if (RC && RC->isSubClassOf("RegisterClass")) {
 138           OS << "{ &" << getQualifiedName(RC) << "RegClass }, ";
 139         } else {
 140           OS << "{ 0 }, ";
 141         }
 142       }
 143       OS << "};\n";
 144     }
 145   }
 146
 147   // Emit all of the TargetInstrDescriptor records.
 148   //
 149   OS << "\nstatic const TargetInstrDescriptor " << TargetName
 150      << "Insts[] = {\n";
 151   emitRecord(Target.getPHIInstruction(), 0, InstrInfo, EmittedLists,
 152              OperandInfosEmitted, OS);
 153
 154   unsigned i = 0;
 155   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 156          E = Target.inst_end(); II != E; ++II)
 157     if (II->second.TheDef != PHI)
 158       emitRecord(II->second, ++i, InstrInfo, EmittedLists,
 159                  OperandInfosEmitted, OS);
 160   OS << "};\n";
 161   OS << "} // End llvm namespace \n";
 162 }
 163
 164 void InstrInfoEmitter::emitRecord(const CodeGenInstruction &Inst, unsigned Num,
 165                                   Record *InstrInfo,
 166                          std::map<std::vector<Record*>, unsigned> &EmittedLists,
 167                                std::map<std::vector<Record*>, unsigned> &OpInfo,
 168                                   std::ostream &OS) {
 169   int NumOperands;
 170   if (Inst.hasVariableNumberOfOperands)
 171     NumOperands = -1;
 172   else if (!Inst.OperandList.empty())
 173     // Each logical operand can be multiple MI operands.
 174     NumOperands = Inst.OperandList.back().MIOperandNo +
 175                   Inst.OperandList.back().MINumOperands;
 176   else
 177     NumOperands = 0;
 178
 179   OS << "  { \"";
 180   if (Inst.Name.empty())
 181     OS << Inst.TheDef->getName();
 182   else
 183     OS << Inst.Name;
 184
 185   unsigned ItinClass = !IsItineraries ? 0 :
 186             ItinClassNumber(Inst.TheDef->getValueAsDef("Itinerary")->getName());
 187
 188   OS << "\",\t" << NumOperands << ", -1, 0, false, 0, 0, "
 189      << ItinClass
 190      << ", 0";
 191
 192   // Emit all of the target indepedent flags...
 193   if (Inst.isReturn)     OS << "|M_RET_FLAG";
 194   if (Inst.isBranch)     OS << "|M_BRANCH_FLAG";
 195   if (Inst.isBarrier)    OS << "|M_BARRIER_FLAG";
 196   if (Inst.hasDelaySlot) OS << "|M_DELAY_SLOT_FLAG";
 197   if (Inst.isCall)       OS << "|M_CALL_FLAG";
 198   if (Inst.isLoad)       OS << "|M_LOAD_FLAG";
 199   if (Inst.isStore)      OS << "|M_STORE_FLAG";
 200   if (Inst.isTwoAddress) OS << "|M_2_ADDR_FLAG";
 201   if (Inst.isConvertibleToThreeAddress) OS << "|M_CONVERTIBLE_TO_3_ADDR";
 202   if (Inst.isCommutable) OS << "|M_COMMUTABLE";
 203   if (Inst.isTerminator) OS << "|M_TERMINATOR_FLAG";
 204   if (Inst.usesCustomDAGSchedInserter)
 205     OS << "|M_USES_CUSTOM_DAG_SCHED_INSERTION";
 206   OS << ", 0";
 207
 208   // Emit all of the target-specific flags...
 209   ListInit *LI    = InstrInfo->getValueAsListInit("TSFlagsFields");
 210   ListInit *Shift = InstrInfo->getValueAsListInit("TSFlagsShifts");
 211   if (LI->getSize() != Shift->getSize())
 212     throw "Lengths of " + InstrInfo->getName() +
 213           ":(TargetInfoFields, TargetInfoPositions) must be equal!";
 214
 215   for (unsigned i = 0, e = LI->getSize(); i != e; ++i)
 216     emitShiftedValue(Inst.TheDef, dynamic_cast<StringInit*>(LI->getElement(i)),
 217                      dynamic_cast<IntInit*>(Shift->getElement(i)), OS);
 218
 219   OS << ", ";
 220
 221   // Emit the implicit uses and defs lists...
 222   std::vector<Record*> UseList = Inst.TheDef->getValueAsListOfDefs("Uses");
 223   if (UseList.empty())
 224     OS << "EmptyImpList, ";
 225   else
 226     OS << "ImplicitList" << EmittedLists[UseList] << ", ";
 227
 228   std::vector<Record*> DefList = Inst.TheDef->getValueAsListOfDefs("Defs");
 229   if (DefList.empty())
 230     OS << "EmptyImpList, ";
 231   else
 232     OS << "ImplicitList" << EmittedLists[DefList] << ", ";
 233
 234   // Emit the operand info.
 235   std::vector<Record*> OperandInfo = GetOperandInfo(Inst);
 236   if (OperandInfo.empty())
 237     OS << "0";
 238   else
 239     OS << "OperandInfo" << OpInfo[OperandInfo];
 240
 241   OS << " },  // Inst #" << Num << " = " << Inst.TheDef->getName() << "\n";
 242 }
 243
 244 struct LessRecord {
 245   bool operator()(const Record *Rec1, const Record *Rec2) const {
 246     return Rec1->getName() < Rec2->getName();
 247   }
 248 };
 249 void InstrInfoEmitter::GatherItinClasses() {
 250   std::vector<Record*> DefList =
 251                           Records.getAllDerivedDefinitions("InstrItinClass");
 252   IsItineraries = !DefList.empty();
 253
 254   if (!IsItineraries) return;
 255
 256   sort(DefList.begin(), DefList.end(), LessRecord());
 257
 258   for (unsigned i = 0, N = DefList.size(); i < N; i++) {
 259     Record *Def = DefList[i];
 260     ItinClassMap[Def->getName()] = i;
 261   }
 262 }
 263
 264 unsigned InstrInfoEmitter::ItinClassNumber(std::string ItinName) {
 265   return ItinClassMap[ItinName];
 266 }
 267
 268 void InstrInfoEmitter::emitShiftedValue(Record *R, StringInit *Val,
 269                                         IntInit *ShiftInt, std::ostream &OS) {
 270   if (Val == 0 || ShiftInt == 0)
 271     throw std::string("Illegal value or shift amount in TargetInfo*!");
 272   RecordVal *RV = R->getValue(Val->getValue());
 273   int Shift = ShiftInt->getValue();
 274
 275   if (RV == 0 || RV->getValue() == 0)
 276     throw R->getName() + " doesn't have a field named '" + Val->getValue()+"'!";
 277
 278   Init *Value = RV->getValue();
 279   if (BitInit *BI = dynamic_cast<BitInit*>(Value)) {
 280     if (BI->getValue()) OS << "|(1<<" << Shift << ")";
 281     return;
 282   } else if (BitsInit *BI = dynamic_cast<BitsInit*>(Value)) {
 283     // Convert the Bits to an integer to print...
 284     Init *I = BI->convertInitializerTo(new IntRecTy());
 285     if (I)
 286       if (IntInit *II = dynamic_cast<IntInit*>(I)) {
 287         if (II->getValue())
 288           OS << "|(" << II->getValue() << "<<" << Shift << ")";
 289         return;
 290       }
 291
 292   } else if (IntInit *II = dynamic_cast<IntInit*>(Value)) {
 293     if (II->getValue()) OS << "|(" << II->getValue() << "<<" << Shift << ")";
 294     return;
 295   }
 296
 297   std::cerr << "Unhandled initializer: " << *Val << "\n";
 298   throw "In record '" + R->getName() + "' for TSFlag emission.";
 299 }
 300