utils/TableGen/AsmWriterEmitter.cpp

   1 //===- AsmWriterEmitter.cpp - Generate an assembly writer -----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is emits an assembly printer for the current target.
  11 // Note that this is currently fairly skeletal, but will grow over time.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AsmWriterEmitter.h"
  16 #include "AsmWriterInst.h"
  17 #include "CodeGenTarget.h"
  18 #include "Record.h"
  19 #include "StringToOffsetTable.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/MathExtras.h"
  22 #include <algorithm>
  23 using namespace llvm;
  24
  25 static void PrintCases(std::vector<std::pair<std::string,
  26                        AsmWriterOperand> > &OpsToPrint, raw_ostream &O) {
  27   O << "    case " << OpsToPrint.back().first << ": ";
  28   AsmWriterOperand TheOp = OpsToPrint.back().second;
  29   OpsToPrint.pop_back();
  30
  31   // Check to see if any other operands are identical in this list, and if so,
  32   // emit a case label for them.
  33   for (unsigned i = OpsToPrint.size(); i != 0; --i)
  34     if (OpsToPrint[i-1].second == TheOp) {
  35       O << "\n    case " << OpsToPrint[i-1].first << ": ";
  36       OpsToPrint.erase(OpsToPrint.begin()+i-1);
  37     }
  38
  39   // Finally, emit the code.
  40   O << TheOp.getCode();
  41   O << "break;\n";
  42 }
  43
  44
  45 /// EmitInstructions - Emit the last instruction in the vector and any other
  46 /// instructions that are suitably similar to it.
  47 static void EmitInstructions(std::vector<AsmWriterInst> &Insts,
  48                              raw_ostream &O) {
  49   AsmWriterInst FirstInst = Insts.back();
  50   Insts.pop_back();
  51
  52   std::vector<AsmWriterInst> SimilarInsts;
  53   unsigned DifferingOperand = ~0;
  54   for (unsigned i = Insts.size(); i != 0; --i) {
  55     unsigned DiffOp = Insts[i-1].MatchesAllButOneOp(FirstInst);
  56     if (DiffOp != ~1U) {
  57       if (DifferingOperand == ~0U)  // First match!
  58         DifferingOperand = DiffOp;
  59
  60       // If this differs in the same operand as the rest of the instructions in
  61       // this class, move it to the SimilarInsts list.
  62       if (DifferingOperand == DiffOp || DiffOp == ~0U) {
  63         SimilarInsts.push_back(Insts[i-1]);
  64         Insts.erase(Insts.begin()+i-1);
  65       }
  66     }
  67   }
  68
  69   O << "  case " << FirstInst.CGI->Namespace << "::"
  70     << FirstInst.CGI->TheDef->getName() << ":\n";
  71   for (unsigned i = 0, e = SimilarInsts.size(); i != e; ++i)
  72     O << "  case " << SimilarInsts[i].CGI->Namespace << "::"
  73       << SimilarInsts[i].CGI->TheDef->getName() << ":\n";
  74   for (unsigned i = 0, e = FirstInst.Operands.size(); i != e; ++i) {
  75     if (i != DifferingOperand) {
  76       // If the operand is the same for all instructions, just print it.
  77       O << "    " << FirstInst.Operands[i].getCode();
  78     } else {
  79       // If this is the operand that varies between all of the instructions,
  80       // emit a switch for just this operand now.
  81       O << "    switch (MI->getOpcode()) {\n";
  82       std::vector<std::pair<std::string, AsmWriterOperand> > OpsToPrint;
  83       OpsToPrint.push_back(std::make_pair(FirstInst.CGI->Namespace + "::" +
  84                                           FirstInst.CGI->TheDef->getName(),
  85                                           FirstInst.Operands[i]));
  86
  87       for (unsigned si = 0, e = SimilarInsts.size(); si != e; ++si) {
  88         AsmWriterInst &AWI = SimilarInsts[si];
  89         OpsToPrint.push_back(std::make_pair(AWI.CGI->Namespace+"::"+
  90                                             AWI.CGI->TheDef->getName(),
  91                                             AWI.Operands[i]));
  92       }
  93       std::reverse(OpsToPrint.begin(), OpsToPrint.end());
  94       while (!OpsToPrint.empty())
  95         PrintCases(OpsToPrint, O);
  96       O << "    }";
  97     }
  98     O << "\n";
  99   }
 100   O << "    break;\n";
 101 }
 102
 103 void AsmWriterEmitter::
 104 FindUniqueOperandCommands(std::vector<std::string> &UniqueOperandCommands,
 105                           std::vector<unsigned> &InstIdxs,
 106                           std::vector<unsigned> &InstOpsUsed) const {
 107   InstIdxs.assign(NumberedInstructions.size(), ~0U);
 108
 109   // This vector parallels UniqueOperandCommands, keeping track of which
 110   // instructions each case are used for.  It is a comma separated string of
 111   // enums.
 112   std::vector<std::string> InstrsForCase;
 113   InstrsForCase.resize(UniqueOperandCommands.size());
 114   InstOpsUsed.assign(UniqueOperandCommands.size(), 0);
 115
 116   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 117     const AsmWriterInst *Inst = getAsmWriterInstByID(i);
 118     if (Inst == 0) continue;  // PHI, INLINEASM, PROLOG_LABEL, etc.
 119
 120     std::string Command;
 121     if (Inst->Operands.empty())
 122       continue;   // Instruction already done.
 123
 124     Command = "    " + Inst->Operands[0].getCode() + "\n";
 125
 126     // Check to see if we already have 'Command' in UniqueOperandCommands.
 127     // If not, add it.
 128     bool FoundIt = false;
 129     for (unsigned idx = 0, e = UniqueOperandCommands.size(); idx != e; ++idx)
 130       if (UniqueOperandCommands[idx] == Command) {
 131         InstIdxs[i] = idx;
 132         InstrsForCase[idx] += ", ";
 133         InstrsForCase[idx] += Inst->CGI->TheDef->getName();
 134         FoundIt = true;
 135         break;
 136       }
 137     if (!FoundIt) {
 138       InstIdxs[i] = UniqueOperandCommands.size();
 139       UniqueOperandCommands.push_back(Command);
 140       InstrsForCase.push_back(Inst->CGI->TheDef->getName());
 141
 142       // This command matches one operand so far.
 143       InstOpsUsed.push_back(1);
 144     }
 145   }
 146
 147   // For each entry of UniqueOperandCommands, there is a set of instructions
 148   // that uses it.  If the next command of all instructions in the set are
 149   // identical, fold it into the command.
 150   for (unsigned CommandIdx = 0, e = UniqueOperandCommands.size();
 151        CommandIdx != e; ++CommandIdx) {
 152
 153     for (unsigned Op = 1; ; ++Op) {
 154       // Scan for the first instruction in the set.
 155       std::vector<unsigned>::iterator NIT =
 156         std::find(InstIdxs.begin(), InstIdxs.end(), CommandIdx);
 157       if (NIT == InstIdxs.end()) break;  // No commonality.
 158
 159       // If this instruction has no more operands, we isn't anything to merge
 160       // into this command.
 161       const AsmWriterInst *FirstInst =
 162         getAsmWriterInstByID(NIT-InstIdxs.begin());
 163       if (!FirstInst || FirstInst->Operands.size() == Op)
 164         break;
 165
 166       // Otherwise, scan to see if all of the other instructions in this command
 167       // set share the operand.
 168       bool AllSame = true;
 169       // Keep track of the maximum, number of operands or any
 170       // instruction we see in the group.
 171       size_t MaxSize = FirstInst->Operands.size();
 172
 173       for (NIT = std::find(NIT+1, InstIdxs.end(), CommandIdx);
 174            NIT != InstIdxs.end();
 175            NIT = std::find(NIT+1, InstIdxs.end(), CommandIdx)) {
 176         // Okay, found another instruction in this command set.  If the operand
 177         // matches, we're ok, otherwise bail out.
 178         const AsmWriterInst *OtherInst =
 179           getAsmWriterInstByID(NIT-InstIdxs.begin());
 180
 181         if (OtherInst &&
 182             OtherInst->Operands.size() > FirstInst->Operands.size())
 183           MaxSize = std::max(MaxSize, OtherInst->Operands.size());
 184
 185         if (!OtherInst || OtherInst->Operands.size() == Op ||
 186             OtherInst->Operands[Op] != FirstInst->Operands[Op]) {
 187           AllSame = false;
 188           break;
 189         }
 190       }
 191       if (!AllSame) break;
 192
 193       // Okay, everything in this command set has the same next operand.  Add it
 194       // to UniqueOperandCommands and remember that it was consumed.
 195       std::string Command = "    " + FirstInst->Operands[Op].getCode() + "\n";
 196
 197       UniqueOperandCommands[CommandIdx] += Command;
 198       InstOpsUsed[CommandIdx]++;
 199     }
 200   }
 201
 202   // Prepend some of the instructions each case is used for onto the case val.
 203   for (unsigned i = 0, e = InstrsForCase.size(); i != e; ++i) {
 204     std::string Instrs = InstrsForCase[i];
 205     if (Instrs.size() > 70) {
 206       Instrs.erase(Instrs.begin()+70, Instrs.end());
 207       Instrs += "...";
 208     }
 209
 210     if (!Instrs.empty())
 211       UniqueOperandCommands[i] = "    // " + Instrs + "\n" +
 212         UniqueOperandCommands[i];
 213   }
 214 }
 215
 216
 217 static void UnescapeString(std::string &Str) {
 218   for (unsigned i = 0; i != Str.size(); ++i) {
 219     if (Str[i] == '\\' && i != Str.size()-1) {
 220       switch (Str[i+1]) {
 221       default: continue;  // Don't execute the code after the switch.
 222       case 'a': Str[i] = '\a'; break;
 223       case 'b': Str[i] = '\b'; break;
 224       case 'e': Str[i] = 27; break;
 225       case 'f': Str[i] = '\f'; break;
 226       case 'n': Str[i] = '\n'; break;
 227       case 'r': Str[i] = '\r'; break;
 228       case 't': Str[i] = '\t'; break;
 229       case 'v': Str[i] = '\v'; break;
 230       case '"': Str[i] = '\"'; break;
 231       case '\'': Str[i] = '\''; break;
 232       case '\\': Str[i] = '\\'; break;
 233       }
 234       // Nuke the second character.
 235       Str.erase(Str.begin()+i+1);
 236     }
 237   }
 238 }
 239
 240 /// EmitPrintInstruction - Generate the code for the "printInstruction" method
 241 /// implementation.
 242 void AsmWriterEmitter::EmitPrintInstruction(raw_ostream &O) {
 243   CodeGenTarget Target(Records);
 244   Record *AsmWriter = Target.getAsmWriter();
 245   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 246   bool isMC = AsmWriter->getValueAsBit("isMCAsmWriter");
 247   const char *MachineInstrClassName = isMC ? "MCInst" : "MachineInstr";
 248
 249   O <<
 250   "/// printInstruction - This method is automatically generated by tablegen\n"
 251   "/// from the instruction set description.\n"
 252     "void " << Target.getName() << ClassName
 253             << "::printInstruction(const " << MachineInstrClassName
 254             << " *MI, raw_ostream &O) {\n";
 255
 256   std::vector<AsmWriterInst> Instructions;
 257
 258   for (CodeGenTarget::inst_iterator I = Target.inst_begin(),
 259          E = Target.inst_end(); I != E; ++I)
 260     if (!(*I)->AsmString.empty() &&
 261         (*I)->TheDef->getName() != "PHI")
 262       Instructions.push_back(
 263         AsmWriterInst(**I,
 264                       AsmWriter->getValueAsInt("Variant"),
 265                       AsmWriter->getValueAsInt("FirstOperandColumn"),
 266                       AsmWriter->getValueAsInt("OperandSpacing")));
 267
 268   // Get the instruction numbering.
 269   NumberedInstructions = Target.getInstructionsByEnumValue();
 270
 271   // Compute the CodeGenInstruction -> AsmWriterInst mapping.  Note that not
 272   // all machine instructions are necessarily being printed, so there may be
 273   // target instructions not in this map.
 274   for (unsigned i = 0, e = Instructions.size(); i != e; ++i)
 275     CGIAWIMap.insert(std::make_pair(Instructions[i].CGI, &Instructions[i]));
 276
 277   // Build an aggregate string, and build a table of offsets into it.
 278   StringToOffsetTable StringTable;
 279
 280   /// OpcodeInfo - This encodes the index of the string to use for the first
 281   /// chunk of the output as well as indices used for operand printing.
 282   std::vector<unsigned> OpcodeInfo;
 283
 284   unsigned MaxStringIdx = 0;
 285   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 286     AsmWriterInst *AWI = CGIAWIMap[NumberedInstructions[i]];
 287     unsigned Idx;
 288     if (AWI == 0) {
 289       // Something not handled by the asmwriter printer.
 290       Idx = ~0U;
 291     } else if (AWI->Operands[0].OperandType !=
 292                         AsmWriterOperand::isLiteralTextOperand ||
 293                AWI->Operands[0].Str.empty()) {
 294       // Something handled by the asmwriter printer, but with no leading string.
 295       Idx = StringTable.GetOrAddStringOffset("");
 296     } else {
 297       std::string Str = AWI->Operands[0].Str;
 298       UnescapeString(Str);
 299       Idx = StringTable.GetOrAddStringOffset(Str);
 300       MaxStringIdx = std::max(MaxStringIdx, Idx);
 301
 302       // Nuke the string from the operand list.  It is now handled!
 303       AWI->Operands.erase(AWI->Operands.begin());
 304     }
 305
 306     // Bias offset by one since we want 0 as a sentinel.
 307     OpcodeInfo.push_back(Idx+1);
 308   }
 309
 310   // Figure out how many bits we used for the string index.
 311   unsigned AsmStrBits = Log2_32_Ceil(MaxStringIdx+2);
 312
 313   // To reduce code size, we compactify common instructions into a few bits
 314   // in the opcode-indexed table.
 315   unsigned BitsLeft = 32-AsmStrBits;
 316
 317   std::vector<std::vector<std::string> > TableDrivenOperandPrinters;
 318
 319   while (1) {
 320     std::vector<std::string> UniqueOperandCommands;
 321     std::vector<unsigned> InstIdxs;
 322     std::vector<unsigned> NumInstOpsHandled;
 323     FindUniqueOperandCommands(UniqueOperandCommands, InstIdxs,
 324                               NumInstOpsHandled);
 325
 326     // If we ran out of operands to print, we're done.
 327     if (UniqueOperandCommands.empty()) break;
 328
 329     // Compute the number of bits we need to represent these cases, this is
 330     // ceil(log2(numentries)).
 331     unsigned NumBits = Log2_32_Ceil(UniqueOperandCommands.size());
 332
 333     // If we don't have enough bits for this operand, don't include it.
 334     if (NumBits > BitsLeft) {
 335       DEBUG(errs() << "Not enough bits to densely encode " << NumBits
 336                    << " more bits\n");
 337       break;
 338     }
 339
 340     // Otherwise, we can include this in the initial lookup table.  Add it in.
 341     BitsLeft -= NumBits;
 342     for (unsigned i = 0, e = InstIdxs.size(); i != e; ++i)
 343       if (InstIdxs[i] != ~0U)
 344         OpcodeInfo[i] |= InstIdxs[i] << (BitsLeft+AsmStrBits);
 345
 346     // Remove the info about this operand.
 347     for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 348       if (AsmWriterInst *Inst = getAsmWriterInstByID(i))
 349         if (!Inst->Operands.empty()) {
 350           unsigned NumOps = NumInstOpsHandled[InstIdxs[i]];
 351           assert(NumOps <= Inst->Operands.size() &&
 352                  "Can't remove this many ops!");
 353           Inst->Operands.erase(Inst->Operands.begin(),
 354                                Inst->Operands.begin()+NumOps);
 355         }
 356     }
 357
 358     // Remember the handlers for this set of operands.
 359     TableDrivenOperandPrinters.push_back(UniqueOperandCommands);
 360   }
 361
 362
 363
 364   O<<"  static const unsigned OpInfo[] = {\n";
 365   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 366     O << "    " << OpcodeInfo[i] << "U,\t// "
 367       << NumberedInstructions[i]->TheDef->getName() << "\n";
 368   }
 369   // Add a dummy entry so the array init doesn't end with a comma.
 370   O << "    0U\n";
 371   O << "  };\n\n";
 372
 373   // Emit the string itself.
 374   O << "  const char *AsmStrs = \n";
 375   StringTable.EmitString(O);
 376   O << ";\n\n";
 377
 378   O << "  O << \"\\t\";\n\n";
 379
 380   O << "  // Emit the opcode for the instruction.\n"
 381     << "  unsigned Bits = OpInfo[MI->getOpcode()];\n"
 382     << "  assert(Bits != 0 && \"Cannot print this instruction.\");\n"
 383     << "  O << AsmStrs+(Bits & " << (1 << AsmStrBits)-1 << ")-1;\n\n";
 384
 385   // Output the table driven operand information.
 386   BitsLeft = 32-AsmStrBits;
 387   for (unsigned i = 0, e = TableDrivenOperandPrinters.size(); i != e; ++i) {
 388     std::vector<std::string> &Commands = TableDrivenOperandPrinters[i];
 389
 390     // Compute the number of bits we need to represent these cases, this is
 391     // ceil(log2(numentries)).
 392     unsigned NumBits = Log2_32_Ceil(Commands.size());
 393     assert(NumBits <= BitsLeft && "consistency error");
 394
 395     // Emit code to extract this field from Bits.
 396     BitsLeft -= NumBits;
 397
 398     O << "\n  // Fragment " << i << " encoded into " << NumBits
 399       << " bits for " << Commands.size() << " unique commands.\n";
 400
 401     if (Commands.size() == 2) {
 402       // Emit two possibilitys with if/else.
 403       O << "  if ((Bits >> " << (BitsLeft+AsmStrBits) << ") & "
 404         << ((1 << NumBits)-1) << ") {\n"
 405         << Commands[1]
 406         << "  } else {\n"
 407         << Commands[0]
 408         << "  }\n\n";
 409     } else if (Commands.size() == 1) {
 410       // Emit a single possibility.
 411       O << Commands[0] << "\n\n";
 412     } else {
 413       O << "  switch ((Bits >> " << (BitsLeft+AsmStrBits) << ") & "
 414         << ((1 << NumBits)-1) << ") {\n"
 415         << "  default:   // unreachable.\n";
 416
 417       // Print out all the cases.
 418       for (unsigned i = 0, e = Commands.size(); i != e; ++i) {
 419         O << "  case " << i << ":\n";
 420         O << Commands[i];
 421         O << "    break;\n";
 422       }
 423       O << "  }\n\n";
 424     }
 425   }
 426
 427   // Okay, delete instructions with no operand info left.
 428   for (unsigned i = 0, e = Instructions.size(); i != e; ++i) {
 429     // Entire instruction has been emitted?
 430     AsmWriterInst &Inst = Instructions[i];
 431     if (Inst.Operands.empty()) {
 432       Instructions.erase(Instructions.begin()+i);
 433       --i; --e;
 434     }
 435   }
 436
 437
 438   // Because this is a vector, we want to emit from the end.  Reverse all of the
 439   // elements in the vector.
 440   std::reverse(Instructions.begin(), Instructions.end());
 441
 442
 443   // Now that we've emitted all of the operand info that fit into 32 bits, emit
 444   // information for those instructions that are left.  This is a less dense
 445   // encoding, but we expect the main 32-bit table to handle the majority of
 446   // instructions.
 447   if (!Instructions.empty()) {
 448     // Find the opcode # of inline asm.
 449     O << "  switch (MI->getOpcode()) {\n";
 450     while (!Instructions.empty())
 451       EmitInstructions(Instructions, O);
 452
 453     O << "  }\n";
 454     O << "  return;\n";
 455   }
 456
 457   O << "}\n";
 458 }
 459
 460
 461 void AsmWriterEmitter::EmitGetRegisterName(raw_ostream &O) {
 462   CodeGenTarget Target(Records);
 463   Record *AsmWriter = Target.getAsmWriter();
 464   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 465   const std::vector<CodeGenRegister> &Registers = Target.getRegisters();
 466
 467   StringToOffsetTable StringTable;
 468   O <<
 469   "\n\n/// getRegisterName - This method is automatically generated by tblgen\n"
 470   "/// from the register set description.  This returns the assembler name\n"
 471   "/// for the specified register.\n"
 472   "const char *" << Target.getName() << ClassName
 473   << "::getRegisterName(unsigned RegNo) {\n"
 474   << "  assert(RegNo && RegNo < " << (Registers.size()+1)
 475   << " && \"Invalid register number!\");\n"
 476   << "\n"
 477   << "  static const unsigned RegAsmOffset[] = {";
 478   for (unsigned i = 0, e = Registers.size(); i != e; ++i) {
 479     const CodeGenRegister &Reg = Registers[i];
 480
 481     std::string AsmName = Reg.TheDef->getValueAsString("AsmName");
 482     if (AsmName.empty())
 483       AsmName = Reg.getName();
 484
 485
 486     if ((i % 14) == 0)
 487       O << "\n    ";
 488
 489     O << StringTable.GetOrAddStringOffset(AsmName) << ", ";
 490   }
 491   O << "0\n"
 492     << "  };\n"
 493     << "\n";
 494
 495   O << "  const char *AsmStrs =\n";
 496   StringTable.EmitString(O);
 497   O << ";\n";
 498
 499   O << "  return AsmStrs+RegAsmOffset[RegNo-1];\n"
 500     << "}\n";
 501 }
 502
 503 void AsmWriterEmitter::EmitGetInstructionName(raw_ostream &O) {
 504   CodeGenTarget Target(Records);
 505   Record *AsmWriter = Target.getAsmWriter();
 506   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 507
 508   const std::vector<const CodeGenInstruction*> &NumberedInstructions =
 509     Target.getInstructionsByEnumValue();
 510
 511   StringToOffsetTable StringTable;
 512   O <<
 513 "\n\n#ifdef GET_INSTRUCTION_NAME\n"
 514 "#undef GET_INSTRUCTION_NAME\n\n"
 515 "/// getInstructionName: This method is automatically generated by tblgen\n"
 516 "/// from the instruction set description.  This returns the enum name of the\n"
 517 "/// specified instruction.\n"
 518   "const char *" << Target.getName() << ClassName
 519   << "::getInstructionName(unsigned Opcode) {\n"
 520   << "  assert(Opcode < " << NumberedInstructions.size()
 521   << " && \"Invalid instruction number!\");\n"
 522   << "\n"
 523   << "  static const unsigned InstAsmOffset[] = {";
 524   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 525     const CodeGenInstruction &Inst = *NumberedInstructions[i];
 526
 527     std::string AsmName = Inst.TheDef->getName();
 528     if ((i % 14) == 0)
 529       O << "\n    ";
 530
 531     O << StringTable.GetOrAddStringOffset(AsmName) << ", ";
 532   }
 533   O << "0\n"
 534   << "  };\n"
 535   << "\n";
 536
 537   O << "  const char *Strs =\n";
 538   StringTable.EmitString(O);
 539   O << ";\n";
 540
 541   O << "  return Strs+InstAsmOffset[Opcode];\n"
 542   << "}\n\n#endif\n";
 543 }
 544
 545 namespace {
 546
 547 /// SubtargetFeatureInfo - Helper class for storing information on a subtarget
 548 /// feature which participates in instruction matching.
 549 struct SubtargetFeatureInfo {
 550   /// \brief The predicate record for this feature.
 551   const Record *TheDef;
 552
 553   /// \brief An unique index assigned to represent this feature.
 554   unsigned Index;
 555
 556   SubtargetFeatureInfo(const Record *D, unsigned Idx) : TheDef(D), Index(Idx) {}
 557
 558   /// \brief The name of the enumerated constant identifying this feature.
 559   std::string getEnumName() const {
 560     return "Feature_" + TheDef->getName();
 561   }
 562 };
 563
 564 struct AsmWriterInfo {
 565   /// Map of Predicate records to their subtarget information.
 566   std::map<const Record*, SubtargetFeatureInfo*> SubtargetFeatures;
 567
 568   /// getSubtargetFeature - Lookup or create the subtarget feature info for the
 569   /// given operand.
 570   SubtargetFeatureInfo *getSubtargetFeature(const Record *Def) const {
 571     assert(Def->isSubClassOf("Predicate") && "Invalid predicate type!");
 572     std::map<const Record*, SubtargetFeatureInfo*>::const_iterator I =
 573       SubtargetFeatures.find(Def);
 574     return I == SubtargetFeatures.end() ? 0 : I->second;
 575   }
 576
 577   void addReqFeatures(const std::vector<Record*> &Features) {
 578     for (std::vector<Record*>::const_iterator
 579            I = Features.begin(), E = Features.end(); I != E; ++I) {
 580       const Record *Pred = *I;
 581
 582       // Ignore predicates that are not intended for the assembler.
 583       if (!Pred->getValueAsBit("AssemblerMatcherPredicate"))
 584         continue;
 585
 586       if (Pred->getName().empty())
 587         throw TGError(Pred->getLoc(), "Predicate has no name!");
 588
 589       // Don't add the predicate again.
 590       if (getSubtargetFeature(Pred))
 591         continue;
 592
 593       unsigned FeatureNo = SubtargetFeatures.size();
 594       SubtargetFeatures[Pred] = new SubtargetFeatureInfo(Pred, FeatureNo);
 595       assert(FeatureNo < 32 && "Too many subtarget features!");
 596     }
 597   }
 598
 599   const SubtargetFeatureInfo *getFeatureInfo(const Record *R) {
 600     return SubtargetFeatures[R];
 601   }
 602 };
 603
 604 // IAPrinter - Holds information about an InstAlias. Two InstAliases match if
 605 // they both have the same conditionals. In which case, we cannot print out the
 606 // alias for that pattern.
 607 class IAPrinter {
 608   AsmWriterInfo &AWI;
 609   std::vector<std::string> Conds;
 610   std::map<StringRef, unsigned> OpMap;
 611   std::string Result;
 612   std::string AsmString;
 613   std::vector<Record*> ReqFeatures;
 614 public:
 615   IAPrinter(AsmWriterInfo &Info, std::string R, std::string AS)
 616     : AWI(Info), Result(R), AsmString(AS) {}
 617
 618   void addCond(const std::string &C) { Conds.push_back(C); }
 619   void addReqFeatures(const std::vector<Record*> &Features) {
 620     AWI.addReqFeatures(Features);
 621     ReqFeatures = Features;
 622   }
 623
 624   void addOperand(StringRef Op, unsigned Idx) { OpMap[Op] = Idx; }
 625   unsigned getOpIndex(StringRef Op) { return OpMap[Op]; }
 626   bool isOpMapped(StringRef Op) { return OpMap.find(Op) != OpMap.end(); }
 627
 628   bool print(raw_ostream &O) {
 629     if (Conds.empty() && ReqFeatures.empty()) {
 630       O.indent(6) << "return true;\n";
 631       return false;
 632     }
 633
 634     O << "if (";
 635
 636     for (std::vector<std::string>::iterator
 637            I = Conds.begin(), E = Conds.end(); I != E; ++I) {
 638       if (I != Conds.begin()) {
 639         O << " &&\n";
 640         O.indent(8);
 641       }
 642
 643       O << *I;
 644     }
 645
 646     if (!ReqFeatures.empty()) {
 647       if (Conds.begin() != Conds.end()) {
 648         O << " &&\n";
 649         O.indent(8);
 650       } else {
 651         O << "if (";
 652       }
 653
 654       std::string Req;
 655       raw_string_ostream ReqO(Req);
 656
 657       for (std::vector<Record*>::iterator
 658              I = ReqFeatures.begin(), E = ReqFeatures.end(); I != E; ++I) {
 659         if (I != ReqFeatures.begin()) ReqO << " | ";
 660         ReqO << AWI.getFeatureInfo(*I)->getEnumName();
 661       }
 662
 663       O << "(AvailableFeatures & (" << ReqO.str() << ")) == ("
 664         << ReqO.str() << ')';
 665     }
 666
 667     O << ") {\n";
 668     O.indent(6) << "// " << Result << "\n";
 669     O.indent(6) << "AsmString = \"" << AsmString << "\";\n";
 670
 671     for (std::map<StringRef, unsigned>::iterator
 672            I = OpMap.begin(), E = OpMap.end(); I != E; ++I)
 673       O.indent(6) << "OpMap[\"" << I->first << "\"] = "
 674                   << I->second << ";\n";
 675
 676     O.indent(6) << "break;\n";
 677     O.indent(4) << '}';
 678     return !ReqFeatures.empty();
 679   }
 680
 681   bool operator==(const IAPrinter &RHS) {
 682     if (Conds.size() != RHS.Conds.size())
 683       return false;
 684
 685     unsigned Idx = 0;
 686     for (std::vector<std::string>::iterator
 687            I = Conds.begin(), E = Conds.end(); I != E; ++I)
 688       if (*I != RHS.Conds[Idx++])
 689         return false;
 690
 691     return true;
 692   }
 693
 694   bool operator()(const IAPrinter &RHS) {
 695     if (Conds.size() < RHS.Conds.size())
 696       return true;
 697
 698     unsigned Idx = 0;
 699     for (std::vector<std::string>::iterator
 700            I = Conds.begin(), E = Conds.end(); I != E; ++I)
 701       if (*I != RHS.Conds[Idx++])
 702         return *I < RHS.Conds[Idx++];
 703
 704     return false;
 705   }
 706 };
 707
 708 } // end anonymous namespace
 709
 710 /// EmitSubtargetFeatureFlagEnumeration - Emit the subtarget feature flag
 711 /// definitions.
 712 static void EmitSubtargetFeatureFlagEnumeration(AsmWriterInfo &Info,
 713                                                 raw_ostream &O) {
 714   O << "namespace {\n\n";
 715   O << "// Flags for subtarget features that participate in "
 716     << "alias instruction matching.\n";
 717   O << "enum SubtargetFeatureFlag {\n";
 718
 719   for (std::map<const Record*, SubtargetFeatureInfo*>::const_iterator
 720          I = Info.SubtargetFeatures.begin(),
 721          E = Info.SubtargetFeatures.end(); I != E; ++I) {
 722     SubtargetFeatureInfo &SFI = *I->second;
 723     O << "  " << SFI.getEnumName() << " = (1 << " << SFI.Index << "),\n";
 724   }
 725
 726   O << "  Feature_None = 0\n";
 727   O << "};\n\n";
 728   O << "} // end anonymous namespace\n\n";
 729 }
 730
 731 /// EmitComputeAvailableFeatures - Emit the function to compute the list of
 732 /// available features given a subtarget.
 733 static void EmitComputeAvailableFeatures(AsmWriterInfo &Info,
 734                                          Record *AsmWriter,
 735                                          CodeGenTarget &Target,
 736                                          raw_ostream &O) {
 737   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 738
 739   O << "unsigned " << Target.getName() << ClassName << "::\n"
 740     << "ComputeAvailableFeatures(const " << Target.getName()
 741     << "Subtarget *Subtarget) const {\n";
 742   O << "  unsigned Features = 0;\n";
 743
 744   for (std::map<const Record*, SubtargetFeatureInfo*>::const_iterator
 745          I = Info.SubtargetFeatures.begin(),
 746          E = Info.SubtargetFeatures.end(); I != E; ++I) {
 747     SubtargetFeatureInfo &SFI = *I->second;
 748     O << "  if (" << SFI.TheDef->getValueAsString("CondString")
 749       << ")\n";
 750     O << "    Features |= " << SFI.getEnumName() << ";\n";
 751   }
 752
 753   O << "  return Features;\n";
 754   O << "}\n\n";
 755 }
 756
 757 void AsmWriterEmitter::EmitRegIsInRegClass(raw_ostream &O) {
 758   CodeGenTarget Target(Records);
 759
 760   // Enumerate the register classes.
 761   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 762     Target.getRegisterClasses();
 763
 764   O << "namespace { // Register classes\n";
 765   O << "  enum RegClass {\n";
 766
 767   // Emit the register enum value for each RegisterClass.
 768   for (unsigned I = 0, E = RegisterClasses.size(); I != E; ++I) {
 769     if (I != 0) O << ",\n";
 770     O << "    RC_" << RegisterClasses[I].TheDef->getName();
 771   }
 772
 773   O << "\n  };\n";
 774   O << "} // end anonymous namespace\n\n";
 775
 776   // Emit a function that returns 'true' if a regsiter is part of a particular
 777   // register class. I.e., RAX is part of GR64 on X86.
 778   O << "static bool regIsInRegisterClass"
 779     << "(unsigned RegClass, unsigned Reg) {\n";
 780
 781   // Emit the switch that checks if a register belongs to a particular register
 782   // class.
 783   O << "  switch (RegClass) {\n";
 784   O << "  default: break;\n";
 785
 786   for (unsigned I = 0, E = RegisterClasses.size(); I != E; ++I) {
 787     const CodeGenRegisterClass &RC = RegisterClasses[I];
 788
 789     // Give the register class a legal C name if it's anonymous.
 790     std::string Name = RC.TheDef->getName();
 791     O << "  case RC_" << Name << ":\n";
 792
 793     // Emit the register list now.
 794     unsigned IE = RC.Elements.size();
 795     if (IE == 1) {
 796       O << "    if (Reg == " << getQualifiedName(RC.Elements[0]) << ")\n";
 797       O << "      return true;\n";
 798     } else {
 799       O << "    switch (Reg) {\n";
 800       O << "    default: break;\n";
 801
 802       for (unsigned II = 0; II != IE; ++II) {
 803         Record *Reg = RC.Elements[II];
 804         O << "    case " << getQualifiedName(Reg) << ":\n";
 805       }
 806
 807       O << "      return true;\n";
 808       O << "    }\n";
 809     }
 810
 811     O << "    break;\n";
 812   }
 813
 814   O << "  }\n\n";
 815   O << "  return false;\n";
 816   O << "}\n\n";
 817 }
 818
 819 void AsmWriterEmitter::EmitPrintAliasInstruction(raw_ostream &O) {
 820   CodeGenTarget Target(Records);
 821   Record *AsmWriter = Target.getAsmWriter();
 822
 823   O << "\n#ifdef PRINT_ALIAS_INSTR\n";
 824   O << "#undef PRINT_ALIAS_INSTR\n\n";
 825
 826   EmitRegIsInRegClass(O);
 827
 828   // Emit the method that prints the alias instruction.
 829   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 830
 831   bool isMC = AsmWriter->getValueAsBit("isMCAsmWriter");
 832   const char *MachineInstrClassName = isMC ? "MCInst" : "MachineInstr";
 833
 834   std::vector<Record*> AllInstAliases =
 835     Records.getAllDerivedDefinitions("InstAlias");
 836
 837   // Create a map from the qualified name to a list of potential matches.
 838   std::map<std::string, std::vector<CodeGenInstAlias*> > AliasMap;
 839   for (std::vector<Record*>::iterator
 840          I = AllInstAliases.begin(), E = AllInstAliases.end(); I != E; ++I) {
 841     CodeGenInstAlias *Alias = new CodeGenInstAlias(*I, Target);
 842     const Record *R = *I;
 843     if (!R->getValueAsBit("EmitAlias"))
 844       continue; // We were told not to emit the alias, but to emit the aliasee.
 845     const DagInit *DI = R->getValueAsDag("ResultInst");
 846     const DefInit *Op = dynamic_cast<const DefInit*>(DI->getOperator());
 847     AliasMap[getQualifiedName(Op->getDef())].push_back(Alias);
 848   }
 849
 850   // A map of which conditions need to be met for each instruction operand
 851   // before it can be matched to the mnemonic.
 852   std::map<std::string, std::vector<IAPrinter*> > IAPrinterMap;
 853   AsmWriterInfo AWI;
 854
 855   for (std::map<std::string, std::vector<CodeGenInstAlias*> >::iterator
 856          I = AliasMap.begin(), E = AliasMap.end(); I != E; ++I) {
 857     std::vector<CodeGenInstAlias*> &Aliases = I->second;
 858
 859     for (std::vector<CodeGenInstAlias*>::iterator
 860            II = Aliases.begin(), IE = Aliases.end(); II != IE; ++II) {
 861       const CodeGenInstAlias *CGA = *II;
 862       IAPrinter *IAP = new IAPrinter(AWI, CGA->Result->getAsString(),
 863                                      CGA->AsmString);
 864
 865       IAP->addReqFeatures(CGA->TheDef->getValueAsListOfDefs("Predicates"));
 866
 867       unsigned LastOpNo = CGA->ResultInstOperandIndex.size();
 868
 869       std::string Cond;
 870       Cond = std::string("MI->getNumOperands() == ") + llvm::utostr(LastOpNo);
 871       IAP->addCond(Cond);
 872
 873       std::map<StringRef, unsigned> OpMap;
 874       bool CantHandle = false;
 875
 876       for (unsigned i = 0, e = LastOpNo; i != e; ++i) {
 877         const CodeGenInstAlias::ResultOperand &RO = CGA->ResultOperands[i];
 878
 879         switch (RO.Kind) {
 880         default: assert(0 && "unexpected InstAlias operand kind");
 881         case CodeGenInstAlias::ResultOperand::K_Record: {
 882           const Record *Rec = RO.getRecord();
 883           StringRef ROName = RO.getName();
 884
 885           if (Rec->isSubClassOf("RegisterClass")) {
 886             Cond = std::string("MI->getOperand(")+llvm::utostr(i)+").isReg()";
 887             IAP->addCond(Cond);
 888
 889             if (!IAP->isOpMapped(ROName)) {
 890               IAP->addOperand(ROName, i);
 891               Cond = std::string("regIsInRegisterClass(RC_") +
 892                 CGA->ResultOperands[i].getRecord()->getName() +
 893                 ", MI->getOperand(" + llvm::utostr(i) + ").getReg())";
 894               IAP->addCond(Cond);
 895             } else {
 896               Cond = std::string("MI->getOperand(") +
 897                 llvm::utostr(i) + ").getReg() == MI->getOperand(" +
 898                 llvm::utostr(IAP->getOpIndex(ROName)) + ").getReg()";
 899               IAP->addCond(Cond);
 900             }
 901           } else {
 902             assert(Rec->isSubClassOf("Operand") && "Unexpected operand!");
 903             // FIXME: We need to handle these situations.
 904             delete IAP;
 905             IAP = 0;
 906             CantHandle = true;
 907             break;
 908           }
 909
 910           break;
 911         }
 912         case CodeGenInstAlias::ResultOperand::K_Imm:
 913           Cond = std::string("MI->getOperand(") +
 914             llvm::utostr(i) + ").getImm() == " +
 915             llvm::utostr(CGA->ResultOperands[i].getImm());
 916           IAP->addCond(Cond);
 917           break;
 918         case CodeGenInstAlias::ResultOperand::K_Reg:
 919           Cond = std::string("MI->getOperand(") +
 920             llvm::utostr(i) + ").getReg() == " + Target.getName() +
 921             "::" + CGA->ResultOperands[i].getRegister()->getName();
 922           IAP->addCond(Cond);
 923           break;
 924         }
 925
 926         if (!IAP) break;
 927       }
 928
 929       if (CantHandle) continue;
 930       IAPrinterMap[I->first].push_back(IAP);
 931     }
 932   }
 933
 934   EmitSubtargetFeatureFlagEnumeration(AWI, O);
 935   EmitComputeAvailableFeatures(AWI, AsmWriter, Target, O);
 936
 937   O << "bool " << Target.getName() << ClassName
 938     << "::printAliasInstr(const " << MachineInstrClassName
 939     << " *MI, raw_ostream &OS) {\n";
 940
 941   std::string Cases;
 942   raw_string_ostream CasesO(Cases);
 943   bool NeedAvailableFeatures = false;
 944
 945   for (std::map<std::string, std::vector<IAPrinter*> >::iterator
 946          I = IAPrinterMap.begin(), E = IAPrinterMap.end(); I != E; ++I) {
 947     std::vector<IAPrinter*> &IAPs = I->second;
 948     std::vector<IAPrinter*> UniqueIAPs;
 949
 950     for (std::vector<IAPrinter*>::iterator
 951            II = IAPs.begin(), IE = IAPs.end(); II != IE; ++II) {
 952       IAPrinter *LHS = *II;
 953       bool IsDup = false;
 954       for (std::vector<IAPrinter*>::iterator
 955              III = IAPs.begin(), IIE = IAPs.end(); III != IIE; ++III) {
 956         IAPrinter *RHS = *III;
 957         if (LHS != RHS && *LHS == *RHS) {
 958           IsDup = true;
 959           break;
 960         }
 961       }
 962
 963       if (!IsDup) UniqueIAPs.push_back(LHS);
 964     }
 965
 966     if (UniqueIAPs.empty()) continue;
 967
 968     CasesO.indent(2) << "case " << I->first << ":\n";
 969
 970     for (std::vector<IAPrinter*>::iterator
 971            II = UniqueIAPs.begin(), IE = UniqueIAPs.end(); II != IE; ++II) {
 972       IAPrinter *IAP = *II;
 973       CasesO.indent(4);
 974       NeedAvailableFeatures |= IAP->print(CasesO);
 975       CasesO << '\n';
 976     }
 977
 978     CasesO.indent(4) << "return false;\n";
 979   }
 980
 981   if (CasesO.str().empty() || !isMC) {
 982     O << "  return false;\n";
 983     O << "}\n\n";
 984     O << "#endif // PRINT_ALIAS_INSTR\n";
 985     return;
 986   }
 987
 988   O.indent(2) << "StringRef AsmString;\n";
 989   O.indent(2) << "std::map<StringRef, unsigned> OpMap;\n";
 990   if (NeedAvailableFeatures)
 991     O.indent(2) << "unsigned AvailableFeatures = getAvailableFeatures();\n\n";
 992   O.indent(2) << "switch (MI->getOpcode()) {\n";
 993   O.indent(2) << "default: return false;\n";
 994   O << CasesO.str();
 995   O.indent(2) << "}\n\n";
 996
 997   // Code that prints the alias, replacing the operands with the ones from the
 998   // MCInst.
 999   O << "  std::pair<StringRef, StringRef> ASM = AsmString.split(' ');\n";
1000   O << "  OS << '\\t' << ASM.first;\n";
1001
1002   O << "  if (!ASM.second.empty()) {\n";
1003   O << "    OS << '\\t';\n";
1004   O << "    for (StringRef::iterator\n";
1005   O << "         I = ASM.second.begin(), E = ASM.second.end(); I != E; ) {\n";
1006   O << "      if (*I == '$') {\n";
1007   O << "        StringRef::iterator Start = ++I;\n";
1008   O << "        while (I != E &&\n";
1009   O << "               ((*I >= 'a' && *I <= 'z') ||\n";
1010   O << "                (*I >= 'A' && *I <= 'Z') ||\n";
1011   O << "                (*I >= '0' && *I <= '9') ||\n";
1012   O << "                *I == '_'))\n";
1013   O << "          ++I;\n";
1014   O << "        StringRef Name(Start, I - Start);\n";
1015   O << "        printOperand(MI, OpMap[Name], OS);\n";
1016   O << "      } else {\n";
1017   O << "        OS << *I++;\n";
1018   O << "      }\n";
1019   O << "    }\n";
1020   O << "  }\n\n";
1021
1022   O << "  return true;\n";
1023   O << "}\n\n";
1024
1025   O << "#endif // PRINT_ALIAS_INSTR\n";
1026 }
1027
1028 void AsmWriterEmitter::run(raw_ostream &O) {
1029   EmitSourceFileHeader("Assembly Writer Source Fragment", O);
1030
1031   EmitPrintInstruction(O);
1032   EmitGetRegisterName(O);
1033   EmitGetInstructionName(O);
1034   EmitPrintAliasInstruction(O);
1035 }
1036