utils/TableGen/AsmWriterEmitter.cpp

   1 //===- AsmWriterEmitter.cpp - Generate an assembly writer -----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is emits an assembly printer for the current target.
  11 // Note that this is currently fairly skeletal, but will grow over time.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AsmWriterEmitter.h"
  16 #include "AsmWriterInst.h"
  17 #include "CodeGenTarget.h"
  18 #include "Record.h"
  19 #include "StringToOffsetTable.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/MathExtras.h"
  22 #include <algorithm>
  23 using namespace llvm;
  24
  25 static void PrintCases(std::vector<std::pair<std::string,
  26                        AsmWriterOperand> > &OpsToPrint, raw_ostream &O) {
  27   O << "    case " << OpsToPrint.back().first << ": ";
  28   AsmWriterOperand TheOp = OpsToPrint.back().second;
  29   OpsToPrint.pop_back();
  30
  31   // Check to see if any other operands are identical in this list, and if so,
  32   // emit a case label for them.
  33   for (unsigned i = OpsToPrint.size(); i != 0; --i)
  34     if (OpsToPrint[i-1].second == TheOp) {
  35       O << "\n    case " << OpsToPrint[i-1].first << ": ";
  36       OpsToPrint.erase(OpsToPrint.begin()+i-1);
  37     }
  38
  39   // Finally, emit the code.
  40   O << TheOp.getCode();
  41   O << "break;\n";
  42 }
  43
  44
  45 /// EmitInstructions - Emit the last instruction in the vector and any other
  46 /// instructions that are suitably similar to it.
  47 static void EmitInstructions(std::vector<AsmWriterInst> &Insts,
  48                              raw_ostream &O) {
  49   AsmWriterInst FirstInst = Insts.back();
  50   Insts.pop_back();
  51
  52   std::vector<AsmWriterInst> SimilarInsts;
  53   unsigned DifferingOperand = ~0;
  54   for (unsigned i = Insts.size(); i != 0; --i) {
  55     unsigned DiffOp = Insts[i-1].MatchesAllButOneOp(FirstInst);
  56     if (DiffOp != ~1U) {
  57       if (DifferingOperand == ~0U)  // First match!
  58         DifferingOperand = DiffOp;
  59
  60       // If this differs in the same operand as the rest of the instructions in
  61       // this class, move it to the SimilarInsts list.
  62       if (DifferingOperand == DiffOp || DiffOp == ~0U) {
  63         SimilarInsts.push_back(Insts[i-1]);
  64         Insts.erase(Insts.begin()+i-1);
  65       }
  66     }
  67   }
  68
  69   O << "  case " << FirstInst.CGI->Namespace << "::"
  70     << FirstInst.CGI->TheDef->getName() << ":\n";
  71   for (unsigned i = 0, e = SimilarInsts.size(); i != e; ++i)
  72     O << "  case " << SimilarInsts[i].CGI->Namespace << "::"
  73       << SimilarInsts[i].CGI->TheDef->getName() << ":\n";
  74   for (unsigned i = 0, e = FirstInst.Operands.size(); i != e; ++i) {
  75     if (i != DifferingOperand) {
  76       // If the operand is the same for all instructions, just print it.
  77       O << "    " << FirstInst.Operands[i].getCode();
  78     } else {
  79       // If this is the operand that varies between all of the instructions,
  80       // emit a switch for just this operand now.
  81       O << "    switch (MI->getOpcode()) {\n";
  82       std::vector<std::pair<std::string, AsmWriterOperand> > OpsToPrint;
  83       OpsToPrint.push_back(std::make_pair(FirstInst.CGI->Namespace + "::" +
  84                                           FirstInst.CGI->TheDef->getName(),
  85                                           FirstInst.Operands[i]));
  86
  87       for (unsigned si = 0, e = SimilarInsts.size(); si != e; ++si) {
  88         AsmWriterInst &AWI = SimilarInsts[si];
  89         OpsToPrint.push_back(std::make_pair(AWI.CGI->Namespace+"::"+
  90                                             AWI.CGI->TheDef->getName(),
  91                                             AWI.Operands[i]));
  92       }
  93       std::reverse(OpsToPrint.begin(), OpsToPrint.end());
  94       while (!OpsToPrint.empty())
  95         PrintCases(OpsToPrint, O);
  96       O << "    }";
  97     }
  98     O << "\n";
  99   }
 100   O << "    break;\n";
 101 }
 102
 103 void AsmWriterEmitter::
 104 FindUniqueOperandCommands(std::vector<std::string> &UniqueOperandCommands,
 105                           std::vector<unsigned> &InstIdxs,
 106                           std::vector<unsigned> &InstOpsUsed) const {
 107   InstIdxs.assign(NumberedInstructions.size(), ~0U);
 108
 109   // This vector parallels UniqueOperandCommands, keeping track of which
 110   // instructions each case are used for.  It is a comma separated string of
 111   // enums.
 112   std::vector<std::string> InstrsForCase;
 113   InstrsForCase.resize(UniqueOperandCommands.size());
 114   InstOpsUsed.assign(UniqueOperandCommands.size(), 0);
 115
 116   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 117     const AsmWriterInst *Inst = getAsmWriterInstByID(i);
 118     if (Inst == 0) continue;  // PHI, INLINEASM, PROLOG_LABEL, etc.
 119
 120     std::string Command;
 121     if (Inst->Operands.empty())
 122       continue;   // Instruction already done.
 123
 124     Command = "    " + Inst->Operands[0].getCode() + "\n";
 125
 126     // Check to see if we already have 'Command' in UniqueOperandCommands.
 127     // If not, add it.
 128     bool FoundIt = false;
 129     for (unsigned idx = 0, e = UniqueOperandCommands.size(); idx != e; ++idx)
 130       if (UniqueOperandCommands[idx] == Command) {
 131         InstIdxs[i] = idx;
 132         InstrsForCase[idx] += ", ";
 133         InstrsForCase[idx] += Inst->CGI->TheDef->getName();
 134         FoundIt = true;
 135         break;
 136       }
 137     if (!FoundIt) {
 138       InstIdxs[i] = UniqueOperandCommands.size();
 139       UniqueOperandCommands.push_back(Command);
 140       InstrsForCase.push_back(Inst->CGI->TheDef->getName());
 141
 142       // This command matches one operand so far.
 143       InstOpsUsed.push_back(1);
 144     }
 145   }
 146
 147   // For each entry of UniqueOperandCommands, there is a set of instructions
 148   // that uses it.  If the next command of all instructions in the set are
 149   // identical, fold it into the command.
 150   for (unsigned CommandIdx = 0, e = UniqueOperandCommands.size();
 151        CommandIdx != e; ++CommandIdx) {
 152
 153     for (unsigned Op = 1; ; ++Op) {
 154       // Scan for the first instruction in the set.
 155       std::vector<unsigned>::iterator NIT =
 156         std::find(InstIdxs.begin(), InstIdxs.end(), CommandIdx);
 157       if (NIT == InstIdxs.end()) break;  // No commonality.
 158
 159       // If this instruction has no more operands, we isn't anything to merge
 160       // into this command.
 161       const AsmWriterInst *FirstInst =
 162         getAsmWriterInstByID(NIT-InstIdxs.begin());
 163       if (!FirstInst || FirstInst->Operands.size() == Op)
 164         break;
 165
 166       // Otherwise, scan to see if all of the other instructions in this command
 167       // set share the operand.
 168       bool AllSame = true;
 169       // Keep track of the maximum, number of operands or any
 170       // instruction we see in the group.
 171       size_t MaxSize = FirstInst->Operands.size();
 172
 173       for (NIT = std::find(NIT+1, InstIdxs.end(), CommandIdx);
 174            NIT != InstIdxs.end();
 175            NIT = std::find(NIT+1, InstIdxs.end(), CommandIdx)) {
 176         // Okay, found another instruction in this command set.  If the operand
 177         // matches, we're ok, otherwise bail out.
 178         const AsmWriterInst *OtherInst =
 179           getAsmWriterInstByID(NIT-InstIdxs.begin());
 180
 181         if (OtherInst &&
 182             OtherInst->Operands.size() > FirstInst->Operands.size())
 183           MaxSize = std::max(MaxSize, OtherInst->Operands.size());
 184
 185         if (!OtherInst || OtherInst->Operands.size() == Op ||
 186             OtherInst->Operands[Op] != FirstInst->Operands[Op]) {
 187           AllSame = false;
 188           break;
 189         }
 190       }
 191       if (!AllSame) break;
 192
 193       // Okay, everything in this command set has the same next operand.  Add it
 194       // to UniqueOperandCommands and remember that it was consumed.
 195       std::string Command = "    " + FirstInst->Operands[Op].getCode() + "\n";
 196
 197       UniqueOperandCommands[CommandIdx] += Command;
 198       InstOpsUsed[CommandIdx]++;
 199     }
 200   }
 201
 202   // Prepend some of the instructions each case is used for onto the case val.
 203   for (unsigned i = 0, e = InstrsForCase.size(); i != e; ++i) {
 204     std::string Instrs = InstrsForCase[i];
 205     if (Instrs.size() > 70) {
 206       Instrs.erase(Instrs.begin()+70, Instrs.end());
 207       Instrs += "...";
 208     }
 209
 210     if (!Instrs.empty())
 211       UniqueOperandCommands[i] = "    // " + Instrs + "\n" +
 212         UniqueOperandCommands[i];
 213   }
 214 }
 215
 216
 217 static void UnescapeString(std::string &Str) {
 218   for (unsigned i = 0; i != Str.size(); ++i) {
 219     if (Str[i] == '\\' && i != Str.size()-1) {
 220       switch (Str[i+1]) {
 221       default: continue;  // Don't execute the code after the switch.
 222       case 'a': Str[i] = '\a'; break;
 223       case 'b': Str[i] = '\b'; break;
 224       case 'e': Str[i] = 27; break;
 225       case 'f': Str[i] = '\f'; break;
 226       case 'n': Str[i] = '\n'; break;
 227       case 'r': Str[i] = '\r'; break;
 228       case 't': Str[i] = '\t'; break;
 229       case 'v': Str[i] = '\v'; break;
 230       case '"': Str[i] = '\"'; break;
 231       case '\'': Str[i] = '\''; break;
 232       case '\\': Str[i] = '\\'; break;
 233       }
 234       // Nuke the second character.
 235       Str.erase(Str.begin()+i+1);
 236     }
 237   }
 238 }
 239
 240 /// EmitPrintInstruction - Generate the code for the "printInstruction" method
 241 /// implementation.
 242 void AsmWriterEmitter::EmitPrintInstruction(raw_ostream &O) {
 243   CodeGenTarget Target(Records);
 244   Record *AsmWriter = Target.getAsmWriter();
 245   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 246   bool isMC = AsmWriter->getValueAsBit("isMCAsmWriter");
 247   const char *MachineInstrClassName = isMC ? "MCInst" : "MachineInstr";
 248
 249   O <<
 250   "/// printInstruction - This method is automatically generated by tablegen\n"
 251   "/// from the instruction set description.\n"
 252     "void " << Target.getName() << ClassName
 253             << "::printInstruction(const " << MachineInstrClassName
 254             << " *MI, raw_ostream &O) {\n";
 255
 256   std::vector<AsmWriterInst> Instructions;
 257
 258   for (CodeGenTarget::inst_iterator I = Target.inst_begin(),
 259          E = Target.inst_end(); I != E; ++I)
 260     if (!(*I)->AsmString.empty() &&
 261         (*I)->TheDef->getName() != "PHI")
 262       Instructions.push_back(
 263         AsmWriterInst(**I,
 264                       AsmWriter->getValueAsInt("Variant"),
 265                       AsmWriter->getValueAsInt("FirstOperandColumn"),
 266                       AsmWriter->getValueAsInt("OperandSpacing")));
 267
 268   // Get the instruction numbering.
 269   NumberedInstructions = Target.getInstructionsByEnumValue();
 270
 271   // Compute the CodeGenInstruction -> AsmWriterInst mapping.  Note that not
 272   // all machine instructions are necessarily being printed, so there may be
 273   // target instructions not in this map.
 274   for (unsigned i = 0, e = Instructions.size(); i != e; ++i)
 275     CGIAWIMap.insert(std::make_pair(Instructions[i].CGI, &Instructions[i]));
 276
 277   // Build an aggregate string, and build a table of offsets into it.
 278   StringToOffsetTable StringTable;
 279
 280   /// OpcodeInfo - This encodes the index of the string to use for the first
 281   /// chunk of the output as well as indices used for operand printing.
 282   std::vector<unsigned> OpcodeInfo;
 283
 284   unsigned MaxStringIdx = 0;
 285   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 286     AsmWriterInst *AWI = CGIAWIMap[NumberedInstructions[i]];
 287     unsigned Idx;
 288     if (AWI == 0) {
 289       // Something not handled by the asmwriter printer.
 290       Idx = ~0U;
 291     } else if (AWI->Operands[0].OperandType !=
 292                         AsmWriterOperand::isLiteralTextOperand ||
 293                AWI->Operands[0].Str.empty()) {
 294       // Something handled by the asmwriter printer, but with no leading string.
 295       Idx = StringTable.GetOrAddStringOffset("");
 296     } else {
 297       std::string Str = AWI->Operands[0].Str;
 298       UnescapeString(Str);
 299       Idx = StringTable.GetOrAddStringOffset(Str);
 300       MaxStringIdx = std::max(MaxStringIdx, Idx);
 301
 302       // Nuke the string from the operand list.  It is now handled!
 303       AWI->Operands.erase(AWI->Operands.begin());
 304     }
 305
 306     // Bias offset by one since we want 0 as a sentinel.
 307     OpcodeInfo.push_back(Idx+1);
 308   }
 309
 310   // Figure out how many bits we used for the string index.
 311   unsigned AsmStrBits = Log2_32_Ceil(MaxStringIdx+2);
 312
 313   // To reduce code size, we compactify common instructions into a few bits
 314   // in the opcode-indexed table.
 315   unsigned BitsLeft = 32-AsmStrBits;
 316
 317   std::vector<std::vector<std::string> > TableDrivenOperandPrinters;
 318
 319   while (1) {
 320     std::vector<std::string> UniqueOperandCommands;
 321     std::vector<unsigned> InstIdxs;
 322     std::vector<unsigned> NumInstOpsHandled;
 323     FindUniqueOperandCommands(UniqueOperandCommands, InstIdxs,
 324                               NumInstOpsHandled);
 325
 326     // If we ran out of operands to print, we're done.
 327     if (UniqueOperandCommands.empty()) break;
 328
 329     // Compute the number of bits we need to represent these cases, this is
 330     // ceil(log2(numentries)).
 331     unsigned NumBits = Log2_32_Ceil(UniqueOperandCommands.size());
 332
 333     // If we don't have enough bits for this operand, don't include it.
 334     if (NumBits > BitsLeft) {
 335       DEBUG(errs() << "Not enough bits to densely encode " << NumBits
 336                    << " more bits\n");
 337       break;
 338     }
 339
 340     // Otherwise, we can include this in the initial lookup table.  Add it in.
 341     BitsLeft -= NumBits;
 342     for (unsigned i = 0, e = InstIdxs.size(); i != e; ++i)
 343       if (InstIdxs[i] != ~0U)
 344         OpcodeInfo[i] |= InstIdxs[i] << (BitsLeft+AsmStrBits);
 345
 346     // Remove the info about this operand.
 347     for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 348       if (AsmWriterInst *Inst = getAsmWriterInstByID(i))
 349         if (!Inst->Operands.empty()) {
 350           unsigned NumOps = NumInstOpsHandled[InstIdxs[i]];
 351           assert(NumOps <= Inst->Operands.size() &&
 352                  "Can't remove this many ops!");
 353           Inst->Operands.erase(Inst->Operands.begin(),
 354                                Inst->Operands.begin()+NumOps);
 355         }
 356     }
 357
 358     // Remember the handlers for this set of operands.
 359     TableDrivenOperandPrinters.push_back(UniqueOperandCommands);
 360   }
 361
 362
 363
 364   O<<"  static const unsigned OpInfo[] = {\n";
 365   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 366     O << "    " << OpcodeInfo[i] << "U,\t// "
 367       << NumberedInstructions[i]->TheDef->getName() << "\n";
 368   }
 369   // Add a dummy entry so the array init doesn't end with a comma.
 370   O << "    0U\n";
 371   O << "  };\n\n";
 372
 373   // Emit the string itself.
 374   O << "  const char *AsmStrs = \n";
 375   StringTable.EmitString(O);
 376   O << ";\n\n";
 377
 378   O << "  O << \"\\t\";\n\n";
 379
 380   O << "  // Emit the opcode for the instruction.\n"
 381     << "  unsigned Bits = OpInfo[MI->getOpcode()];\n"
 382     << "  assert(Bits != 0 && \"Cannot print this instruction.\");\n"
 383     << "  O << AsmStrs+(Bits & " << (1 << AsmStrBits)-1 << ")-1;\n\n";
 384
 385   // Output the table driven operand information.
 386   BitsLeft = 32-AsmStrBits;
 387   for (unsigned i = 0, e = TableDrivenOperandPrinters.size(); i != e; ++i) {
 388     std::vector<std::string> &Commands = TableDrivenOperandPrinters[i];
 389
 390     // Compute the number of bits we need to represent these cases, this is
 391     // ceil(log2(numentries)).
 392     unsigned NumBits = Log2_32_Ceil(Commands.size());
 393     assert(NumBits <= BitsLeft && "consistency error");
 394
 395     // Emit code to extract this field from Bits.
 396     BitsLeft -= NumBits;
 397
 398     O << "\n  // Fragment " << i << " encoded into " << NumBits
 399       << " bits for " << Commands.size() << " unique commands.\n";
 400
 401     if (Commands.size() == 2) {
 402       // Emit two possibilitys with if/else.
 403       O << "  if ((Bits >> " << (BitsLeft+AsmStrBits) << ") & "
 404         << ((1 << NumBits)-1) << ") {\n"
 405         << Commands[1]
 406         << "  } else {\n"
 407         << Commands[0]
 408         << "  }\n\n";
 409     } else if (Commands.size() == 1) {
 410       // Emit a single possibility.
 411       O << Commands[0] << "\n\n";
 412     } else {
 413       O << "  switch ((Bits >> " << (BitsLeft+AsmStrBits) << ") & "
 414         << ((1 << NumBits)-1) << ") {\n"
 415         << "  default:   // unreachable.\n";
 416
 417       // Print out all the cases.
 418       for (unsigned i = 0, e = Commands.size(); i != e; ++i) {
 419         O << "  case " << i << ":\n";
 420         O << Commands[i];
 421         O << "    break;\n";
 422       }
 423       O << "  }\n\n";
 424     }
 425   }
 426
 427   // Okay, delete instructions with no operand info left.
 428   for (unsigned i = 0, e = Instructions.size(); i != e; ++i) {
 429     // Entire instruction has been emitted?
 430     AsmWriterInst &Inst = Instructions[i];
 431     if (Inst.Operands.empty()) {
 432       Instructions.erase(Instructions.begin()+i);
 433       --i; --e;
 434     }
 435   }
 436
 437
 438   // Because this is a vector, we want to emit from the end.  Reverse all of the
 439   // elements in the vector.
 440   std::reverse(Instructions.begin(), Instructions.end());
 441
 442
 443   // Now that we've emitted all of the operand info that fit into 32 bits, emit
 444   // information for those instructions that are left.  This is a less dense
 445   // encoding, but we expect the main 32-bit table to handle the majority of
 446   // instructions.
 447   if (!Instructions.empty()) {
 448     // Find the opcode # of inline asm.
 449     O << "  switch (MI->getOpcode()) {\n";
 450     while (!Instructions.empty())
 451       EmitInstructions(Instructions, O);
 452
 453     O << "  }\n";
 454     O << "  return;\n";
 455   }
 456
 457   O << "}\n";
 458 }
 459
 460
 461 void AsmWriterEmitter::EmitGetRegisterName(raw_ostream &O) {
 462   CodeGenTarget Target(Records);
 463   Record *AsmWriter = Target.getAsmWriter();
 464   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 465   const std::vector<CodeGenRegister> &Registers = Target.getRegisters();
 466
 467   StringToOffsetTable StringTable;
 468   O <<
 469   "\n\n/// getRegisterName - This method is automatically generated by tblgen\n"
 470   "/// from the register set description.  This returns the assembler name\n"
 471   "/// for the specified register.\n"
 472   "const char *" << Target.getName() << ClassName
 473   << "::getRegisterName(unsigned RegNo) {\n"
 474   << "  assert(RegNo && RegNo < " << (Registers.size()+1)
 475   << " && \"Invalid register number!\");\n"
 476   << "\n"
 477   << "  static const unsigned RegAsmOffset[] = {";
 478   for (unsigned i = 0, e = Registers.size(); i != e; ++i) {
 479     const CodeGenRegister &Reg = Registers[i];
 480
 481     std::string AsmName = Reg.TheDef->getValueAsString("AsmName");
 482     if (AsmName.empty())
 483       AsmName = Reg.getName();
 484
 485
 486     if ((i % 14) == 0)
 487       O << "\n    ";
 488
 489     O << StringTable.GetOrAddStringOffset(AsmName) << ", ";
 490   }
 491   O << "0\n"
 492     << "  };\n"
 493     << "\n";
 494
 495   O << "  const char *AsmStrs =\n";
 496   StringTable.EmitString(O);
 497   O << ";\n";
 498
 499   O << "  return AsmStrs+RegAsmOffset[RegNo-1];\n"
 500     << "}\n";
 501 }
 502
 503 void AsmWriterEmitter::EmitGetInstructionName(raw_ostream &O) {
 504   CodeGenTarget Target(Records);
 505   Record *AsmWriter = Target.getAsmWriter();
 506   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 507
 508   const std::vector<const CodeGenInstruction*> &NumberedInstructions =
 509     Target.getInstructionsByEnumValue();
 510
 511   StringToOffsetTable StringTable;
 512   O <<
 513 "\n\n#ifdef GET_INSTRUCTION_NAME\n"
 514 "#undef GET_INSTRUCTION_NAME\n\n"
 515 "/// getInstructionName: This method is automatically generated by tblgen\n"
 516 "/// from the instruction set description.  This returns the enum name of the\n"
 517 "/// specified instruction.\n"
 518   "const char *" << Target.getName() << ClassName
 519   << "::getInstructionName(unsigned Opcode) {\n"
 520   << "  assert(Opcode < " << NumberedInstructions.size()
 521   << " && \"Invalid instruction number!\");\n"
 522   << "\n"
 523   << "  static const unsigned InstAsmOffset[] = {";
 524   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
 525     const CodeGenInstruction &Inst = *NumberedInstructions[i];
 526
 527     std::string AsmName = Inst.TheDef->getName();
 528     if ((i % 14) == 0)
 529       O << "\n    ";
 530
 531     O << StringTable.GetOrAddStringOffset(AsmName) << ", ";
 532   }
 533   O << "0\n"
 534   << "  };\n"
 535   << "\n";
 536
 537   O << "  const char *Strs =\n";
 538   StringTable.EmitString(O);
 539   O << ";\n";
 540
 541   O << "  return Strs+InstAsmOffset[Opcode];\n"
 542   << "}\n\n#endif\n";
 543 }
 544
 545 namespace {
 546
 547 /// SubtargetFeatureInfo - Helper class for storing information on a subtarget
 548 /// feature which participates in instruction matching.
 549 struct SubtargetFeatureInfo {
 550   /// \brief The predicate record for this feature.
 551   const Record *TheDef;
 552
 553   /// \brief An unique index assigned to represent this feature.
 554   unsigned Index;
 555
 556   SubtargetFeatureInfo(const Record *D, unsigned Idx) : TheDef(D), Index(Idx) {}
 557
 558   /// \brief The name of the enumerated constant identifying this feature.
 559   std::string getEnumName() const {
 560     return "Feature_" + TheDef->getName();
 561   }
 562 };
 563
 564 struct AsmWriterInfo {
 565   /// Map of Predicate records to their subtarget information.
 566   std::map<const Record*, SubtargetFeatureInfo*> SubtargetFeatures;
 567
 568   /// getSubtargetFeature - Lookup or create the subtarget feature info for the
 569   /// given operand.
 570   SubtargetFeatureInfo *getSubtargetFeature(const Record *Def) const {
 571     assert(Def->isSubClassOf("Predicate") && "Invalid predicate type!");
 572     std::map<const Record*, SubtargetFeatureInfo*>::const_iterator I =
 573       SubtargetFeatures.find(Def);
 574     return I == SubtargetFeatures.end() ? 0 : I->second;
 575   }
 576
 577   void addReqFeatures(const std::vector<Record*> &Features) {
 578     for (std::vector<Record*>::const_iterator
 579            I = Features.begin(), E = Features.end(); I != E; ++I) {
 580       const Record *Pred = *I;
 581
 582       // Ignore predicates that are not intended for the assembler.
 583       if (!Pred->getValueAsBit("AssemblerMatcherPredicate"))
 584         continue;
 585
 586       if (Pred->getName().empty())
 587         throw TGError(Pred->getLoc(), "Predicate has no name!");
 588
 589       // Don't add the predicate again.
 590       if (getSubtargetFeature(Pred))
 591         continue;
 592
 593       unsigned FeatureNo = SubtargetFeatures.size();
 594       SubtargetFeatures[Pred] = new SubtargetFeatureInfo(Pred, FeatureNo);
 595       assert(FeatureNo < 32 && "Too many subtarget features!");
 596     }
 597   }
 598
 599   const SubtargetFeatureInfo *getFeatureInfo(const Record *R) {
 600     return SubtargetFeatures[R];
 601   }
 602 };
 603
 604 // IAPrinter - Holds information about an InstAlias. Two InstAliases match if
 605 // they both have the same conditionals. In which case, we cannot print out the
 606 // alias for that pattern.
 607 class IAPrinter {
 608   AsmWriterInfo &AWI;
 609   std::vector<std::string> Conds;
 610   std::map<StringRef, unsigned> OpMap;
 611   std::string Result;
 612   std::string AsmString;
 613   std::vector<Record*> ReqFeatures;
 614 public:
 615   IAPrinter(AsmWriterInfo &Info, std::string R, std::string AS)
 616     : AWI(Info), Result(R), AsmString(AS) {}
 617
 618   void addCond(const std::string &C) { Conds.push_back(C); }
 619   void addReqFeatures(const std::vector<Record*> &Features) {
 620     AWI.addReqFeatures(Features);
 621     ReqFeatures = Features;
 622   }
 623
 624   void addOperand(StringRef Op, unsigned Idx) { OpMap[Op] = Idx; }
 625   unsigned getOpIndex(StringRef Op) { return OpMap[Op]; }
 626   bool isOpMapped(StringRef Op) { return OpMap.find(Op) != OpMap.end(); }
 627
 628   void print(raw_ostream &O, bool IncIndent) {
 629     unsigned Indent = 8 + (IncIndent ? 7 : 0);
 630
 631     for (std::vector<std::string>::iterator
 632            I = Conds.begin(), E = Conds.end(); I != E; ++I) {
 633       if (I != Conds.begin()) {
 634         O << " &&\n";
 635         O.indent(Indent);
 636       } else {
 637         O << "if (";
 638       }
 639       O << *I;
 640     }
 641
 642     if (Conds.begin() != Conds.end())
 643       O << " &&\n";
 644     else
 645       O << "if (";
 646
 647     if (!ReqFeatures.empty()) {
 648       std::string Req;
 649       raw_string_ostream ReqO(Req);
 650
 651       for (std::vector<Record*>::iterator
 652              I = ReqFeatures.begin(), E = ReqFeatures.end(); I != E; ++I) {
 653         if (I != ReqFeatures.begin()) ReqO << " | ";
 654         ReqO << AWI.getFeatureInfo(*I)->getEnumName();
 655       }
 656
 657       if (Conds.begin() != Conds.end()) O.indent(Indent);
 658       O << "(AvailableFeatures & (" << ReqO.str() << ")) == ("
 659         << ReqO.str() << ')';
 660     }
 661
 662     O << ") {\n";
 663     O.indent(6) << "// " << Result << "\n";
 664     O.indent(6) << "AsmString = \"" << AsmString << "\";\n";
 665
 666     for (std::map<StringRef, unsigned>::iterator
 667            I = OpMap.begin(), E = OpMap.end(); I != E; ++I)
 668       O.indent(6) << "OpMap[\"" << I->first << "\"] = "
 669                   << I->second << ";\n";
 670
 671     O.indent(4) << '}';
 672   }
 673
 674   bool operator==(const IAPrinter &RHS) {
 675     if (Conds.size() != RHS.Conds.size())
 676       return false;
 677
 678     unsigned Idx = 0;
 679     for (std::vector<std::string>::iterator
 680            I = Conds.begin(), E = Conds.end(); I != E; ++I)
 681       if (*I != RHS.Conds[Idx++])
 682         return false;
 683
 684     return true;
 685   }
 686
 687   bool operator()(const IAPrinter &RHS) {
 688     if (Conds.size() < RHS.Conds.size())
 689       return true;
 690
 691     unsigned Idx = 0;
 692     for (std::vector<std::string>::iterator
 693            I = Conds.begin(), E = Conds.end(); I != E; ++I)
 694       if (*I != RHS.Conds[Idx++])
 695         return *I < RHS.Conds[Idx++];
 696
 697     return false;
 698   }
 699 };
 700
 701 } // end anonymous namespace
 702
 703 /// EmitSubtargetFeatureFlagEnumeration - Emit the subtarget feature flag
 704 /// definitions.
 705 static void EmitSubtargetFeatureFlagEnumeration(AsmWriterInfo &Info,
 706                                                 raw_ostream &O) {
 707   O << "namespace {\n\n";
 708   O << "// Flags for subtarget features that participate in "
 709     << "alias instruction matching.\n";
 710   O << "enum SubtargetFeatureFlag {\n";
 711
 712   for (std::map<const Record*, SubtargetFeatureInfo*>::const_iterator
 713          I = Info.SubtargetFeatures.begin(),
 714          E = Info.SubtargetFeatures.end(); I != E; ++I) {
 715     SubtargetFeatureInfo &SFI = *I->second;
 716     O << "  " << SFI.getEnumName() << " = (1 << " << SFI.Index << "),\n";
 717   }
 718
 719   O << "  Feature_None = 0\n";
 720   O << "};\n\n";
 721   O << "} // end anonymous namespace\n";
 722 }
 723
 724 /// EmitComputeAvailableFeatures - Emit the function to compute the list of
 725 /// available features given a subtarget.
 726 static void EmitComputeAvailableFeatures(AsmWriterInfo &Info,
 727                                          Record *AsmWriter,
 728                                          CodeGenTarget &Target,
 729                                          raw_ostream &O) {
 730   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 731
 732   O << "unsigned " << Target.getName() << ClassName << "::\n"
 733     << "ComputeAvailableFeatures(const " << Target.getName()
 734     << "Subtarget *Subtarget) const {\n";
 735   O << "  unsigned Features = 0;\n";
 736
 737   for (std::map<const Record*, SubtargetFeatureInfo*>::const_iterator
 738          I = Info.SubtargetFeatures.begin(),
 739          E = Info.SubtargetFeatures.end(); I != E; ++I) {
 740     SubtargetFeatureInfo &SFI = *I->second;
 741     O << "  if (" << SFI.TheDef->getValueAsString("CondString")
 742       << ")\n";
 743     O << "    Features |= " << SFI.getEnumName() << ";\n";
 744   }
 745
 746   O << "  return Features;\n";
 747   O << "}\n\n";
 748 }
 749
 750 void AsmWriterEmitter::EmitRegIsInRegClass(raw_ostream &O) {
 751   CodeGenTarget Target(Records);
 752
 753   // Enumerate the register classes.
 754   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 755     Target.getRegisterClasses();
 756
 757   O << "namespace { // Register classes\n";
 758   O << "  enum RegClass {\n";
 759
 760   // Emit the register enum value for each RegisterClass.
 761   for (unsigned I = 0, E = RegisterClasses.size(); I != E; ++I) {
 762     if (I != 0) O << ",\n";
 763     O << "    RC_" << RegisterClasses[I].TheDef->getName();
 764   }
 765
 766   O << "\n  };\n";
 767   O << "} // end anonymous namespace\n\n";
 768
 769   // Emit a function that returns 'true' if a regsiter is part of a particular
 770   // register class. I.e., RAX is part of GR64 on X86.
 771   O << "static bool regIsInRegisterClass"
 772     << "(unsigned RegClass, unsigned Reg) {\n";
 773
 774   // Emit the switch that checks if a register belongs to a particular register
 775   // class.
 776   O << "  switch (RegClass) {\n";
 777   O << "  default: break;\n";
 778
 779   for (unsigned I = 0, E = RegisterClasses.size(); I != E; ++I) {
 780     const CodeGenRegisterClass &RC = RegisterClasses[I];
 781
 782     // Give the register class a legal C name if it's anonymous.
 783     std::string Name = RC.TheDef->getName();
 784     O << "  case RC_" << Name << ":\n";
 785
 786     // Emit the register list now.
 787     unsigned IE = RC.Elements.size();
 788     if (IE == 1) {
 789       O << "    if (Reg == " << getQualifiedName(RC.Elements[0]) << ")\n";
 790       O << "      return true;\n";
 791     } else {
 792       O << "    switch (Reg) {\n";
 793       O << "    default: break;\n";
 794
 795       for (unsigned II = 0; II != IE; ++II) {
 796         Record *Reg = RC.Elements[II];
 797         O << "    case " << getQualifiedName(Reg) << ":\n";
 798       }
 799
 800       O << "      return true;\n";
 801       O << "    }\n";
 802     }
 803
 804     O << "    break;\n";
 805   }
 806
 807   O << "  }\n\n";
 808   O << "  return false;\n";
 809   O << "}\n\n";
 810 }
 811
 812 void AsmWriterEmitter::EmitPrintAliasInstruction(raw_ostream &O) {
 813   CodeGenTarget Target(Records);
 814   Record *AsmWriter = Target.getAsmWriter();
 815
 816   O << "\n#ifdef PRINT_ALIAS_INSTR\n";
 817   O << "#undef PRINT_ALIAS_INSTR\n\n";
 818
 819   EmitRegIsInRegClass(O);
 820
 821   // Emit the method that prints the alias instruction.
 822   std::string ClassName = AsmWriter->getValueAsString("AsmWriterClassName");
 823
 824   bool isMC = AsmWriter->getValueAsBit("isMCAsmWriter");
 825   const char *MachineInstrClassName = isMC ? "MCInst" : "MachineInstr";
 826
 827   O << "bool " << Target.getName() << ClassName
 828     << "::printAliasInstr(const " << MachineInstrClassName
 829     << " *MI, raw_ostream &OS) {\n";
 830
 831   std::vector<Record*> AllInstAliases =
 832     Records.getAllDerivedDefinitions("InstAlias");
 833
 834   // Create a map from the qualified name to a list of potential matches.
 835   std::map<std::string, std::vector<CodeGenInstAlias*> > AliasMap;
 836   for (std::vector<Record*>::iterator
 837          I = AllInstAliases.begin(), E = AllInstAliases.end(); I != E; ++I) {
 838     CodeGenInstAlias *Alias = new CodeGenInstAlias(*I, Target);
 839     const Record *R = *I;
 840     const DagInit *DI = R->getValueAsDag("ResultInst");
 841     const DefInit *Op = dynamic_cast<const DefInit*>(DI->getOperator());
 842     AliasMap[getQualifiedName(Op->getDef())].push_back(Alias);
 843   }
 844
 845   if (AliasMap.empty() || !isMC) {
 846     // FIXME: Support MachineInstr InstAliases?
 847     O << "  return true;\n";
 848     O << "}\n\n";
 849     O << "#endif // PRINT_ALIAS_INSTR\n";
 850     return;
 851   }
 852
 853   O << "  StringRef AsmString;\n";
 854   O << "  std::map<StringRef, unsigned> OpMap;\n";
 855   O << "  switch (MI->getOpcode()) {\n";
 856   O << "  default: return true;\n";
 857
 858   for (std::map<std::string, std::vector<CodeGenInstAlias*> >::iterator
 859          I = AliasMap.begin(), E = AliasMap.end(); I != E; ++I) {
 860     std::vector<CodeGenInstAlias*> &Aliases = I->second;
 861
 862     std::map<std::string, unsigned> CondCount;
 863     std::map<std::string, std::string> BodyMap;
 864
 865     std::string AsmString = "";
 866
 867     for (std::vector<CodeGenInstAlias*>::iterator
 868            II = Aliases.begin(), IE = Aliases.end(); II != IE; ++II) {
 869       const CodeGenInstAlias *CGA = *II;
 870       AsmString = CGA->AsmString;
 871       unsigned Indent = 8;
 872       unsigned LastOpNo = CGA->ResultInstOperandIndex.size();
 873
 874       std::string Cond;
 875       raw_string_ostream CondO(Cond);
 876
 877       CondO << "if (MI->getNumOperands() == " << LastOpNo;
 878
 879       std::map<StringRef, unsigned> OpMap;
 880       bool CantHandle = false;
 881
 882       for (unsigned i = 0, e = LastOpNo; i != e; ++i) {
 883         const CodeGenInstAlias::ResultOperand &RO = CGA->ResultOperands[i];
 884
 885         switch (RO.Kind) {
 886         default: assert(0 && "unexpected InstAlias operand kind");
 887         case CodeGenInstAlias::ResultOperand::K_Record: {
 888           const Record *Rec = RO.getRecord();
 889           StringRef ROName = RO.getName();
 890
 891           if (Rec->isSubClassOf("RegisterClass")) {
 892             CondO << " &&\n";
 893             CondO.indent(Indent) << "MI->getOperand(" << i << ").isReg() &&\n";
 894             if (OpMap.find(ROName) == OpMap.end()) {
 895               OpMap[ROName] = i;
 896               CondO.indent(Indent)
 897                 << "regIsInRegisterClass(RC_"
 898                 << CGA->ResultOperands[i].getRecord()->getName()
 899                 << ", MI->getOperand(" << i << ").getReg())";
 900             } else {
 901               CondO.indent(Indent)
 902                 << "MI->getOperand(" << i
 903                 << ").getReg() == MI->getOperand("
 904                 << OpMap[ROName] << ").getReg()";
 905             }
 906           } else {
 907             assert(Rec->isSubClassOf("Operand") && "Unexpected operand!");
 908             // FIXME: We need to handle these situations.
 909             CantHandle = true;
 910             break;
 911           }
 912
 913           break;
 914         }
 915         case CodeGenInstAlias::ResultOperand::K_Imm:
 916           CondO << " &&\n";
 917           CondO.indent(Indent) << "MI->getOperand(" << i << ").getImm() == ";
 918           CondO << CGA->ResultOperands[i].getImm();
 919           break;
 920         case CodeGenInstAlias::ResultOperand::K_Reg:
 921           CondO << " &&\n";
 922           CondO.indent(Indent) << "MI->getOperand(" << i << ").getReg() == ";
 923           CondO << Target.getName() << "::"
 924                 << CGA->ResultOperands[i].getRegister()->getName();
 925           break;
 926         }
 927
 928         if (CantHandle) break;
 929       }
 930
 931       if (CantHandle) continue;
 932
 933       CondO << ")";
 934
 935       std::string Body;
 936       raw_string_ostream BodyO(Body);
 937
 938       BodyO << "      // " << CGA->Result->getAsString() << "\n";
 939       BodyO << "      AsmString = \"" << AsmString << "\";\n";
 940
 941       for (std::map<StringRef, unsigned>::iterator
 942              III = OpMap.begin(), IIE = OpMap.end(); III != IIE; ++III)
 943         BodyO << "      OpMap[\"" << III->first << "\"] = "
 944               << III->second << ";\n";
 945
 946       ++CondCount[CondO.str()];
 947       BodyMap[CondO.str()] = BodyO.str();
 948     }
 949
 950     std::string Code;
 951     raw_string_ostream CodeO(Code);
 952
 953     bool EmitElse = false;
 954     for (std::map<std::string, unsigned>::iterator
 955            II = CondCount.begin(), IE = CondCount.end(); II != IE; ++II) {
 956       if (II->second != 1) continue;
 957       CodeO << "    ";
 958       if (EmitElse) CodeO << "} else ";
 959       CodeO << II->first << " {\n";
 960       CodeO << BodyMap[II->first];
 961       EmitElse = true;
 962     }
 963
 964     if (CodeO.str().empty()) continue;
 965
 966     O << "  case " << I->first << ":\n";
 967     O << CodeO.str();
 968     O << "    }\n";
 969     O << "    break;\n";
 970   }
 971
 972   O << "  }\n\n";
 973
 974   // Code that prints the alias, replacing the operands with the ones from the
 975   // MCInst.
 976   O << "  if (AsmString.empty()) return true;\n";
 977   O << "  std::pair<StringRef, StringRef> ASM = AsmString.split(' ');\n";
 978   O << "  OS << '\\t' << ASM.first;\n";
 979
 980   O << "  if (!ASM.second.empty()) {\n";
 981   O << "    OS << '\\t';\n";
 982   O << "    for (StringRef::iterator\n";
 983   O << "         I = ASM.second.begin(), E = ASM.second.end(); I != E; ) {\n";
 984   O << "      if (*I == '$') {\n";
 985   O << "        StringRef::iterator Start = ++I;\n";
 986   O << "        while (I != E &&\n";
 987   O << "               ((*I >= 'a' && *I <= 'z') ||\n";
 988   O << "                (*I >= 'A' && *I <= 'Z') ||\n";
 989   O << "                (*I >= '0' && *I <= '9') ||\n";
 990   O << "                *I == '_'))\n";
 991   O << "          ++I;\n";
 992   O << "        StringRef Name(Start, I - Start);\n";
 993   O << "        printOperand(MI, OpMap[Name], OS);\n";
 994   O << "      } else {\n";
 995   O << "        OS << *I++;\n";
 996   O << "      }\n";
 997   O << "    }\n";
 998   O << "  }\n\n";
 999
1000   O << "  return false;\n";
1001   O << "}\n\n";
1002
1003   O << "#endif // PRINT_ALIAS_INSTR\n";
1004 }
1005
1006 void AsmWriterEmitter::run(raw_ostream &O) {
1007   EmitSourceFileHeader("Assembly Writer Source Fragment", O);
1008
1009   EmitPrintInstruction(O);
1010   EmitGetRegisterName(O);
1011   EmitGetInstructionName(O);
1012   EmitPrintAliasInstruction(O);
1013 }
1014