1 ;RUN: llc < %s -march=r600 -mcpu=cedar
3 ;This test ensures that R600 backend can handle ifcvt properly
4 ;and do not generate ALU clauses with more than 128 instructions.
6 define void @main(<4 x float> inreg %reg0, <4 x float> inreg %reg1, <4 x float> inreg %reg2, <4 x float> inreg %reg3, <4 x float> inreg %reg4, <4 x float> inreg %reg5, <4 x float> inreg %reg6, <4 x float> inreg %reg7, <4 x float> inreg %reg8, <4 x float> inreg %reg9) #0 {
8 %0 = extractelement <4 x float> %reg0, i32 0
9 %1 = extractelement <4 x float> %reg0, i32 1
10 %2 = extractelement <4 x float> %reg0, i32 2
11 %3 = extractelement <4 x float> %reg0, i32 3
12 %4 = extractelement <4 x float> %reg1, i32 0
13 %5 = extractelement <4 x float> %reg9, i32 0
14 %6 = extractelement <4 x float> %reg8, i32 0
15 %7 = fcmp ugt float %6, 0.000000e+00
16 %8 = select i1 %7, float %4, float %5
17 %9 = extractelement <4 x float> %reg1, i32 1
18 %10 = extractelement <4 x float> %reg9, i32 1
19 %11 = extractelement <4 x float> %reg8, i32 0
20 %12 = fcmp ugt float %11, 0.000000e+00
21 %13 = select i1 %12, float %9, float %10
22 %14 = extractelement <4 x float> %reg1, i32 2
23 %15 = extractelement <4 x float> %reg9, i32 2
24 %16 = extractelement <4 x float> %reg8, i32 0
25 %17 = fcmp ugt float %16, 0.000000e+00
26 %18 = select i1 %17, float %14, float %15
27 %19 = extractelement <4 x float> %reg1, i32 3
28 %20 = extractelement <4 x float> %reg9, i32 3
29 %21 = extractelement <4 x float> %reg8, i32 0
30 %22 = extractelement <4 x float> %reg2, i32 0
31 %23 = extractelement <4 x float> %reg2, i32 1
32 %24 = extractelement <4 x float> %reg2, i32 2
33 %25 = extractelement <4 x float> %reg2, i32 3
34 %26 = extractelement <4 x float> %reg3, i32 0
35 %27 = extractelement <4 x float> %reg3, i32 1
36 %28 = extractelement <4 x float> %reg3, i32 2
37 %29 = extractelement <4 x float> %reg3, i32 3
38 %30 = extractelement <4 x float> %reg4, i32 0
39 %31 = extractelement <4 x float> %reg4, i32 1
40 %32 = extractelement <4 x float> %reg4, i32 2
41 %33 = extractelement <4 x float> %reg4, i32 3
42 %34 = extractelement <4 x float> %reg5, i32 0
43 %35 = extractelement <4 x float> %reg5, i32 1
44 %36 = extractelement <4 x float> %reg5, i32 2
45 %37 = extractelement <4 x float> %reg5, i32 3
46 %38 = extractelement <4 x float> %reg6, i32 0
47 %39 = extractelement <4 x float> %reg6, i32 1
48 %40 = extractelement <4 x float> %reg6, i32 2
49 %41 = extractelement <4 x float> %reg6, i32 3
50 %42 = extractelement <4 x float> %reg7, i32 0
51 %43 = extractelement <4 x float> %reg7, i32 1
52 %44 = extractelement <4 x float> %reg7, i32 2
53 %45 = extractelement <4 x float> %reg7, i32 3
54 %46 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 11)
55 %47 = extractelement <4 x float> %46, i32 0
56 %48 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 11)
57 %49 = extractelement <4 x float> %48, i32 1
58 %50 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 11)
59 %51 = extractelement <4 x float> %50, i32 2
60 %52 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 12)
61 %53 = extractelement <4 x float> %52, i32 0
62 %54 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
63 %55 = extractelement <4 x float> %54, i32 0
64 %56 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
65 %57 = extractelement <4 x float> %56, i32 1
66 %58 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
67 %59 = extractelement <4 x float> %58, i32 2
68 %60 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
69 %61 = extractelement <4 x float> %60, i32 3
70 %62 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 16)
71 %63 = extractelement <4 x float> %62, i32 0
72 %64 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 16)
73 %65 = extractelement <4 x float> %64, i32 1
74 %66 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 16)
75 %67 = extractelement <4 x float> %66, i32 2
76 %68 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 9)
77 %69 = extractelement <4 x float> %68, i32 0
78 %70 = fcmp oge float %69, 3.500000e+00
79 %71 = sext i1 %70 to i32
80 %72 = bitcast i32 %71 to float
81 %73 = bitcast float %72 to i32
82 %74 = icmp ne i32 %73, 0
83 %. = select i1 %74, float 0.000000e+00, float 0.000000e+00
84 %75 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 9)
85 %76 = extractelement <4 x float> %75, i32 0
86 %77 = fcmp oge float %76, 2.000000e+00
87 %78 = sext i1 %77 to i32
88 %79 = bitcast i32 %78 to float
89 %80 = bitcast float %79 to i32
90 %81 = icmp ne i32 %80, 0
91 br i1 %81, label %IF137, label %ENDIF136
93 IF137: ; preds = %main_body
94 %82 = insertelement <4 x float> undef, float %30, i32 0
95 %83 = insertelement <4 x float> %82, float %31, i32 1
96 %84 = insertelement <4 x float> %83, float %32, i32 2
97 %85 = insertelement <4 x float> %84, float 0.000000e+00, i32 3
98 %86 = insertelement <4 x float> undef, float %30, i32 0
99 %87 = insertelement <4 x float> %86, float %31, i32 1
100 %88 = insertelement <4 x float> %87, float %32, i32 2
101 %89 = insertelement <4 x float> %88, float 0.000000e+00, i32 3
102 %90 = call float @llvm.AMDGPU.dp4(<4 x float> %85, <4 x float> %89)
103 %91 = call float @llvm.AMDGPU.rsq.f32(float %90)
104 %92 = fmul float %30, %91
105 %93 = fmul float %31, %91
106 %94 = fmul float %32, %91
107 %95 = insertelement <4 x float> undef, float %92, i32 0
108 %96 = insertelement <4 x float> %95, float %93, i32 1
109 %97 = insertelement <4 x float> %96, float %94, i32 2
110 %98 = insertelement <4 x float> %97, float 0.000000e+00, i32 3
111 %99 = insertelement <4 x float> undef, float %37, i32 0
112 %100 = insertelement <4 x float> %99, float %38, i32 1
113 %101 = insertelement <4 x float> %100, float %39, i32 2
114 %102 = insertelement <4 x float> %101, float 0.000000e+00, i32 3
115 %103 = call float @llvm.AMDGPU.dp4(<4 x float> %98, <4 x float> %102)
116 %104 = insertelement <4 x float> undef, float %92, i32 0
117 %105 = insertelement <4 x float> %104, float %93, i32 1
118 %106 = insertelement <4 x float> %105, float %94, i32 2
119 %107 = insertelement <4 x float> %106, float 0.000000e+00, i32 3
120 %108 = insertelement <4 x float> undef, float %40, i32 0
121 %109 = insertelement <4 x float> %108, float %41, i32 1
122 %110 = insertelement <4 x float> %109, float %42, i32 2
123 %111 = insertelement <4 x float> %110, float 0.000000e+00, i32 3
124 %112 = call float @llvm.AMDGPU.dp4(<4 x float> %107, <4 x float> %111)
125 %113 = fsub float -0.000000e+00, %92
126 %114 = fsub float -0.000000e+00, %93
127 %115 = fsub float -0.000000e+00, %94
128 %116 = insertelement <4 x float> undef, float %34, i32 0
129 %117 = insertelement <4 x float> %116, float %35, i32 1
130 %118 = insertelement <4 x float> %117, float %36, i32 2
131 %119 = insertelement <4 x float> %118, float 0.000000e+00, i32 3
132 %120 = insertelement <4 x float> undef, float %113, i32 0
133 %121 = insertelement <4 x float> %120, float %114, i32 1
134 %122 = insertelement <4 x float> %121, float %115, i32 2
135 %123 = insertelement <4 x float> %122, float 0.000000e+00, i32 3
136 %124 = call float @llvm.AMDGPU.dp4(<4 x float> %119, <4 x float> %123)
137 %125 = fdiv float 1.000000e+00, %124
138 %126 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 5)
139 %127 = extractelement <4 x float> %126, i32 0
140 %128 = fmul float %127, %125
141 %129 = fmul float %103, %128
142 %130 = fmul float %112, %128
143 %131 = bitcast float %. to i32
144 %132 = sitofp i32 %131 to float
145 %133 = fdiv float 1.000000e+00, %132
146 %134 = bitcast float %. to i32
147 %135 = add i32 %134, -1
148 %136 = bitcast i32 %135 to float
149 %137 = bitcast float %136 to i32
152 ENDIF136: ; preds = %main_body, %ENDIF154
153 %temp68.1 = phi float [ %600, %ENDIF154 ], [ 0.000000e+00, %main_body ]
154 %temp69.0 = phi float [ %602, %ENDIF154 ], [ 0.000000e+00, %main_body ]
155 %temp70.0 = phi float [ %604, %ENDIF154 ], [ 1.000000e+00, %main_body ]
156 %138 = fmul float %26, 0x3F847AE140000000
157 %139 = fmul float %27, 0x3F847AE140000000
158 %140 = fmul float %28, 0x3F847AE140000000
159 %141 = insertelement <4 x float> undef, float %138, i32 0
160 %142 = insertelement <4 x float> %141, float %139, i32 1
161 %143 = insertelement <4 x float> %142, float %140, i32 2
162 %144 = insertelement <4 x float> %143, float 0.000000e+00, i32 3
163 %145 = extractelement <4 x float> %144, i32 0
164 %146 = extractelement <4 x float> %144, i32 1
165 %147 = extractelement <4 x float> %144, i32 2
166 %148 = extractelement <4 x float> %144, i32 3
167 %149 = insertelement <4 x float> undef, float %145, i32 0
168 %150 = insertelement <4 x float> %149, float %146, i32 1
169 %151 = insertelement <4 x float> %150, float %147, i32 2
170 %152 = insertelement <4 x float> %151, float %148, i32 3
171 %153 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %152, i32 16, i32 0, i32 3)
172 %154 = extractelement <4 x float> %153, i32 0
173 %155 = extractelement <4 x float> %153, i32 1
174 %156 = extractelement <4 x float> %153, i32 2
175 %157 = extractelement <4 x float> %153, i32 3
176 %158 = fmul float %26, 0x3F45A07B40000000
177 %159 = fmul float %27, 0x3F45A07B40000000
178 %160 = fmul float %28, 0x3F45A07B40000000
179 %161 = insertelement <4 x float> undef, float %158, i32 0
180 %162 = insertelement <4 x float> %161, float %159, i32 1
181 %163 = insertelement <4 x float> %162, float %160, i32 2
182 %164 = insertelement <4 x float> %163, float 0.000000e+00, i32 3
183 %165 = extractelement <4 x float> %164, i32 0
184 %166 = extractelement <4 x float> %164, i32 1
185 %167 = extractelement <4 x float> %164, i32 2
186 %168 = extractelement <4 x float> %164, i32 3
187 %169 = insertelement <4 x float> undef, float %165, i32 0
188 %170 = insertelement <4 x float> %169, float %166, i32 1
189 %171 = insertelement <4 x float> %170, float %167, i32 2
190 %172 = insertelement <4 x float> %171, float %168, i32 3
191 %173 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %172, i32 16, i32 0, i32 3)
192 %174 = extractelement <4 x float> %173, i32 0
193 %175 = extractelement <4 x float> %173, i32 1
194 %176 = extractelement <4 x float> %173, i32 2
195 %177 = extractelement <4 x float> %173, i32 3
196 %178 = fmul float %176, 3.000000e+03
197 %179 = fadd float %178, %28
198 %180 = fdiv float 1.000000e+00, %33
199 %181 = fmul float %32, %180
200 %182 = call float @fabs(float %181)
201 %183 = fmul float %174, 0x3FD99999A0000000
202 %184 = fadd float %183, 0x3FAEB851E0000000
203 %185 = fmul float %175, 0x3FE3333340000000
204 %186 = fadd float %185, %184
205 %187 = fmul float %176, 2.000000e+00
206 %188 = fadd float %187, %186
207 %189 = fmul float %177, 4.000000e+00
208 %190 = fadd float %189, %188
209 %191 = fmul float %154, 0x3FB99999A0000000
210 %192 = fadd float %191, %190
211 %193 = fmul float %155, 0x3FD99999A0000000
212 %194 = fadd float %193, %192
213 %195 = fmul float %156, 0x3FE99999A0000000
214 %196 = fadd float %195, %194
215 %197 = fmul float %157, 0x4000CCCCC0000000
216 %198 = fadd float %197, %196
217 %199 = fmul float 0xBE5EFB4CC0000000, %182
218 %200 = fmul float %199, %182
219 %201 = call float @llvm.AMDIL.exp.(float %200)
220 %202 = call float @llvm.AMDGPU.lrp(float %201, float %198, float 0x3FA99999A0000000)
221 %203 = fadd float %202, 0x3FF4CCCCC0000000
222 %204 = fmul float %203, 0x3FE1C71C80000000
223 %205 = call float @llvm.AMDIL.clamp.(float %204, float 0.000000e+00, float 1.000000e+00)
224 %206 = fadd float %202, 0x3FF4CCCCC0000000
225 %207 = fmul float %206, 0x3FE1C71C80000000
226 %208 = call float @llvm.AMDIL.clamp.(float %207, float 0.000000e+00, float 1.000000e+00)
227 %209 = fadd float %202, 2.000000e+00
228 %210 = fmul float %209, 0x3FD611A7A0000000
229 %211 = call float @llvm.AMDIL.clamp.(float %210, float 0.000000e+00, float 1.000000e+00)
230 %212 = fmul float 2.000000e+00, %205
231 %213 = fsub float -0.000000e+00, %212
232 %214 = fadd float 3.000000e+00, %213
233 %215 = fmul float %205, %214
234 %216 = fmul float %205, %215
235 %217 = fmul float 2.000000e+00, %208
236 %218 = fsub float -0.000000e+00, %217
237 %219 = fadd float 3.000000e+00, %218
238 %220 = fmul float %208, %219
239 %221 = fmul float %208, %220
240 %222 = fmul float 2.000000e+00, %211
241 %223 = fsub float -0.000000e+00, %222
242 %224 = fadd float 3.000000e+00, %223
243 %225 = fmul float %211, %224
244 %226 = fmul float %211, %225
245 %227 = fmul float %26, 0x3F368B5CC0000000
246 %228 = fmul float %27, 0x3F368B5CC0000000
247 %229 = insertelement <4 x float> undef, float %227, i32 0
248 %230 = insertelement <4 x float> %229, float %228, i32 1
249 %231 = insertelement <4 x float> %230, float 0.000000e+00, i32 2
250 %232 = insertelement <4 x float> %231, float 0.000000e+00, i32 3
251 %233 = extractelement <4 x float> %232, i32 0
252 %234 = extractelement <4 x float> %232, i32 1
253 %235 = insertelement <4 x float> undef, float %233, i32 0
254 %236 = insertelement <4 x float> %235, float %234, i32 1
255 %237 = insertelement <4 x float> %236, float undef, i32 2
256 %238 = insertelement <4 x float> %237, float undef, i32 3
257 %239 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %238, i32 17, i32 1, i32 2)
258 %240 = extractelement <4 x float> %239, i32 0
259 %241 = insertelement <4 x float> undef, float %240, i32 0
260 %242 = insertelement <4 x float> %241, float %228, i32 1
261 %243 = insertelement <4 x float> %242, float 0.000000e+00, i32 2
262 %244 = insertelement <4 x float> %243, float 0.000000e+00, i32 3
263 %245 = extractelement <4 x float> %244, i32 0
264 %246 = insertelement <4 x float> undef, float %245, i32 0
265 %247 = insertelement <4 x float> %246, float undef, i32 1
266 %248 = insertelement <4 x float> %247, float undef, i32 2
267 %249 = insertelement <4 x float> %248, float undef, i32 3
268 %250 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %249, i32 18, i32 2, i32 1)
269 %251 = extractelement <4 x float> %250, i32 0
270 %252 = extractelement <4 x float> %250, i32 1
271 %253 = extractelement <4 x float> %250, i32 2
272 %254 = extractelement <4 x float> %250, i32 3
273 %255 = fmul float %251, %216
274 %256 = fmul float %252, %221
275 %257 = fmul float %253, %226
276 %258 = fmul float %254, 0.000000e+00
277 %259 = fadd float %202, 0x3FF4CCCCC0000000
278 %260 = fmul float %259, 0x3FE1C71C80000000
279 %261 = call float @llvm.AMDIL.clamp.(float %260, float 0.000000e+00, float 1.000000e+00)
280 %262 = fadd float %202, 0x3FF4CCCCC0000000
281 %263 = fmul float %262, 0x3FE1C71C80000000
282 %264 = call float @llvm.AMDIL.clamp.(float %263, float 0.000000e+00, float 1.000000e+00)
283 %265 = fadd float %202, 2.000000e+00
284 %266 = fmul float %265, 0x3FD611A7A0000000
285 %267 = call float @llvm.AMDIL.clamp.(float %266, float 0.000000e+00, float 1.000000e+00)
286 %268 = fmul float 2.000000e+00, %261
287 %269 = fsub float -0.000000e+00, %268
288 %270 = fadd float 3.000000e+00, %269
289 %271 = fmul float %261, %270
290 %272 = fmul float %261, %271
291 %273 = fmul float 2.000000e+00, %264
292 %274 = fsub float -0.000000e+00, %273
293 %275 = fadd float 3.000000e+00, %274
294 %276 = fmul float %264, %275
295 %277 = fmul float %264, %276
296 %278 = fmul float 2.000000e+00, %267
297 %279 = fsub float -0.000000e+00, %278
298 %280 = fadd float 3.000000e+00, %279
299 %281 = fmul float %267, %280
300 %282 = fmul float %267, %281
301 %283 = fmul float %26, 0x3F22DFD6A0000000
302 %284 = fmul float %27, 0x3F22DFD6A0000000
303 %285 = insertelement <4 x float> undef, float %283, i32 0
304 %286 = insertelement <4 x float> %285, float %284, i32 1
305 %287 = insertelement <4 x float> %286, float 0.000000e+00, i32 2
306 %288 = insertelement <4 x float> %287, float 0.000000e+00, i32 3
307 %289 = extractelement <4 x float> %288, i32 0
308 %290 = extractelement <4 x float> %288, i32 1
309 %291 = insertelement <4 x float> undef, float %289, i32 0
310 %292 = insertelement <4 x float> %291, float %290, i32 1
311 %293 = insertelement <4 x float> %292, float undef, i32 2
312 %294 = insertelement <4 x float> %293, float undef, i32 3
313 %295 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %294, i32 19, i32 3, i32 2)
314 %296 = extractelement <4 x float> %295, i32 0
315 %297 = extractelement <4 x float> %295, i32 1
316 %298 = extractelement <4 x float> %295, i32 2
317 %299 = extractelement <4 x float> %295, i32 3
318 %300 = fmul float %296, %272
319 %301 = fmul float %297, %277
320 %302 = fmul float %298, %282
321 %303 = fmul float %299, 0.000000e+00
322 %304 = fmul float %temp68.1, %37
323 %305 = fmul float %temp68.1, %38
324 %306 = fmul float %temp68.1, %39
325 %307 = fmul float %temp69.0, %40
326 %308 = fadd float %307, %304
327 %309 = fmul float %temp69.0, %41
328 %310 = fadd float %309, %305
329 %311 = fmul float %temp69.0, %42
330 %312 = fadd float %311, %306
331 %313 = fmul float %temp70.0, %34
332 %314 = fadd float %313, %308
333 %315 = fmul float %temp70.0, %35
334 %316 = fadd float %315, %310
335 %317 = fmul float %temp70.0, %36
336 %318 = fadd float %317, %312
337 %319 = insertelement <4 x float> undef, float %314, i32 0
338 %320 = insertelement <4 x float> %319, float %316, i32 1
339 %321 = insertelement <4 x float> %320, float %318, i32 2
340 %322 = insertelement <4 x float> %321, float 0.000000e+00, i32 3
341 %323 = insertelement <4 x float> undef, float %314, i32 0
342 %324 = insertelement <4 x float> %323, float %316, i32 1
343 %325 = insertelement <4 x float> %324, float %318, i32 2
344 %326 = insertelement <4 x float> %325, float 0.000000e+00, i32 3
345 %327 = call float @llvm.AMDGPU.dp4(<4 x float> %322, <4 x float> %326)
346 %328 = call float @llvm.AMDGPU.rsq.f32(float %327)
347 %329 = fmul float %314, %328
348 %330 = fmul float %316, %328
349 %331 = fmul float %318, %328
350 %332 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 6)
351 %333 = extractelement <4 x float> %332, i32 0
352 %334 = fsub float -0.000000e+00, %333
353 %335 = fadd float 1.000000e+00, %334
354 %336 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 7)
355 %337 = extractelement <4 x float> %336, i32 0
356 %338 = fsub float -0.000000e+00, %337
357 %339 = fadd float 1.000000e+00, %338
358 %340 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 8)
359 %341 = extractelement <4 x float> %340, i32 0
360 %342 = fsub float -0.000000e+00, %341
361 %343 = fadd float 1.000000e+00, %342
362 %344 = fsub float -0.000000e+00, %335
363 %345 = fadd float %202, %344
364 %346 = fsub float -0.000000e+00, %339
365 %347 = fadd float %202, %346
366 %348 = fadd float %347, 0xBFE3333340000000
367 %349 = fsub float -0.000000e+00, %202
368 %350 = fsub float -0.000000e+00, %343
369 %351 = fadd float %349, %350
370 %352 = insertelement <4 x float> undef, float %43, i32 0
371 %353 = insertelement <4 x float> %352, float %44, i32 1
372 %354 = insertelement <4 x float> %353, float %45, i32 2
373 %355 = insertelement <4 x float> %354, float 0.000000e+00, i32 3
374 %356 = insertelement <4 x float> undef, float %43, i32 0
375 %357 = insertelement <4 x float> %356, float %44, i32 1
376 %358 = insertelement <4 x float> %357, float %45, i32 2
377 %359 = insertelement <4 x float> %358, float 0.000000e+00, i32 3
378 %360 = call float @llvm.AMDGPU.dp4(<4 x float> %355, <4 x float> %359)
379 %361 = call float @llvm.AMDGPU.rsq.f32(float %360)
380 %362 = fmul float %45, %361
381 %363 = call float @fabs(float %362)
382 %364 = fmul float %176, 0x3FECCCCCC0000000
383 %365 = fadd float %364, %363
384 %366 = fadd float %365, 0xBFEFAE1480000000
385 %367 = fmul float %366, 0xC023FFFFC0000000
386 %368 = call float @llvm.AMDIL.clamp.(float %367, float 0.000000e+00, float 1.000000e+00)
387 %369 = fsub float -0.000000e+00, %335
388 %370 = fadd float %202, %369
389 %371 = fadd float %370, 0x3FBEB851E0000000
390 %372 = fsub float -0.000000e+00, %339
391 %373 = fadd float %202, %372
392 %374 = fadd float %373, 0xBFE0A3D700000000
393 %375 = fsub float -0.000000e+00, %202
394 %376 = fsub float -0.000000e+00, %343
395 %377 = fadd float %375, %376
396 %378 = insertelement <4 x float> undef, float %43, i32 0
397 %379 = insertelement <4 x float> %378, float %44, i32 1
398 %380 = insertelement <4 x float> %379, float %45, i32 2
399 %381 = insertelement <4 x float> %380, float 0.000000e+00, i32 3
400 %382 = insertelement <4 x float> undef, float %43, i32 0
401 %383 = insertelement <4 x float> %382, float %44, i32 1
402 %384 = insertelement <4 x float> %383, float %45, i32 2
403 %385 = insertelement <4 x float> %384, float 0.000000e+00, i32 3
404 %386 = call float @llvm.AMDGPU.dp4(<4 x float> %381, <4 x float> %385)
405 %387 = call float @llvm.AMDGPU.rsq.f32(float %386)
406 %388 = fmul float %45, %387
407 %389 = call float @fabs(float %388)
408 %390 = fmul float %176, 0x3FF51EB860000000
409 %391 = fadd float %390, %389
410 %392 = fadd float %391, 0xBFEFAE1480000000
411 %393 = fmul float %392, 0xC0490001A0000000
412 %394 = call float @llvm.AMDIL.clamp.(float %393, float 0.000000e+00, float 1.000000e+00)
413 %395 = fmul float 2.000000e+00, %368
414 %396 = fsub float -0.000000e+00, %395
415 %397 = fadd float 3.000000e+00, %396
416 %398 = fmul float %368, %397
417 %399 = fmul float %368, %398
418 %400 = call float @llvm.AMDGPU.lrp(float %399, float %255, float %345)
419 %401 = call float @llvm.AMDGPU.lrp(float %399, float %256, float %348)
420 %402 = call float @llvm.AMDGPU.lrp(float %399, float %257, float %351)
421 %403 = call float @llvm.AMDGPU.lrp(float %399, float %258, float 0.000000e+00)
422 %404 = fmul float 2.000000e+00, %394
423 %405 = fsub float -0.000000e+00, %404
424 %406 = fadd float 3.000000e+00, %405
425 %407 = fmul float %394, %406
426 %408 = fmul float %394, %407
427 %409 = call float @llvm.AMDGPU.lrp(float %408, float %255, float %371)
428 %410 = call float @llvm.AMDGPU.lrp(float %408, float %256, float %374)
429 %411 = call float @llvm.AMDGPU.lrp(float %408, float %257, float %377)
430 %412 = call float @llvm.AMDGPU.lrp(float %408, float %258, float 0x3FD3333340000000)
431 %413 = fcmp oge float 2.200000e+03, %179
432 %414 = sext i1 %413 to i32
433 %415 = bitcast i32 %414 to float
434 %416 = bitcast float %415 to i32
435 %417 = icmp ne i32 %416, 0
436 br i1 %417, label %IF161, label %ENDIF160
438 LOOP: ; preds = %ENDIF139, %IF137
439 %temp88.0 = phi float [ 0.000000e+00, %IF137 ], [ %446, %ENDIF139 ]
440 %temp92.0 = phi float [ 1.000000e+00, %IF137 ], [ %.temp92.0, %ENDIF139 ]
441 %temp96.0 = phi float [ 0.000000e+00, %IF137 ], [ %477, %ENDIF139 ]
442 %418 = bitcast float %temp96.0 to i32
443 %419 = icmp sge i32 %418, %137
444 %420 = sext i1 %419 to i32
445 %421 = bitcast i32 %420 to float
446 %422 = bitcast float %421 to i32
447 %423 = icmp ne i32 %422, 0
448 br i1 %423, label %IF140, label %ENDIF139
450 IF140: ; preds = %LOOP
451 %424 = fmul float %133, 5.000000e-01
452 %425 = fmul float %129, %temp92.0
453 %426 = fadd float %425, %22
454 %427 = fmul float %130, %temp92.0
455 %428 = fadd float %427, %23
456 %429 = insertelement <4 x float> undef, float %426, i32 0
457 %430 = insertelement <4 x float> %429, float %428, i32 1
458 %431 = insertelement <4 x float> %430, float 0.000000e+00, i32 2
459 %432 = insertelement <4 x float> %431, float 0.000000e+00, i32 3
460 %433 = extractelement <4 x float> %432, i32 0
461 %434 = extractelement <4 x float> %432, i32 1
462 %435 = insertelement <4 x float> undef, float %433, i32 0
463 %436 = insertelement <4 x float> %435, float %434, i32 1
464 %437 = insertelement <4 x float> %436, float undef, i32 2
465 %438 = insertelement <4 x float> %437, float undef, i32 3
466 %439 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %438, i32 20, i32 4, i32 2)
467 %440 = extractelement <4 x float> %439, i32 3
468 %441 = fcmp oge float %temp92.0, %440
469 %442 = sext i1 %441 to i32
470 %443 = bitcast i32 %442 to float
471 %444 = bitcast float %443 to i32
472 %445 = icmp ne i32 %444, 0
473 br i1 %445, label %IF146, label %ENDIF145
475 ENDIF139: ; preds = %LOOP
476 %446 = fadd float %temp88.0, %133
477 %447 = fmul float %129, %446
478 %448 = fadd float %447, %22
479 %449 = fmul float %130, %446
480 %450 = fadd float %449, %23
481 %451 = insertelement <4 x float> undef, float %448, i32 0
482 %452 = insertelement <4 x float> %451, float %450, i32 1
483 %453 = insertelement <4 x float> %452, float 0.000000e+00, i32 2
484 %454 = insertelement <4 x float> %453, float 0.000000e+00, i32 3
485 %455 = extractelement <4 x float> %454, i32 0
486 %456 = extractelement <4 x float> %454, i32 1
487 %457 = insertelement <4 x float> undef, float %455, i32 0
488 %458 = insertelement <4 x float> %457, float %456, i32 1
489 %459 = insertelement <4 x float> %458, float undef, i32 2
490 %460 = insertelement <4 x float> %459, float undef, i32 3
491 %461 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %460, i32 20, i32 4, i32 2)
492 %462 = extractelement <4 x float> %461, i32 3
493 %463 = fcmp olt float 0x3FEFDF3B60000000, %temp92.0
494 %464 = sext i1 %463 to i32
495 %465 = bitcast i32 %464 to float
496 %466 = fcmp oge float %446, %462
497 %467 = sext i1 %466 to i32
498 %468 = bitcast i32 %467 to float
499 %469 = bitcast float %465 to i32
500 %470 = bitcast float %468 to i32
501 %471 = and i32 %469, %470
502 %472 = bitcast i32 %471 to float
503 %473 = bitcast float %472 to i32
504 %474 = icmp ne i32 %473, 0
505 %.temp92.0 = select i1 %474, float %446, float %temp92.0
506 %475 = bitcast float %temp96.0 to i32
507 %476 = add i32 %475, 1
508 %477 = bitcast i32 %476 to float
511 IF146: ; preds = %IF140
512 %478 = fmul float 2.000000e+00, %424
513 %479 = fsub float -0.000000e+00, %478
514 %480 = fadd float %temp92.0, %479
517 ENDIF145: ; preds = %IF140, %IF146
518 %temp88.1 = phi float [ %480, %IF146 ], [ %temp92.0, %IF140 ]
519 %481 = fadd float %temp88.1, %424
520 %482 = fmul float %424, 5.000000e-01
521 %483 = fmul float %129, %481
522 %484 = fadd float %483, %22
523 %485 = fmul float %130, %481
524 %486 = fadd float %485, %23
525 %487 = insertelement <4 x float> undef, float %484, i32 0
526 %488 = insertelement <4 x float> %487, float %486, i32 1
527 %489 = insertelement <4 x float> %488, float 0.000000e+00, i32 2
528 %490 = insertelement <4 x float> %489, float %440, i32 3
529 %491 = extractelement <4 x float> %490, i32 0
530 %492 = extractelement <4 x float> %490, i32 1
531 %493 = insertelement <4 x float> undef, float %491, i32 0
532 %494 = insertelement <4 x float> %493, float %492, i32 1
533 %495 = insertelement <4 x float> %494, float undef, i32 2
534 %496 = insertelement <4 x float> %495, float undef, i32 3
535 %497 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %496, i32 20, i32 4, i32 2)
536 %498 = extractelement <4 x float> %497, i32 3
537 %499 = fcmp oge float %481, %498
538 %500 = sext i1 %499 to i32
539 %501 = bitcast i32 %500 to float
540 %502 = bitcast float %501 to i32
541 %503 = icmp ne i32 %502, 0
542 br i1 %503, label %IF149, label %ENDIF148
544 IF149: ; preds = %ENDIF145
545 %504 = fmul float 2.000000e+00, %482
546 %505 = fsub float -0.000000e+00, %504
547 %506 = fadd float %481, %505
550 ENDIF148: ; preds = %ENDIF145, %IF149
551 %temp88.2 = phi float [ %506, %IF149 ], [ %481, %ENDIF145 ]
552 %temp92.2 = phi float [ %481, %IF149 ], [ %temp92.0, %ENDIF145 ]
553 %507 = fadd float %temp88.2, %482
554 %508 = fmul float %482, 5.000000e-01
555 %509 = fmul float %129, %507
556 %510 = fadd float %509, %22
557 %511 = fmul float %130, %507
558 %512 = fadd float %511, %23
559 %513 = insertelement <4 x float> undef, float %510, i32 0
560 %514 = insertelement <4 x float> %513, float %512, i32 1
561 %515 = insertelement <4 x float> %514, float 0.000000e+00, i32 2
562 %516 = insertelement <4 x float> %515, float %498, i32 3
563 %517 = extractelement <4 x float> %516, i32 0
564 %518 = extractelement <4 x float> %516, i32 1
565 %519 = insertelement <4 x float> undef, float %517, i32 0
566 %520 = insertelement <4 x float> %519, float %518, i32 1
567 %521 = insertelement <4 x float> %520, float undef, i32 2
568 %522 = insertelement <4 x float> %521, float undef, i32 3
569 %523 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %522, i32 20, i32 4, i32 2)
570 %524 = extractelement <4 x float> %523, i32 3
571 %525 = fcmp oge float %507, %524
572 %526 = sext i1 %525 to i32
573 %527 = bitcast i32 %526 to float
574 %528 = bitcast float %527 to i32
575 %529 = icmp ne i32 %528, 0
576 br i1 %529, label %IF152, label %ENDIF151
578 IF152: ; preds = %ENDIF148
579 %530 = fmul float 2.000000e+00, %508
580 %531 = fsub float -0.000000e+00, %530
581 %532 = fadd float %507, %531
584 ENDIF151: ; preds = %ENDIF148, %IF152
585 %temp88.3 = phi float [ %532, %IF152 ], [ %507, %ENDIF148 ]
586 %temp92.3 = phi float [ %507, %IF152 ], [ %temp92.2, %ENDIF148 ]
587 %533 = fadd float %temp88.3, %508
588 %534 = fmul float %508, 5.000000e-01
589 %535 = fmul float %129, %533
590 %536 = fadd float %535, %22
591 %537 = fmul float %130, %533
592 %538 = fadd float %537, %23
593 %539 = insertelement <4 x float> undef, float %536, i32 0
594 %540 = insertelement <4 x float> %539, float %538, i32 1
595 %541 = insertelement <4 x float> %540, float 0.000000e+00, i32 2
596 %542 = insertelement <4 x float> %541, float %524, i32 3
597 %543 = extractelement <4 x float> %542, i32 0
598 %544 = extractelement <4 x float> %542, i32 1
599 %545 = insertelement <4 x float> undef, float %543, i32 0
600 %546 = insertelement <4 x float> %545, float %544, i32 1
601 %547 = insertelement <4 x float> %546, float undef, i32 2
602 %548 = insertelement <4 x float> %547, float undef, i32 3
603 %549 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %548, i32 20, i32 4, i32 2)
604 %550 = extractelement <4 x float> %549, i32 3
605 %551 = fcmp oge float %533, %550
606 %552 = sext i1 %551 to i32
607 %553 = bitcast i32 %552 to float
608 %554 = bitcast float %553 to i32
609 %555 = icmp ne i32 %554, 0
610 br i1 %555, label %IF155, label %ENDIF154
612 IF155: ; preds = %ENDIF151
613 %556 = fmul float 2.000000e+00, %534
614 %557 = fsub float -0.000000e+00, %556
615 %558 = fadd float %533, %557
618 ENDIF154: ; preds = %ENDIF151, %IF155
619 %temp88.4 = phi float [ %558, %IF155 ], [ %533, %ENDIF151 ]
620 %temp92.4 = phi float [ %533, %IF155 ], [ %temp92.3, %ENDIF151 ]
621 %559 = fadd float %temp88.4, %534
622 %560 = fmul float %129, %559
623 %561 = fadd float %560, %22
624 %562 = fmul float %130, %559
625 %563 = fadd float %562, %23
626 %564 = insertelement <4 x float> undef, float %561, i32 0
627 %565 = insertelement <4 x float> %564, float %563, i32 1
628 %566 = insertelement <4 x float> %565, float 0.000000e+00, i32 2
629 %567 = insertelement <4 x float> %566, float %550, i32 3
630 %568 = extractelement <4 x float> %567, i32 0
631 %569 = extractelement <4 x float> %567, i32 1
632 %570 = insertelement <4 x float> undef, float %568, i32 0
633 %571 = insertelement <4 x float> %570, float %569, i32 1
634 %572 = insertelement <4 x float> %571, float undef, i32 2
635 %573 = insertelement <4 x float> %572, float undef, i32 3
636 %574 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %573, i32 20, i32 4, i32 2)
637 %575 = extractelement <4 x float> %574, i32 3
638 %576 = fcmp oge float %559, %575
639 %577 = sext i1 %576 to i32
640 %578 = bitcast i32 %577 to float
641 %579 = bitcast float %578 to i32
642 %580 = icmp ne i32 %579, 0
643 %.temp92.4 = select i1 %580, float %559, float %temp92.4
644 %581 = fmul float %129, %.temp92.4
645 %582 = fadd float %581, %22
646 %583 = fmul float %130, %.temp92.4
647 %584 = fadd float %583, %23
648 %585 = insertelement <4 x float> undef, float %582, i32 0
649 %586 = insertelement <4 x float> %585, float %584, i32 1
650 %587 = insertelement <4 x float> %586, float 0.000000e+00, i32 2
651 %588 = insertelement <4 x float> %587, float %575, i32 3
652 %589 = extractelement <4 x float> %588, i32 0
653 %590 = extractelement <4 x float> %588, i32 1
654 %591 = insertelement <4 x float> undef, float %589, i32 0
655 %592 = insertelement <4 x float> %591, float %590, i32 1
656 %593 = insertelement <4 x float> %592, float undef, i32 2
657 %594 = insertelement <4 x float> %593, float undef, i32 3
658 %595 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %594, i32 20, i32 4, i32 2)
659 %596 = extractelement <4 x float> %595, i32 0
660 %597 = extractelement <4 x float> %595, i32 1
661 %598 = extractelement <4 x float> %595, i32 2
662 %599 = fmul float %596, 2.000000e+00
663 %600 = fadd float %599, -1.000000e+00
664 %601 = fmul float %597, 2.000000e+00
665 %602 = fadd float %601, -1.000000e+00
666 %603 = fmul float %598, 2.000000e+00
667 %604 = fadd float %603, -1.000000e+00
670 IF161: ; preds = %ENDIF136
671 %605 = fmul float %202, 0x3FB99999A0000000
672 %606 = fcmp uge float 0x3FE4CCCCC0000000, %605
673 %607 = select i1 %606, float 0x3FE4CCCCC0000000, float %605
674 %608 = fcmp uge float %607, 5.000000e-01
675 %609 = select i1 %608, float 5.000000e-01, float %607
676 %610 = call float @llvm.AMDGPU.lrp(float %609, float %400, float %300)
677 %611 = call float @llvm.AMDGPU.lrp(float %609, float %401, float %301)
678 %612 = call float @llvm.AMDGPU.lrp(float %609, float %402, float %302)
679 %613 = call float @llvm.AMDGPU.lrp(float %609, float %403, float %303)
680 %614 = insertelement <4 x float> undef, float %329, i32 0
681 %615 = insertelement <4 x float> %614, float %330, i32 1
682 %616 = insertelement <4 x float> %615, float %331, i32 2
683 %617 = insertelement <4 x float> %616, float 0.000000e+00, i32 3
684 %618 = insertelement <4 x float> undef, float %63, i32 0
685 %619 = insertelement <4 x float> %618, float %65, i32 1
686 %620 = insertelement <4 x float> %619, float %67, i32 2
687 %621 = insertelement <4 x float> %620, float 0.000000e+00, i32 3
688 %622 = call float @llvm.AMDGPU.dp4(<4 x float> %617, <4 x float> %621)
689 %623 = fcmp uge float 0x3FE6666660000000, %622
690 %624 = select i1 %623, float 0x3FE6666660000000, float %622
691 %625 = fmul float %8, %624
692 %626 = fmul float %13, %624
693 %627 = fmul float %18, %624
694 %628 = insertelement <4 x float> undef, float %34, i32 0
695 %629 = insertelement <4 x float> %628, float %35, i32 1
696 %630 = insertelement <4 x float> %629, float %36, i32 2
697 %631 = insertelement <4 x float> %630, float 0.000000e+00, i32 3
698 %632 = insertelement <4 x float> undef, float %63, i32 0
699 %633 = insertelement <4 x float> %632, float %65, i32 1
700 %634 = insertelement <4 x float> %633, float %67, i32 2
701 %635 = insertelement <4 x float> %634, float 0.000000e+00, i32 3
702 %636 = call float @llvm.AMDGPU.dp4(<4 x float> %631, <4 x float> %635)
703 %637 = fcmp uge float 0x3FECCCCCC0000000, %636
704 %638 = select i1 %637, float 0x3FECCCCCC0000000, float %636
705 %639 = fmul float %625, %638
706 %640 = fmul float %626, %638
707 %641 = fmul float %627, %638
710 ENDIF160: ; preds = %ENDIF136, %IF161
711 %temp84.0 = phi float [ %610, %IF161 ], [ %255, %ENDIF136 ]
712 %temp85.0 = phi float [ %611, %IF161 ], [ %256, %ENDIF136 ]
713 %temp86.0 = phi float [ %612, %IF161 ], [ %257, %ENDIF136 ]
714 %temp87.0 = phi float [ %613, %IF161 ], [ %258, %ENDIF136 ]
715 %temp92.6 = phi float [ %639, %IF161 ], [ %415, %ENDIF136 ]
716 %temp93.0 = phi float [ %640, %IF161 ], [ 0.000000e+00, %ENDIF136 ]
717 %temp94.0 = phi float [ %641, %IF161 ], [ 0.000000e+00, %ENDIF136 ]
718 %642 = fcmp olt float 2.200000e+03, %179
719 %643 = sext i1 %642 to i32
720 %644 = bitcast i32 %643 to float
721 %645 = fcmp olt float %179, 2.300000e+03
722 %646 = sext i1 %645 to i32
723 %647 = bitcast i32 %646 to float
724 %648 = bitcast float %644 to i32
725 %649 = bitcast float %647 to i32
726 %650 = and i32 %648, %649
727 %651 = bitcast i32 %650 to float
728 %652 = bitcast float %651 to i32
729 %653 = icmp ne i32 %652, 0
730 br i1 %653, label %IF164, label %ENDIF163
732 IF164: ; preds = %ENDIF160
733 %654 = fmul float %202, 5.000000e-01
734 %655 = fcmp uge float 0x3FE4CCCCC0000000, %654
735 %656 = select i1 %655, float 0x3FE4CCCCC0000000, float %654
736 %657 = fcmp uge float %656, 0x3FD6666660000000
737 %658 = select i1 %657, float 0x3FD6666660000000, float %656
738 %659 = call float @llvm.AMDGPU.lrp(float %658, float %400, float %300)
739 %660 = call float @llvm.AMDGPU.lrp(float %658, float %401, float %301)
740 %661 = call float @llvm.AMDGPU.lrp(float %658, float %402, float %302)
741 %662 = call float @llvm.AMDGPU.lrp(float %658, float %403, float %303)
742 %663 = insertelement <4 x float> undef, float %329, i32 0
743 %664 = insertelement <4 x float> %663, float %330, i32 1
744 %665 = insertelement <4 x float> %664, float %331, i32 2
745 %666 = insertelement <4 x float> %665, float 0.000000e+00, i32 3
746 %667 = insertelement <4 x float> undef, float %63, i32 0
747 %668 = insertelement <4 x float> %667, float %65, i32 1
748 %669 = insertelement <4 x float> %668, float %67, i32 2
749 %670 = insertelement <4 x float> %669, float 0.000000e+00, i32 3
750 %671 = call float @llvm.AMDGPU.dp4(<4 x float> %666, <4 x float> %670)
751 %672 = fcmp uge float 0x3FE6666660000000, %671
752 %673 = select i1 %672, float 0x3FE6666660000000, float %671
753 %674 = fmul float %8, %673
754 %675 = fmul float %13, %673
755 %676 = fmul float %18, %673
756 %677 = insertelement <4 x float> undef, float %34, i32 0
757 %678 = insertelement <4 x float> %677, float %35, i32 1
758 %679 = insertelement <4 x float> %678, float %36, i32 2
759 %680 = insertelement <4 x float> %679, float 0.000000e+00, i32 3
760 %681 = insertelement <4 x float> undef, float %63, i32 0
761 %682 = insertelement <4 x float> %681, float %65, i32 1
762 %683 = insertelement <4 x float> %682, float %67, i32 2
763 %684 = insertelement <4 x float> %683, float 0.000000e+00, i32 3
764 %685 = call float @llvm.AMDGPU.dp4(<4 x float> %680, <4 x float> %684)
765 %686 = fcmp uge float 0x3FECCCCCC0000000, %685
766 %687 = select i1 %686, float 0x3FECCCCCC0000000, float %685
767 %688 = fmul float %674, %687
768 %689 = fmul float %675, %687
769 %690 = fmul float %676, %687
772 ENDIF163: ; preds = %ENDIF160, %IF164
773 %temp84.1 = phi float [ %659, %IF164 ], [ %temp84.0, %ENDIF160 ]
774 %temp85.1 = phi float [ %660, %IF164 ], [ %temp85.0, %ENDIF160 ]
775 %temp86.1 = phi float [ %661, %IF164 ], [ %temp86.0, %ENDIF160 ]
776 %temp87.1 = phi float [ %662, %IF164 ], [ %temp87.0, %ENDIF160 ]
777 %temp92.7 = phi float [ %688, %IF164 ], [ %temp92.6, %ENDIF160 ]
778 %temp93.1 = phi float [ %689, %IF164 ], [ %temp93.0, %ENDIF160 ]
779 %temp94.1 = phi float [ %690, %IF164 ], [ %temp94.0, %ENDIF160 ]
780 %691 = fcmp oge float %179, 2.300000e+03
781 %692 = sext i1 %691 to i32
782 %693 = bitcast i32 %692 to float
783 %694 = fcmp olt float %179, 2.480000e+03
784 %695 = sext i1 %694 to i32
785 %696 = bitcast i32 %695 to float
786 %697 = bitcast float %693 to i32
787 %698 = bitcast float %696 to i32
788 %699 = and i32 %697, %698
789 %700 = bitcast i32 %699 to float
790 %701 = bitcast float %700 to i32
791 %702 = icmp ne i32 %701, 0
792 br i1 %702, label %IF167, label %ENDIF166
794 IF167: ; preds = %ENDIF163
795 %703 = fmul float %202, 5.000000e-01
796 %704 = fcmp uge float 0x3FE4CCCCC0000000, %703
797 %705 = select i1 %704, float 0x3FE4CCCCC0000000, float %703
798 %706 = fcmp uge float %705, 0x3FD3333340000000
799 %707 = select i1 %706, float 0x3FD3333340000000, float %705
800 %708 = call float @llvm.AMDGPU.lrp(float %707, float %409, float %300)
801 %709 = call float @llvm.AMDGPU.lrp(float %707, float %410, float %301)
802 %710 = call float @llvm.AMDGPU.lrp(float %707, float %411, float %302)
803 %711 = call float @llvm.AMDGPU.lrp(float %707, float %412, float %303)
804 %712 = insertelement <4 x float> undef, float %329, i32 0
805 %713 = insertelement <4 x float> %712, float %330, i32 1
806 %714 = insertelement <4 x float> %713, float %331, i32 2
807 %715 = insertelement <4 x float> %714, float 0.000000e+00, i32 3
808 %716 = insertelement <4 x float> undef, float %63, i32 0
809 %717 = insertelement <4 x float> %716, float %65, i32 1
810 %718 = insertelement <4 x float> %717, float %67, i32 2
811 %719 = insertelement <4 x float> %718, float 0.000000e+00, i32 3
812 %720 = call float @llvm.AMDGPU.dp4(<4 x float> %715, <4 x float> %719)
813 %721 = fcmp uge float 0x3FEB333340000000, %720
814 %722 = select i1 %721, float 0x3FEB333340000000, float %720
815 %723 = fmul float %8, %722
816 %724 = fmul float %13, %722
817 %725 = fmul float %18, %722
818 %726 = insertelement <4 x float> undef, float %34, i32 0
819 %727 = insertelement <4 x float> %726, float %35, i32 1
820 %728 = insertelement <4 x float> %727, float %36, i32 2
821 %729 = insertelement <4 x float> %728, float 0.000000e+00, i32 3
822 %730 = insertelement <4 x float> undef, float %63, i32 0
823 %731 = insertelement <4 x float> %730, float %65, i32 1
824 %732 = insertelement <4 x float> %731, float %67, i32 2
825 %733 = insertelement <4 x float> %732, float 0.000000e+00, i32 3
826 %734 = call float @llvm.AMDGPU.dp4(<4 x float> %729, <4 x float> %733)
827 %735 = fcmp uge float 0x3FECCCCCC0000000, %734
828 %736 = select i1 %735, float 0x3FECCCCCC0000000, float %734
829 %737 = fmul float %723, %736
830 %738 = fmul float %724, %736
831 %739 = fmul float %725, %736
834 ENDIF166: ; preds = %ENDIF163, %IF167
835 %temp84.2 = phi float [ %708, %IF167 ], [ %temp84.1, %ENDIF163 ]
836 %temp85.2 = phi float [ %709, %IF167 ], [ %temp85.1, %ENDIF163 ]
837 %temp86.2 = phi float [ %710, %IF167 ], [ %temp86.1, %ENDIF163 ]
838 %temp87.2 = phi float [ %711, %IF167 ], [ %temp87.1, %ENDIF163 ]
839 %temp92.8 = phi float [ %737, %IF167 ], [ %temp92.7, %ENDIF163 ]
840 %temp93.2 = phi float [ %738, %IF167 ], [ %temp93.1, %ENDIF163 ]
841 %temp94.2 = phi float [ %739, %IF167 ], [ %temp94.1, %ENDIF163 ]
842 %740 = fcmp oge float %179, 2.480000e+03
843 %741 = sext i1 %740 to i32
844 %742 = bitcast i32 %741 to float
845 %743 = fcmp olt float %179, 2.530000e+03
846 %744 = sext i1 %743 to i32
847 %745 = bitcast i32 %744 to float
848 %746 = bitcast float %742 to i32
849 %747 = bitcast float %745 to i32
850 %748 = and i32 %746, %747
851 %749 = bitcast i32 %748 to float
852 %750 = bitcast float %749 to i32
853 %751 = icmp ne i32 %750, 0
854 br i1 %751, label %IF170, label %ENDIF169
856 IF170: ; preds = %ENDIF166
857 %752 = fmul float %202, 5.000000e-01
858 %753 = fcmp uge float 0x3FE4CCCCC0000000, %752
859 %754 = select i1 %753, float 0x3FE4CCCCC0000000, float %752
860 %755 = fcmp uge float %754, 0x3FC99999A0000000
861 %756 = select i1 %755, float 0x3FC99999A0000000, float %754
862 %757 = call float @llvm.AMDGPU.lrp(float %756, float %409, float %300)
863 %758 = call float @llvm.AMDGPU.lrp(float %756, float %410, float %301)
864 %759 = call float @llvm.AMDGPU.lrp(float %756, float %411, float %302)
865 %760 = call float @llvm.AMDGPU.lrp(float %756, float %412, float %303)
866 %761 = insertelement <4 x float> undef, float %329, i32 0
867 %762 = insertelement <4 x float> %761, float %330, i32 1
868 %763 = insertelement <4 x float> %762, float %331, i32 2
869 %764 = insertelement <4 x float> %763, float 0.000000e+00, i32 3
870 %765 = insertelement <4 x float> undef, float %63, i32 0
871 %766 = insertelement <4 x float> %765, float %65, i32 1
872 %767 = insertelement <4 x float> %766, float %67, i32 2
873 %768 = insertelement <4 x float> %767, float 0.000000e+00, i32 3
874 %769 = call float @llvm.AMDGPU.dp4(<4 x float> %764, <4 x float> %768)
875 %770 = fcmp uge float 0x3FEB333340000000, %769
876 %771 = select i1 %770, float 0x3FEB333340000000, float %769
877 %772 = fmul float %8, %771
878 %773 = fmul float %13, %771
879 %774 = fmul float %18, %771
880 %775 = insertelement <4 x float> undef, float %34, i32 0
881 %776 = insertelement <4 x float> %775, float %35, i32 1
882 %777 = insertelement <4 x float> %776, float %36, i32 2
883 %778 = insertelement <4 x float> %777, float 0.000000e+00, i32 3
884 %779 = insertelement <4 x float> undef, float %63, i32 0
885 %780 = insertelement <4 x float> %779, float %65, i32 1
886 %781 = insertelement <4 x float> %780, float %67, i32 2
887 %782 = insertelement <4 x float> %781, float 0.000000e+00, i32 3
888 %783 = call float @llvm.AMDGPU.dp4(<4 x float> %778, <4 x float> %782)
889 %784 = fcmp uge float 0x3FECCCCCC0000000, %783
890 %785 = select i1 %784, float 0x3FECCCCCC0000000, float %783
891 %786 = fmul float %772, %785
892 %787 = fmul float %773, %785
893 %788 = fmul float %774, %785
896 ENDIF169: ; preds = %ENDIF166, %IF170
897 %temp84.3 = phi float [ %757, %IF170 ], [ %temp84.2, %ENDIF166 ]
898 %temp85.3 = phi float [ %758, %IF170 ], [ %temp85.2, %ENDIF166 ]
899 %temp86.3 = phi float [ %759, %IF170 ], [ %temp86.2, %ENDIF166 ]
900 %temp87.3 = phi float [ %760, %IF170 ], [ %temp87.2, %ENDIF166 ]
901 %temp92.9 = phi float [ %786, %IF170 ], [ %temp92.8, %ENDIF166 ]
902 %temp93.3 = phi float [ %787, %IF170 ], [ %temp93.2, %ENDIF166 ]
903 %temp94.3 = phi float [ %788, %IF170 ], [ %temp94.2, %ENDIF166 ]
904 %789 = fcmp oge float %179, 2.530000e+03
905 %790 = sext i1 %789 to i32
906 %791 = bitcast i32 %790 to float
907 %792 = fcmp olt float %179, 2.670000e+03
908 %793 = sext i1 %792 to i32
909 %794 = bitcast i32 %793 to float
910 %795 = bitcast float %791 to i32
911 %796 = bitcast float %794 to i32
912 %797 = and i32 %795, %796
913 %798 = bitcast i32 %797 to float
914 %799 = bitcast float %798 to i32
915 %800 = icmp ne i32 %799, 0
916 br i1 %800, label %IF173, label %ENDIF172
918 IF173: ; preds = %ENDIF169
919 %801 = fmul float %202, 5.000000e-01
920 %802 = fcmp uge float 0x3FE4CCCCC0000000, %801
921 %803 = select i1 %802, float 0x3FE4CCCCC0000000, float %801
922 %804 = fcmp uge float %803, 0x3FB99999A0000000
923 %805 = select i1 %804, float 0x3FB99999A0000000, float %803
924 %806 = call float @llvm.AMDGPU.lrp(float %805, float %400, float %300)
925 %807 = call float @llvm.AMDGPU.lrp(float %805, float %401, float %301)
926 %808 = call float @llvm.AMDGPU.lrp(float %805, float %402, float %302)
927 %809 = call float @llvm.AMDGPU.lrp(float %805, float %403, float %303)
928 %810 = insertelement <4 x float> undef, float %329, i32 0
929 %811 = insertelement <4 x float> %810, float %330, i32 1
930 %812 = insertelement <4 x float> %811, float %331, i32 2
931 %813 = insertelement <4 x float> %812, float 0.000000e+00, i32 3
932 %814 = insertelement <4 x float> undef, float %63, i32 0
933 %815 = insertelement <4 x float> %814, float %65, i32 1
934 %816 = insertelement <4 x float> %815, float %67, i32 2
935 %817 = insertelement <4 x float> %816, float 0.000000e+00, i32 3
936 %818 = call float @llvm.AMDGPU.dp4(<4 x float> %813, <4 x float> %817)
937 %819 = fcmp uge float 0x3FEB333340000000, %818
938 %820 = select i1 %819, float 0x3FEB333340000000, float %818
939 %821 = fmul float %8, %820
940 %822 = fmul float %13, %820
941 %823 = fmul float %18, %820
942 %824 = insertelement <4 x float> undef, float %34, i32 0
943 %825 = insertelement <4 x float> %824, float %35, i32 1
944 %826 = insertelement <4 x float> %825, float %36, i32 2
945 %827 = insertelement <4 x float> %826, float 0.000000e+00, i32 3
946 %828 = insertelement <4 x float> undef, float %63, i32 0
947 %829 = insertelement <4 x float> %828, float %65, i32 1
948 %830 = insertelement <4 x float> %829, float %67, i32 2
949 %831 = insertelement <4 x float> %830, float 0.000000e+00, i32 3
950 %832 = call float @llvm.AMDGPU.dp4(<4 x float> %827, <4 x float> %831)
951 %833 = fcmp uge float 0x3FECCCCCC0000000, %832
952 %834 = select i1 %833, float 0x3FECCCCCC0000000, float %832
953 %835 = fmul float %821, %834
954 %836 = fmul float %822, %834
955 %837 = fmul float %823, %834
958 ENDIF172: ; preds = %ENDIF169, %IF173
959 %temp84.4 = phi float [ %806, %IF173 ], [ %temp84.3, %ENDIF169 ]
960 %temp85.4 = phi float [ %807, %IF173 ], [ %temp85.3, %ENDIF169 ]
961 %temp86.4 = phi float [ %808, %IF173 ], [ %temp86.3, %ENDIF169 ]
962 %temp87.4 = phi float [ %809, %IF173 ], [ %temp87.3, %ENDIF169 ]
963 %temp92.10 = phi float [ %835, %IF173 ], [ %temp92.9, %ENDIF169 ]
964 %temp93.4 = phi float [ %836, %IF173 ], [ %temp93.3, %ENDIF169 ]
965 %temp94.4 = phi float [ %837, %IF173 ], [ %temp94.3, %ENDIF169 ]
966 %838 = fcmp oge float %179, 2.670000e+03
967 %839 = sext i1 %838 to i32
968 %840 = bitcast i32 %839 to float
969 %841 = bitcast float %840 to i32
970 %842 = icmp ne i32 %841, 0
971 br i1 %842, label %IF176, label %ENDIF175
973 IF176: ; preds = %ENDIF172
974 %843 = fmul float %202, 0x3FB99999A0000000
975 %844 = fcmp uge float 0.000000e+00, %843
976 %845 = select i1 %844, float 0.000000e+00, float %843
977 %846 = fcmp uge float %845, 0x3FD99999A0000000
978 %847 = select i1 %846, float 0x3FD99999A0000000, float %845
979 %848 = call float @llvm.AMDGPU.lrp(float %847, float %400, float %300)
980 %849 = call float @llvm.AMDGPU.lrp(float %847, float %401, float %301)
981 %850 = call float @llvm.AMDGPU.lrp(float %847, float %402, float %302)
982 %851 = call float @llvm.AMDGPU.lrp(float %847, float %403, float %303)
983 %852 = insertelement <4 x float> undef, float %329, i32 0
984 %853 = insertelement <4 x float> %852, float %330, i32 1
985 %854 = insertelement <4 x float> %853, float %331, i32 2
986 %855 = insertelement <4 x float> %854, float 0.000000e+00, i32 3
987 %856 = insertelement <4 x float> undef, float %63, i32 0
988 %857 = insertelement <4 x float> %856, float %65, i32 1
989 %858 = insertelement <4 x float> %857, float %67, i32 2
990 %859 = insertelement <4 x float> %858, float 0.000000e+00, i32 3
991 %860 = call float @llvm.AMDGPU.dp4(<4 x float> %855, <4 x float> %859)
992 %861 = fcmp uge float 0x3FEB333340000000, %860
993 %862 = select i1 %861, float 0x3FEB333340000000, float %860
994 %863 = fmul float %8, %862
995 %864 = fmul float %13, %862
996 %865 = fmul float %18, %862
997 %866 = insertelement <4 x float> undef, float %34, i32 0
998 %867 = insertelement <4 x float> %866, float %35, i32 1
999 %868 = insertelement <4 x float> %867, float %36, i32 2
1000 %869 = insertelement <4 x float> %868, float 0.000000e+00, i32 3
1001 %870 = insertelement <4 x float> undef, float %63, i32 0
1002 %871 = insertelement <4 x float> %870, float %65, i32 1
1003 %872 = insertelement <4 x float> %871, float %67, i32 2
1004 %873 = insertelement <4 x float> %872, float 0.000000e+00, i32 3
1005 %874 = call float @llvm.AMDGPU.dp4(<4 x float> %869, <4 x float> %873)
1006 %875 = fcmp uge float 0x3FECCCCCC0000000, %874
1007 %876 = select i1 %875, float 0x3FECCCCCC0000000, float %874
1008 %877 = fmul float %863, %876
1009 %878 = fmul float %864, %876
1010 %879 = fmul float %865, %876
1013 ENDIF175: ; preds = %ENDIF172, %IF176
1014 %temp84.5 = phi float [ %848, %IF176 ], [ %temp84.4, %ENDIF172 ]
1015 %temp85.5 = phi float [ %849, %IF176 ], [ %temp85.4, %ENDIF172 ]
1016 %temp86.5 = phi float [ %850, %IF176 ], [ %temp86.4, %ENDIF172 ]
1017 %temp87.5 = phi float [ %851, %IF176 ], [ %temp87.4, %ENDIF172 ]
1018 %temp92.11 = phi float [ %877, %IF176 ], [ %temp92.10, %ENDIF172 ]
1019 %temp93.5 = phi float [ %878, %IF176 ], [ %temp93.4, %ENDIF172 ]
1020 %temp94.5 = phi float [ %879, %IF176 ], [ %temp94.4, %ENDIF172 ]
1021 %880 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 10)
1022 %881 = extractelement <4 x float> %880, i32 0
1023 %882 = fcmp olt float %881, %179
1024 %883 = sext i1 %882 to i32
1025 %884 = bitcast i32 %883 to float
1026 %885 = bitcast float %884 to i32
1027 %886 = icmp ne i32 %885, 0
1028 br i1 %886, label %IF179, label %ENDIF178
1030 IF179: ; preds = %ENDIF175
1031 %887 = fadd float %202, 1.000000e+00
1032 %888 = fadd float %202, 1.000000e+00
1033 %889 = fadd float %202, 1.000000e+00
1034 %890 = insertelement <4 x float> undef, float %43, i32 0
1035 %891 = insertelement <4 x float> %890, float %44, i32 1
1036 %892 = insertelement <4 x float> %891, float %45, i32 2
1037 %893 = insertelement <4 x float> %892, float 0.000000e+00, i32 3
1038 %894 = insertelement <4 x float> undef, float %43, i32 0
1039 %895 = insertelement <4 x float> %894, float %44, i32 1
1040 %896 = insertelement <4 x float> %895, float %45, i32 2
1041 %897 = insertelement <4 x float> %896, float 0.000000e+00, i32 3
1042 %898 = call float @llvm.AMDGPU.dp4(<4 x float> %893, <4 x float> %897)
1043 %899 = call float @llvm.AMDGPU.rsq.f32(float %898)
1044 %900 = fmul float %45, %899
1045 %901 = call float @fabs(float %900)
1046 %902 = fmul float %176, 0x3FECCCCCC0000000
1047 %903 = fadd float %902, %901
1048 %904 = fadd float %903, 0xBFEFAE1480000000
1049 %905 = fmul float %904, 0xC043FFFE20000000
1050 %906 = call float @llvm.AMDIL.clamp.(float %905, float 0.000000e+00, float 1.000000e+00)
1051 %907 = fmul float 2.000000e+00, %906
1052 %908 = fsub float -0.000000e+00, %907
1053 %909 = fadd float 3.000000e+00, %908
1054 %910 = fmul float %906, %909
1055 %911 = fmul float %906, %910
1056 %912 = call float @llvm.AMDGPU.lrp(float %911, float %temp84.5, float %887)
1057 %913 = call float @llvm.AMDGPU.lrp(float %911, float %temp85.5, float %888)
1058 %914 = call float @llvm.AMDGPU.lrp(float %911, float %temp86.5, float %889)
1059 %915 = call float @llvm.AMDGPU.lrp(float %911, float %temp87.5, float 0.000000e+00)
1060 %916 = fmul float %202, 5.000000e-01
1061 %917 = fcmp uge float 0x3FE4CCCCC0000000, %916
1062 %918 = select i1 %917, float 0x3FE4CCCCC0000000, float %916
1063 %919 = fcmp uge float %918, 0x3FE3333340000000
1064 %920 = select i1 %919, float 0x3FE3333340000000, float %918
1065 %921 = call float @llvm.AMDGPU.lrp(float %920, float %912, float %temp84.5)
1066 %922 = call float @llvm.AMDGPU.lrp(float %920, float %913, float %temp85.5)
1067 %923 = call float @llvm.AMDGPU.lrp(float %920, float %914, float %temp86.5)
1068 %924 = call float @llvm.AMDGPU.lrp(float %920, float %915, float %temp87.5)
1069 %925 = insertelement <4 x float> undef, float %329, i32 0
1070 %926 = insertelement <4 x float> %925, float %330, i32 1
1071 %927 = insertelement <4 x float> %926, float %331, i32 2
1072 %928 = insertelement <4 x float> %927, float 0.000000e+00, i32 3
1073 %929 = insertelement <4 x float> undef, float %63, i32 0
1074 %930 = insertelement <4 x float> %929, float %65, i32 1
1075 %931 = insertelement <4 x float> %930, float %67, i32 2
1076 %932 = insertelement <4 x float> %931, float 0.000000e+00, i32 3
1077 %933 = call float @llvm.AMDGPU.dp4(<4 x float> %928, <4 x float> %932)
1078 %934 = fcmp uge float 0x3FE99999A0000000, %933
1079 %935 = select i1 %934, float 0x3FE99999A0000000, float %933
1080 %936 = fmul float %8, %935
1081 %937 = fmul float %13, %935
1082 %938 = fmul float %18, %935
1083 %939 = insertelement <4 x float> undef, float %34, i32 0
1084 %940 = insertelement <4 x float> %939, float %35, i32 1
1085 %941 = insertelement <4 x float> %940, float %36, i32 2
1086 %942 = insertelement <4 x float> %941, float 0.000000e+00, i32 3
1087 %943 = insertelement <4 x float> undef, float %63, i32 0
1088 %944 = insertelement <4 x float> %943, float %65, i32 1
1089 %945 = insertelement <4 x float> %944, float %67, i32 2
1090 %946 = insertelement <4 x float> %945, float 0.000000e+00, i32 3
1091 %947 = call float @llvm.AMDGPU.dp4(<4 x float> %942, <4 x float> %946)
1092 %948 = fcmp uge float 0x3FECCCCCC0000000, %947
1093 %949 = select i1 %948, float 0x3FECCCCCC0000000, float %947
1094 %950 = fmul float %936, %949
1095 %951 = fmul float %937, %949
1096 %952 = fmul float %938, %949
1099 ENDIF178: ; preds = %ENDIF175, %IF179
1100 %temp84.6 = phi float [ %921, %IF179 ], [ %temp84.5, %ENDIF175 ]
1101 %temp85.6 = phi float [ %922, %IF179 ], [ %temp85.5, %ENDIF175 ]
1102 %temp86.6 = phi float [ %923, %IF179 ], [ %temp86.5, %ENDIF175 ]
1103 %temp87.6 = phi float [ %924, %IF179 ], [ %temp87.5, %ENDIF175 ]
1104 %temp92.12 = phi float [ %950, %IF179 ], [ %temp92.11, %ENDIF175 ]
1105 %temp93.6 = phi float [ %951, %IF179 ], [ %temp93.5, %ENDIF175 ]
1106 %temp94.6 = phi float [ %952, %IF179 ], [ %temp94.5, %ENDIF175 ]
1107 %953 = fmul float %55, %temp92.12
1108 %954 = fmul float %57, %temp93.6
1109 %955 = fmul float %59, %temp94.6
1110 %956 = fmul float %61, 0.000000e+00
1111 %957 = fmul float %temp84.6, %953
1112 %958 = fmul float %temp85.6, %954
1113 %959 = fmul float %temp86.6, %955
1114 %960 = fmul float %temp87.6, %956
1115 %961 = fmul float %2, -2.000000e+00
1116 %962 = fadd float %961, 1.000000e+00
1117 %963 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 23)
1118 %964 = extractelement <4 x float> %963, i32 2
1119 %965 = fsub float -0.000000e+00, %964
1120 %966 = fadd float %962, %965
1121 %967 = fdiv float 1.000000e+00, %966
1122 %968 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 24)
1123 %969 = extractelement <4 x float> %968, i32 2
1124 %970 = fmul float %969, %967
1125 %971 = fsub float -0.000000e+00, %53
1126 %972 = fmul float %971, %53
1127 %973 = fmul float %972, %970
1128 %974 = fmul float %973, %970
1129 %975 = fmul float %974, 0x3FF7154760000000
1130 %976 = call float @llvm.AMDIL.exp.(float %975)
1131 %977 = fcmp oeq float %53, 1.000000e+00
1132 %978 = sext i1 %977 to i32
1133 %979 = bitcast i32 %978 to float
1134 %980 = bitcast float %979 to i32
1135 %981 = icmp ne i32 %980, 0
1136 %.184 = select i1 %981, float 1.000000e+00, float %976
1137 %982 = call float @llvm.AMDGPU.lrp(float %.184, float %957, float %47)
1138 %983 = call float @llvm.AMDGPU.lrp(float %.184, float %958, float %49)
1139 %984 = call float @llvm.AMDGPU.lrp(float %.184, float %959, float %51)
1140 %985 = insertelement <4 x float> undef, float %982, i32 0
1141 %986 = insertelement <4 x float> %985, float %983, i32 1
1142 %987 = insertelement <4 x float> %986, float %984, i32 2
1143 %988 = insertelement <4 x float> %987, float %960, i32 3
1144 call void @llvm.R600.store.swizzle(<4 x float> %988, i32 0, i32 0)
1148 ; Function Attrs: readnone
1149 declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) #1
1151 ; Function Attrs: readnone
1152 declare float @llvm.AMDGPU.rsq.f32(float) #1
1154 ; Function Attrs: readnone
1155 declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32, i32) #1
1157 ; Function Attrs: readonly
1158 declare float @fabs(float) #2
1160 ; Function Attrs: readnone
1161 declare float @llvm.AMDIL.exp.(float) #1
1163 ; Function Attrs: readnone
1164 declare float @llvm.AMDGPU.lrp(float, float, float) #1
1166 ; Function Attrs: readnone
1167 declare float @llvm.AMDIL.clamp.(float, float, float) #1
1169 declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
1171 attributes #0 = { "ShaderType"="0" }
1172 attributes #1 = { readnone }
1173 attributes #2 = { readonly }
projects / oota-llvm.git / blob