test/CodeGen/ARM/vneg.ll

   1 ; RUN: llvm-as < %s | llc -march=arm -mattr=+neon > %t
   2 ; RUN: grep {vneg\\.s8} %t | count 2
   3 ; RUN: grep {vneg\\.s16} %t | count 2
   4 ; RUN: grep {vneg\\.s32} %t | count 2
   5 ; RUN: grep {vneg\\.f32} %t | count 2
   6
   7 define <8 x i8> @vnegs8(<8 x i8>* %A) nounwind {
   8         %tmp1 = load <8 x i8>* %A
   9         %tmp2 = sub <8 x i8> zeroinitializer, %tmp1
  10         ret <8 x i8> %tmp2
  11 }
  12
  13 define <4 x i16> @vnegs16(<4 x i16>* %A) nounwind {
  14         %tmp1 = load <4 x i16>* %A
  15         %tmp2 = sub <4 x i16> zeroinitializer, %tmp1
  16         ret <4 x i16> %tmp2
  17 }
  18
  19 define <2 x i32> @vnegs32(<2 x i32>* %A) nounwind {
  20         %tmp1 = load <2 x i32>* %A
  21         %tmp2 = sub <2 x i32> zeroinitializer, %tmp1
  22         ret <2 x i32> %tmp2
  23 }
  24
  25 define <2 x float> @vnegf32(<2 x float>* %A) nounwind {
  26         %tmp1 = load <2 x float>* %A
  27         %tmp2 = sub <2 x float> < float -0.000000e+00, float -0.000000e+00 >, %tmp1
  28         ret <2 x float> %tmp2
  29 }
  30
  31 define <16 x i8> @vnegQs8(<16 x i8>* %A) nounwind {
  32         %tmp1 = load <16 x i8>* %A
  33         %tmp2 = sub <16 x i8> zeroinitializer, %tmp1
  34         ret <16 x i8> %tmp2
  35 }
  36
  37 define <8 x i16> @vnegQs16(<8 x i16>* %A) nounwind {
  38         %tmp1 = load <8 x i16>* %A
  39         %tmp2 = sub <8 x i16> zeroinitializer, %tmp1
  40         ret <8 x i16> %tmp2
  41 }
  42
  43 define <4 x i32> @vnegQs32(<4 x i32>* %A) nounwind {
  44         %tmp1 = load <4 x i32>* %A
  45         %tmp2 = sub <4 x i32> zeroinitializer, %tmp1
  46         ret <4 x i32> %tmp2
  47 }
  48
  49 define <4 x float> @vnegQf32(<4 x float>* %A) nounwind {
  50         %tmp1 = load <4 x float>* %A
  51         %tmp2 = sub <4 x float> < float -0.000000e+00, float -0.000000e+00, float -0.000000e+00, float -0.000000e+00 >, %tmp1
  52         ret <4 x float> %tmp2
  53 }