test/CodeGen/AArch64/fp16-v4-instructions.ll

   1 ; RUN: llc < %s -mtriple=aarch64-none-eabi | FileCheck %s
   2
   3 define <4 x half> @add_h(<4 x half> %a, <4 x half> %b) {
   4 entry:
   5 ; CHECK-LABEL: add_h:
   6 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
   7 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
   8 ; CHECK: fadd [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
   9 ; CHECK: fcvtn v0.4h, [[RES]]
  10   %0 = fadd <4 x half> %a, %b
  11   ret <4 x half> %0
  12 }
  13
  14
  15 define <4 x half> @sub_h(<4 x half> %a, <4 x half> %b) {
  16 entry:
  17 ; CHECK-LABEL: sub_h:
  18 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
  19 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
  20 ; CHECK: fsub [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
  21 ; CHECK: fcvtn v0.4h, [[RES]]
  22   %0 = fsub <4 x half> %a, %b
  23   ret <4 x half> %0
  24 }
  25
  26
  27 define <4 x half> @mul_h(<4 x half> %a, <4 x half> %b) {
  28 entry:
  29 ; CHECK-LABEL: mul_h:
  30 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
  31 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
  32 ; CHECK: fmul [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
  33 ; CHECK: fcvtn v0.4h, [[RES]]
  34   %0 = fmul <4 x half> %a, %b
  35   ret <4 x half> %0
  36 }
  37
  38
  39 define <4 x half> @div_h(<4 x half> %a, <4 x half> %b) {
  40 entry:
  41 ; CHECK-LABEL: div_h:
  42 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
  43 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
  44 ; CHECK: fdiv [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
  45 ; CHECK: fcvtn v0.4h, [[RES]]
  46   %0 = fdiv <4 x half> %a, %b
  47   ret <4 x half> %0
  48 }
  49
  50
  51 define <4 x half> @load_h(<4 x half>* %a) {
  52 entry:
  53 ; CHECK-LABEL: load_h:
  54 ; CHECK: ldr d0, [x0]
  55   %0 = load <4 x half>, <4 x half>* %a, align 4
  56   ret <4 x half> %0
  57 }
  58
  59
  60 define void @store_h(<4 x half>* %a, <4 x half> %b) {
  61 entry:
  62 ; CHECK-LABEL: store_h:
  63 ; CHECK: str d0, [x0]
  64   store <4 x half> %b, <4 x half>* %a, align 4
  65   ret void
  66 }
  67
  68 define <4 x half> @s_to_h(<4 x float> %a) {
  69 ; CHECK-LABEL: s_to_h:
  70 ; CHECK: fcvtn v0.4h, v0.4s
  71   %1 = fptrunc <4 x float> %a to <4 x half>
  72   ret <4 x half> %1
  73 }
  74
  75 define <4 x half> @d_to_h(<4 x double> %a) {
  76 ; CHECK-LABEL: d_to_h:
  77 ; CHECK-DAG: fcvt
  78 ; CHECK-DAG: fcvt
  79 ; CHECK-DAG: fcvt
  80 ; CHECK-DAG: fcvt
  81 ; CHECK-DAG: ins
  82 ; CHECK-DAG: ins
  83 ; CHECK-DAG: ins
  84 ; CHECK-DAG: ins
  85   %1 = fptrunc <4 x double> %a to <4 x half>
  86   ret <4 x half> %1
  87 }
  88
  89 define <4 x float> @h_to_s(<4 x half> %a) {
  90 ; CHECK-LABEL: h_to_s:
  91 ; CHECK: fcvtl v0.4s, v0.4h
  92   %1 = fpext <4 x half> %a to <4 x float>
  93   ret <4 x float> %1
  94 }
  95
  96 define <4 x double> @h_to_d(<4 x half> %a) {
  97 ; CHECK-LABEL: h_to_d:
  98 ; CHECK-DAG: fcvt
  99 ; CHECK-DAG: fcvt
 100 ; CHECK-DAG: fcvt
 101 ; CHECK-DAG: fcvt
 102 ; CHECK-DAG: ins
 103 ; CHECK-DAG: ins
 104 ; CHECK-DAG: ins
 105 ; CHECK-DAG: ins
 106   %1 = fpext <4 x half> %a to <4 x double>
 107   ret <4 x double> %1
 108 }
 109
 110 define <4 x half> @bitcast_i_to_h(float, <4 x i16> %a) {
 111 ; CHECK-LABEL: bitcast_i_to_h:
 112 ; CHECK: mov v0.16b, v1.16b
 113   %2 = bitcast <4 x i16> %a to <4 x half>
 114   ret <4 x half> %2
 115 }
 116
 117 define <4 x i16> @bitcast_h_to_i(float, <4 x half> %a) {
 118 ; CHECK-LABEL: bitcast_h_to_i:
 119 ; CHECK: mov v0.16b, v1.16b
 120   %2 = bitcast <4 x half> %a to <4 x i16>
 121   ret <4 x i16> %2
 122 }