test/CodeGen/AArch64/fp16-v4-instructions.ll

   1 ; RUN: llc < %s -asm-verbose=false -mtriple=aarch64-none-eabi | FileCheck %s
   2
   3 define <4 x half> @add_h(<4 x half> %a, <4 x half> %b) {
   4 entry:
   5 ; CHECK-LABEL: add_h:
   6 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
   7 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
   8 ; CHECK: fadd [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
   9 ; CHECK: fcvtn v0.4h, [[RES]]
  10   %0 = fadd <4 x half> %a, %b
  11   ret <4 x half> %0
  12 }
  13
  14
  15 define <4 x half> @build_h4(<4 x half> %a) {
  16 entry:
  17 ; CHECK-LABEL: build_h4:
  18 ; CHECK: movz [[GPR:w[0-9]+]], #0x3ccd
  19 ; CHECK: dup v0.4h, [[GPR]]
  20   ret <4 x half> <half 0xH3CCD, half 0xH3CCD, half 0xH3CCD, half 0xH3CCD>
  21 }
  22
  23
  24 define <4 x half> @sub_h(<4 x half> %a, <4 x half> %b) {
  25 entry:
  26 ; CHECK-LABEL: sub_h:
  27 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
  28 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
  29 ; CHECK: fsub [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
  30 ; CHECK: fcvtn v0.4h, [[RES]]
  31   %0 = fsub <4 x half> %a, %b
  32   ret <4 x half> %0
  33 }
  34
  35
  36 define <4 x half> @mul_h(<4 x half> %a, <4 x half> %b) {
  37 entry:
  38 ; CHECK-LABEL: mul_h:
  39 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
  40 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
  41 ; CHECK: fmul [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
  42 ; CHECK: fcvtn v0.4h, [[RES]]
  43   %0 = fmul <4 x half> %a, %b
  44   ret <4 x half> %0
  45 }
  46
  47
  48 define <4 x half> @div_h(<4 x half> %a, <4 x half> %b) {
  49 entry:
  50 ; CHECK-LABEL: div_h:
  51 ; CHECK-DAG: fcvtl [[OP1:v[0-9]+\.4s]], v0.4h
  52 ; CHECK-DAG: fcvtl [[OP2:v[0-9]+\.4s]], v1.4h
  53 ; CHECK: fdiv [[RES:v[0-9]+.4s]], [[OP1]], [[OP2]]
  54 ; CHECK: fcvtn v0.4h, [[RES]]
  55   %0 = fdiv <4 x half> %a, %b
  56   ret <4 x half> %0
  57 }
  58
  59
  60 define <4 x half> @load_h(<4 x half>* %a) {
  61 entry:
  62 ; CHECK-LABEL: load_h:
  63 ; CHECK: ldr d0, [x0]
  64   %0 = load <4 x half>, <4 x half>* %a, align 4
  65   ret <4 x half> %0
  66 }
  67
  68
  69 define void @store_h(<4 x half>* %a, <4 x half> %b) {
  70 entry:
  71 ; CHECK-LABEL: store_h:
  72 ; CHECK: str d0, [x0]
  73   store <4 x half> %b, <4 x half>* %a, align 4
  74   ret void
  75 }
  76
  77 define <4 x half> @s_to_h(<4 x float> %a) {
  78 ; CHECK-LABEL: s_to_h:
  79 ; CHECK: fcvtn v0.4h, v0.4s
  80   %1 = fptrunc <4 x float> %a to <4 x half>
  81   ret <4 x half> %1
  82 }
  83
  84 define <4 x half> @d_to_h(<4 x double> %a) {
  85 ; CHECK-LABEL: d_to_h:
  86 ; CHECK-DAG: fcvt
  87 ; CHECK-DAG: fcvt
  88 ; CHECK-DAG: fcvt
  89 ; CHECK-DAG: fcvt
  90 ; CHECK-DAG: ins
  91 ; CHECK-DAG: ins
  92 ; CHECK-DAG: ins
  93 ; CHECK-DAG: ins
  94   %1 = fptrunc <4 x double> %a to <4 x half>
  95   ret <4 x half> %1
  96 }
  97
  98 define <4 x float> @h_to_s(<4 x half> %a) {
  99 ; CHECK-LABEL: h_to_s:
 100 ; CHECK: fcvtl v0.4s, v0.4h
 101   %1 = fpext <4 x half> %a to <4 x float>
 102   ret <4 x float> %1
 103 }
 104
 105 define <4 x double> @h_to_d(<4 x half> %a) {
 106 ; CHECK-LABEL: h_to_d:
 107 ; CHECK-DAG: fcvt
 108 ; CHECK-DAG: fcvt
 109 ; CHECK-DAG: fcvt
 110 ; CHECK-DAG: fcvt
 111 ; CHECK-DAG: ins
 112 ; CHECK-DAG: ins
 113 ; CHECK-DAG: ins
 114 ; CHECK-DAG: ins
 115   %1 = fpext <4 x half> %a to <4 x double>
 116   ret <4 x double> %1
 117 }
 118
 119 define <4 x half> @bitcast_i_to_h(float, <4 x i16> %a) {
 120 ; CHECK-LABEL: bitcast_i_to_h:
 121 ; CHECK: mov v0.16b, v1.16b
 122   %2 = bitcast <4 x i16> %a to <4 x half>
 123   ret <4 x half> %2
 124 }
 125
 126 define <4 x i16> @bitcast_h_to_i(float, <4 x half> %a) {
 127 ; CHECK-LABEL: bitcast_h_to_i:
 128 ; CHECK: mov v0.16b, v1.16b
 129   %2 = bitcast <4 x half> %a to <4 x i16>
 130   ret <4 x i16> %2
 131 }
 132
 133 define <4 x half> @sitofp_i8(<4 x i8> %a) #0 {
 134 ; CHECK-LABEL: sitofp_i8:
 135 ; CHECK-NEXT: shl [[OP1:v[0-9]+\.4h]], v0.4h, #8
 136 ; CHECK-NEXT: sshr [[OP2:v[0-9]+\.4h]], [[OP1]], #8
 137 ; CHECK-NEXT: sshll [[OP3:v[0-9]+\.4s]], [[OP2]], #0
 138 ; CHECK-NEXT: scvtf [[OP4:v[0-9]+\.4s]], [[OP3]]
 139 ; CHECK-NEXT: fcvtn v0.4h, [[OP4]]
 140 ; CHECK-NEXT: ret
 141   %1 = sitofp <4 x i8> %a to <4 x half>
 142   ret <4 x half> %1
 143 }
 144
 145
 146 define <4 x half> @sitofp_i16(<4 x i16> %a) #0 {
 147 ; CHECK-LABEL: sitofp_i16:
 148 ; CHECK-NEXT: sshll [[OP1:v[0-9]+\.4s]], v0.4h, #0
 149 ; CHECK-NEXT: scvtf [[OP2:v[0-9]+\.4s]], [[OP1]]
 150 ; CHECK-NEXT: fcvtn v0.4h, [[OP2]]
 151 ; CHECK-NEXT: ret
 152   %1 = sitofp <4 x i16> %a to <4 x half>
 153   ret <4 x half> %1
 154 }
 155
 156
 157 define <4 x half> @sitofp_i32(<4 x i32> %a) #0 {
 158 ; CHECK-LABEL: sitofp_i32:
 159 ; CHECK-NEXT: scvtf [[OP1:v[0-9]+\.4s]], v0.4s
 160 ; CHECK-NEXT: fcvtn v0.4h, [[OP1]]
 161   %1 = sitofp <4 x i32> %a to <4 x half>
 162   ret <4 x half> %1
 163 }
 164
 165
 166 define <4 x half> @sitofp_i64(<4 x i64> %a) #0 {
 167 ; CHECK-LABEL: sitofp_i64:
 168 ; CHECK-DAG: scvtf [[OP1:v[0-9]+\.2d]], v0.2d
 169 ; CHECK-DAG: scvtf [[OP2:v[0-9]+\.2d]], v1.2d
 170 ; CHECK-DAG: fcvtn [[OP3:v[0-9]+]].2s, [[OP1]]
 171 ; CHECK-NEXT: fcvtn2 [[OP3]].4s, [[OP2]]
 172 ; CHECK-NEXT: fcvtn v0.4h, [[OP3]].4s
 173   %1 = sitofp <4 x i64> %a to <4 x half>
 174   ret <4 x half> %1
 175 }
 176
 177 define <4 x half> @uitofp_i8(<4 x i8> %a) #0 {
 178 ; CHECK-LABEL: uitofp_i8:
 179 ; CHECK-NEXT: bic v0.4h, #0xff, lsl #8
 180 ; CHECK-NEXT: ushll [[OP1:v[0-9]+\.4s]], v0.4h, #0
 181 ; CHECK-NEXT: ucvtf [[OP2:v[0-9]+\.4s]], [[OP1]]
 182 ; CHECK-NEXT: fcvtn v0.4h, [[OP2]]
 183 ; CHECK-NEXT: ret
 184   %1 = uitofp <4 x i8> %a to <4 x half>
 185   ret <4 x half> %1
 186 }
 187
 188
 189 define <4 x half> @uitofp_i16(<4 x i16> %a) #0 {
 190 ; CHECK-LABEL: uitofp_i16:
 191 ; CHECK-NEXT: ushll [[OP1:v[0-9]+\.4s]], v0.4h, #0
 192 ; CHECK-NEXT: ucvtf [[OP2:v[0-9]+\.4s]], [[OP1]]
 193 ; CHECK-NEXT: fcvtn v0.4h, [[OP2]]
 194 ; CHECK-NEXT: ret
 195   %1 = uitofp <4 x i16> %a to <4 x half>
 196   ret <4 x half> %1
 197 }
 198
 199
 200 define <4 x half> @uitofp_i32(<4 x i32> %a) #0 {
 201 ; CHECK-LABEL: uitofp_i32:
 202 ; CHECK-NEXT: ucvtf [[OP1:v[0-9]+\.4s]], v0.4s
 203 ; CHECK-NEXT: fcvtn v0.4h, [[OP1]]
 204   %1 = uitofp <4 x i32> %a to <4 x half>
 205   ret <4 x half> %1
 206 }
 207
 208
 209 define <4 x half> @uitofp_i64(<4 x i64> %a) #0 {
 210 ; CHECK-LABEL: uitofp_i64:
 211 ; CHECK-DAG: ucvtf [[OP1:v[0-9]+\.2d]], v0.2d
 212 ; CHECK-DAG: ucvtf [[OP2:v[0-9]+\.2d]], v1.2d
 213 ; CHECK-DAG: fcvtn [[OP3:v[0-9]+]].2s, [[OP1]]
 214 ; CHECK-NEXT: fcvtn2 [[OP3]].4s, [[OP2]]
 215 ; CHECK-NEXT: fcvtn v0.4h, [[OP3]].4s
 216   %1 = uitofp <4 x i64> %a to <4 x half>
 217   ret <4 x half> %1
 218 }
 219
 220 define void @test_insert_at_zero(half %a, <4 x half>* %b) #0 {
 221 ; CHECK-LABEL: test_insert_at_zero:
 222 ; CHECK-NEXT: str d0, [x0]
 223 ; CHECK-NEXT: ret
 224   %1 = insertelement <4 x half> undef, half %a, i64 0
 225   store <4 x half> %1, <4 x half>* %b, align 4
 226   ret void
 227 }
 228
 229 define <4 x i8> @fptosi_i8(<4 x half> %a) #0 {
 230 ; CHECK-LABEL: fptosi_i8:
 231 ; CHECK-NEXT: fcvtl  [[REG1:v[0-9]+\.4s]], v0.4h
 232 ; CHECK-NEXT: fcvtzs [[REG2:v[0-9]+\.4s]], [[REG1]]
 233 ; CHECK-NEXT: xtn    v0.4h, [[REG2]]
 234 ; CHECK-NEXT: ret
 235   %1 = fptosi<4 x half> %a to <4 x i8>
 236   ret <4 x i8> %1
 237 }
 238
 239 define <4 x i16> @fptosi_i16(<4 x half> %a) #0 {
 240 ; CHECK-LABEL: fptosi_i16:
 241 ; CHECK-NEXT: fcvtl  [[REG1:v[0-9]+\.4s]], v0.4h
 242 ; CHECK-NEXT: fcvtzs [[REG2:v[0-9]+\.4s]], [[REG1]]
 243 ; CHECK-NEXT: xtn    v0.4h, [[REG2]]
 244 ; CHECK-NEXT: ret
 245   %1 = fptosi<4 x half> %a to <4 x i16>
 246   ret <4 x i16> %1
 247 }
 248
 249 define <4 x i8> @fptoui_i8(<4 x half> %a) #0 {
 250 ; CHECK-LABEL: fptoui_i8:
 251 ; CHECK-NEXT: fcvtl  [[REG1:v[0-9]+\.4s]], v0.4h
 252 ; NOTE: fcvtzs selected here because the xtn shaves the sign bit
 253 ; CHECK-NEXT: fcvtzs [[REG2:v[0-9]+\.4s]], [[REG1]]
 254 ; CHECK-NEXT: xtn    v0.4h, [[REG2]]
 255 ; CHECK-NEXT: ret
 256   %1 = fptoui<4 x half> %a to <4 x i8>
 257   ret <4 x i8> %1
 258 }
 259
 260 define <4 x i16> @fptoui_i16(<4 x half> %a) #0 {
 261 ; CHECK-LABEL: fptoui_i16:
 262 ; CHECK-NEXT: fcvtl  [[REG1:v[0-9]+\.4s]], v0.4h
 263 ; CHECK-NEXT: fcvtzu [[REG2:v[0-9]+\.4s]], [[REG1]]
 264 ; CHECK-NEXT: xtn    v0.4h, [[REG2]]
 265 ; CHECK-NEXT: ret
 266   %1 = fptoui<4 x half> %a to <4 x i16>
 267   ret <4 x i16> %1
 268 }
 269
 270 attributes #0 = { nounwind }