lib/Target/XCore/XCoreRegisterInfo.cpp

   1 //===- XCoreRegisterInfo.cpp - XCore Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the XCore implementation of the MRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "XCoreRegisterInfo.h"
  15 #include "XCoreMachineFunctionInfo.h"
  16 #include "XCore.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineLocation.h"
  21 #include "llvm/CodeGen/MachineModuleInfo.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/RegisterScavenging.h"
  24 #include "llvm/Target/TargetFrameLowering.h"
  25 #include "llvm/Target/TargetMachine.h"
  26 #include "llvm/Target/TargetOptions.h"
  27 #include "llvm/Target/TargetInstrInfo.h"
  28 #include "llvm/Type.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/ADT/BitVector.h"
  31 #include "llvm/ADT/STLExtras.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 #define GET_REGINFO_MC_DESC
  37 #define GET_REGINFO_TARGET_DESC
  38 #include "XCoreGenRegisterInfo.inc"
  39
  40 using namespace llvm;
  41
  42 XCoreRegisterInfo::XCoreRegisterInfo(const TargetInstrInfo &tii)
  43   : XCoreGenRegisterInfo(XCoreRegDesc, XCoreRegInfoDesc,
  44                          XCore::ADJCALLSTACKDOWN, XCore::ADJCALLSTACKUP),
  45     TII(tii) {
  46 }
  47
  48 // helper functions
  49 static inline bool isImmUs(unsigned val) {
  50   return val <= 11;
  51 }
  52
  53 static inline bool isImmU6(unsigned val) {
  54   return val < (1 << 6);
  55 }
  56
  57 static inline bool isImmU16(unsigned val) {
  58   return val < (1 << 16);
  59 }
  60
  61 static const unsigned XCore_ArgRegs[] = {
  62   XCore::R0, XCore::R1, XCore::R2, XCore::R3
  63 };
  64
  65 const unsigned * XCoreRegisterInfo::getArgRegs(const MachineFunction *MF)
  66 {
  67   return XCore_ArgRegs;
  68 }
  69
  70 unsigned XCoreRegisterInfo::getNumArgRegs(const MachineFunction *MF)
  71 {
  72   return array_lengthof(XCore_ArgRegs);
  73 }
  74
  75 bool XCoreRegisterInfo::needsFrameMoves(const MachineFunction &MF) {
  76   return MF.getMMI().hasDebugInfo() ||
  77     MF.getFunction()->needsUnwindTableEntry();
  78 }
  79
  80 const unsigned* XCoreRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF)
  81                                                                          const {
  82   static const unsigned CalleeSavedRegs[] = {
  83     XCore::R4, XCore::R5, XCore::R6, XCore::R7,
  84     XCore::R8, XCore::R9, XCore::R10, XCore::LR,
  85     0
  86   };
  87   return CalleeSavedRegs;
  88 }
  89
  90 BitVector XCoreRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
  91   BitVector Reserved(getNumRegs());
  92   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
  93
  94   Reserved.set(XCore::CP);
  95   Reserved.set(XCore::DP);
  96   Reserved.set(XCore::SP);
  97   Reserved.set(XCore::LR);
  98   if (TFI->hasFP(MF)) {
  99     Reserved.set(XCore::R10);
 100   }
 101   return Reserved;
 102 }
 103
 104 bool
 105 XCoreRegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
 106   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 107
 108   // TODO can we estimate stack size?
 109   return TFI->hasFP(MF);
 110 }
 111
 112 bool
 113 XCoreRegisterInfo::useFPForScavengingIndex(const MachineFunction &MF) const {
 114   return false;
 115 }
 116
 117 // This function eliminates ADJCALLSTACKDOWN,
 118 // ADJCALLSTACKUP pseudo instructions
 119 void XCoreRegisterInfo::
 120 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 121                               MachineBasicBlock::iterator I) const {
 122   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 123
 124   if (!TFI->hasReservedCallFrame(MF)) {
 125     // Turn the adjcallstackdown instruction into 'extsp <amt>' and the
 126     // adjcallstackup instruction into 'ldaw sp, sp[<amt>]'
 127     MachineInstr *Old = I;
 128     uint64_t Amount = Old->getOperand(0).getImm();
 129     if (Amount != 0) {
 130       // We need to keep the stack aligned properly.  To do this, we round the
 131       // amount of space needed for the outgoing arguments up to the next
 132       // alignment boundary.
 133       unsigned Align = TFI->getStackAlignment();
 134       Amount = (Amount+Align-1)/Align*Align;
 135
 136       assert(Amount%4 == 0);
 137       Amount /= 4;
 138
 139       bool isU6 = isImmU6(Amount);
 140       if (!isU6 && !isImmU16(Amount)) {
 141         // FIX could emit multiple instructions in this case.
 142 #ifndef NDEBUG
 143         errs() << "eliminateCallFramePseudoInstr size too big: "
 144                << Amount << "\n";
 145 #endif
 146         llvm_unreachable(0);
 147       }
 148
 149       MachineInstr *New;
 150       if (Old->getOpcode() == XCore::ADJCALLSTACKDOWN) {
 151         int Opcode = isU6 ? XCore::EXTSP_u6 : XCore::EXTSP_lu6;
 152         New=BuildMI(MF, Old->getDebugLoc(), TII.get(Opcode))
 153           .addImm(Amount);
 154       } else {
 155         assert(Old->getOpcode() == XCore::ADJCALLSTACKUP);
 156         int Opcode = isU6 ? XCore::LDAWSP_ru6_RRegs : XCore::LDAWSP_lru6_RRegs;
 157         New=BuildMI(MF, Old->getDebugLoc(), TII.get(Opcode), XCore::SP)
 158           .addImm(Amount);
 159       }
 160
 161       // Replace the pseudo instruction with a new instruction...
 162       MBB.insert(I, New);
 163     }
 164   }
 165
 166   MBB.erase(I);
 167 }
 168
 169 void
 170 XCoreRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 171                                        int SPAdj, RegScavenger *RS) const {
 172   assert(SPAdj == 0 && "Unexpected");
 173   MachineInstr &MI = *II;
 174   DebugLoc dl = MI.getDebugLoc();
 175   unsigned i = 0;
 176
 177   while (!MI.getOperand(i).isFI()) {
 178     ++i;
 179     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 180   }
 181
 182   MachineOperand &FrameOp = MI.getOperand(i);
 183   int FrameIndex = FrameOp.getIndex();
 184
 185   MachineFunction &MF = *MI.getParent()->getParent();
 186   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 187   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex);
 188   int StackSize = MF.getFrameInfo()->getStackSize();
 189
 190   #ifndef NDEBUG
 191   DEBUG(errs() << "\nFunction         : "
 192         << MF.getFunction()->getName() << "\n");
 193   DEBUG(errs() << "<--------->\n");
 194   DEBUG(MI.print(errs()));
 195   DEBUG(errs() << "FrameIndex         : " << FrameIndex << "\n");
 196   DEBUG(errs() << "FrameOffset        : " << Offset << "\n");
 197   DEBUG(errs() << "StackSize          : " << StackSize << "\n");
 198   #endif
 199
 200   Offset += StackSize;
 201
 202   // fold constant into offset.
 203   Offset += MI.getOperand(i + 1).getImm();
 204   MI.getOperand(i + 1).ChangeToImmediate(0);
 205
 206   assert(Offset%4 == 0 && "Misaligned stack offset");
 207
 208   DEBUG(errs() << "Offset             : " << Offset << "\n" << "<--------->\n");
 209
 210   Offset/=4;
 211
 212   bool FP = TFI->hasFP(MF);
 213
 214   unsigned Reg = MI.getOperand(0).getReg();
 215   bool isKill = MI.getOpcode() == XCore::STWFI && MI.getOperand(0).isKill();
 216
 217   assert(XCore::GRRegsRegisterClass->contains(Reg) &&
 218          "Unexpected register operand");
 219
 220   MachineBasicBlock &MBB = *MI.getParent();
 221
 222   if (FP) {
 223     bool isUs = isImmUs(Offset);
 224     unsigned FramePtr = XCore::R10;
 225
 226     if (!isUs) {
 227       if (!RS)
 228         report_fatal_error("eliminateFrameIndex Frame size too big: " +
 229                            Twine(Offset));
 230       unsigned ScratchReg = RS->scavengeRegister(XCore::GRRegsRegisterClass, II,
 231                                                  SPAdj);
 232       loadConstant(MBB, II, ScratchReg, Offset, dl);
 233       switch (MI.getOpcode()) {
 234       case XCore::LDWFI:
 235         BuildMI(MBB, II, dl, TII.get(XCore::LDW_3r), Reg)
 236               .addReg(FramePtr)
 237               .addReg(ScratchReg, RegState::Kill);
 238         break;
 239       case XCore::STWFI:
 240         BuildMI(MBB, II, dl, TII.get(XCore::STW_3r))
 241               .addReg(Reg, getKillRegState(isKill))
 242               .addReg(FramePtr)
 243               .addReg(ScratchReg, RegState::Kill);
 244         break;
 245       case XCore::LDAWFI:
 246         BuildMI(MBB, II, dl, TII.get(XCore::LDAWF_l3r), Reg)
 247               .addReg(FramePtr)
 248               .addReg(ScratchReg, RegState::Kill);
 249         break;
 250       default:
 251         llvm_unreachable("Unexpected Opcode");
 252       }
 253     } else {
 254       switch (MI.getOpcode()) {
 255       case XCore::LDWFI:
 256         BuildMI(MBB, II, dl, TII.get(XCore::LDW_2rus), Reg)
 257               .addReg(FramePtr)
 258               .addImm(Offset);
 259         break;
 260       case XCore::STWFI:
 261         BuildMI(MBB, II, dl, TII.get(XCore::STW_2rus))
 262               .addReg(Reg, getKillRegState(isKill))
 263               .addReg(FramePtr)
 264               .addImm(Offset);
 265         break;
 266       case XCore::LDAWFI:
 267         BuildMI(MBB, II, dl, TII.get(XCore::LDAWF_l2rus), Reg)
 268               .addReg(FramePtr)
 269               .addImm(Offset);
 270         break;
 271       default:
 272         llvm_unreachable("Unexpected Opcode");
 273       }
 274     }
 275   } else {
 276     bool isU6 = isImmU6(Offset);
 277     if (!isU6 && !isImmU16(Offset))
 278       report_fatal_error("eliminateFrameIndex Frame size too big: " +
 279                          Twine(Offset));
 280
 281     switch (MI.getOpcode()) {
 282     int NewOpcode;
 283     case XCore::LDWFI:
 284       NewOpcode = (isU6) ? XCore::LDWSP_ru6 : XCore::LDWSP_lru6;
 285       BuildMI(MBB, II, dl, TII.get(NewOpcode), Reg)
 286             .addImm(Offset);
 287       break;
 288     case XCore::STWFI:
 289       NewOpcode = (isU6) ? XCore::STWSP_ru6 : XCore::STWSP_lru6;
 290       BuildMI(MBB, II, dl, TII.get(NewOpcode))
 291             .addReg(Reg, getKillRegState(isKill))
 292             .addImm(Offset);
 293       break;
 294     case XCore::LDAWFI:
 295       NewOpcode = (isU6) ? XCore::LDAWSP_ru6 : XCore::LDAWSP_lru6;
 296       BuildMI(MBB, II, dl, TII.get(NewOpcode), Reg)
 297             .addImm(Offset);
 298       break;
 299     default:
 300       llvm_unreachable("Unexpected Opcode");
 301     }
 302   }
 303   // Erase old instruction.
 304   MBB.erase(II);
 305 }
 306
 307 void XCoreRegisterInfo::
 308 loadConstant(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 309             unsigned DstReg, int64_t Value, DebugLoc dl) const {
 310   // TODO use mkmsk if possible.
 311   if (!isImmU16(Value)) {
 312     // TODO use constant pool.
 313     report_fatal_error("loadConstant value too big " + Twine(Value));
 314   }
 315   int Opcode = isImmU6(Value) ? XCore::LDC_ru6 : XCore::LDC_lru6;
 316   BuildMI(MBB, I, dl, TII.get(Opcode), DstReg).addImm(Value);
 317 }
 318
 319 int XCoreRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 320   return XCoreGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 321 }
 322
 323 int XCoreRegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 324   return XCoreGenRegisterInfo::getLLVMRegNumFull(DwarfRegNo,0);
 325 }
 326
 327 unsigned XCoreRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 328   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 329
 330   return TFI->hasFP(MF) ? XCore::R10 : XCore::SP;
 331 }
 332
 333 unsigned XCoreRegisterInfo::getRARegister() const {
 334   return XCore::LR;
 335 }