lib/Target/X86/X86TargetTransformInfo.cpp

   1 //===-- X86TargetTransformInfo.cpp - X86 specific TTI pass ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 /// \file
  10 /// This file implements a TargetTransformInfo analysis pass specific to the
  11 /// X86 target machine. It uses the target's detailed information to provide
  12 /// more precise answers to certain TTI queries, while letting the target
  13 /// independent and default TTI implementations handle the rest.
  14 ///
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/Analysis/TargetTransformInfo.h"
  20 #include "llvm/IR/IntrinsicInst.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Target/CostTable.h"
  23 #include "llvm/Target/TargetLowering.h"
  24 using namespace llvm;
  25
  26 #define DEBUG_TYPE "x86tti"
  27
  28 // Declare the pass initialization routine locally as target-specific passes
  29 // don't have a target-wide initialization entry point, and so we rely on the
  30 // pass constructor initialization.
  31 namespace llvm {
  32 void initializeX86TTIPass(PassRegistry &);
  33 }
  34
  35 namespace {
  36
  37 class X86TTI final : public ImmutablePass, public TargetTransformInfo {
  38   const X86Subtarget *ST;
  39   const X86TargetLowering *TLI;
  40
  41   /// Estimate the overhead of scalarizing an instruction. Insert and Extract
  42   /// are set if the result needs to be inserted and/or extracted from vectors.
  43   unsigned getScalarizationOverhead(Type *Ty, bool Insert, bool Extract) const;
  44
  45 public:
  46   X86TTI() : ImmutablePass(ID), ST(nullptr), TLI(nullptr) {
  47     llvm_unreachable("This pass cannot be directly constructed");
  48   }
  49
  50   X86TTI(const X86TargetMachine *TM)
  51     : ImmutablePass(ID), ST(TM->getSubtargetImpl()),
  52       TLI(TM->getTargetLowering()) {
  53     initializeX86TTIPass(*PassRegistry::getPassRegistry());
  54   }
  55
  56   void initializePass() override {
  57     pushTTIStack(this);
  58   }
  59
  60   void getAnalysisUsage(AnalysisUsage &AU) const override {
  61     TargetTransformInfo::getAnalysisUsage(AU);
  62   }
  63
  64   /// Pass identification.
  65   static char ID;
  66
  67   /// Provide necessary pointer adjustments for the two base classes.
  68   void *getAdjustedAnalysisPointer(const void *ID) override {
  69     if (ID == &TargetTransformInfo::ID)
  70       return (TargetTransformInfo*)this;
  71     return this;
  72   }
  73
  74   /// \name Scalar TTI Implementations
  75   /// @{
  76   PopcntSupportKind getPopcntSupport(unsigned TyWidth) const override;
  77
  78   /// @}
  79
  80   /// \name Vector TTI Implementations
  81   /// @{
  82
  83   unsigned getNumberOfRegisters(bool Vector) const override;
  84   unsigned getRegisterBitWidth(bool Vector) const override;
  85   unsigned getMaximumUnrollFactor() const override;
  86   unsigned getArithmeticInstrCost(unsigned Opcode, Type *Ty, OperandValueKind,
  87                                   OperandValueKind) const override;
  88   unsigned getShuffleCost(ShuffleKind Kind, Type *Tp,
  89                           int Index, Type *SubTp) const override;
  90   unsigned getCastInstrCost(unsigned Opcode, Type *Dst,
  91                             Type *Src) const override;
  92   unsigned getCmpSelInstrCost(unsigned Opcode, Type *ValTy,
  93                               Type *CondTy) const override;
  94   unsigned getVectorInstrCost(unsigned Opcode, Type *Val,
  95                               unsigned Index) const override;
  96   unsigned getMemoryOpCost(unsigned Opcode, Type *Src, unsigned Alignment,
  97                            unsigned AddressSpace) const override;
  98
  99   unsigned getAddressComputationCost(Type *PtrTy,
 100                                      bool IsComplex) const override;
 101
 102   unsigned getReductionCost(unsigned Opcode, Type *Ty,
 103                             bool IsPairwiseForm) const override;
 104
 105   unsigned getIntImmCost(int64_t) const;
 106
 107   unsigned getIntImmCost(const APInt &Imm, Type *Ty) const override;
 108
 109   unsigned getIntImmCost(unsigned Opcode, unsigned Idx, const APInt &Imm,
 110                          Type *Ty) const override;
 111   unsigned getIntImmCost(Intrinsic::ID IID, unsigned Idx, const APInt &Imm,
 112                          Type *Ty) const override;
 113
 114   /// @}
 115 };
 116
 117 } // end anonymous namespace
 118
 119 INITIALIZE_AG_PASS(X86TTI, TargetTransformInfo, "x86tti",
 120                    "X86 Target Transform Info", true, true, false)
 121 char X86TTI::ID = 0;
 122
 123 ImmutablePass *
 124 llvm::createX86TargetTransformInfoPass(const X86TargetMachine *TM) {
 125   return new X86TTI(TM);
 126 }
 127
 128
 129 //===----------------------------------------------------------------------===//
 130 //
 131 // X86 cost model.
 132 //
 133 //===----------------------------------------------------------------------===//
 134
 135 X86TTI::PopcntSupportKind X86TTI::getPopcntSupport(unsigned TyWidth) const {
 136   assert(isPowerOf2_32(TyWidth) && "Ty width must be power of 2");
 137   // TODO: Currently the __builtin_popcount() implementation using SSE3
 138   //   instructions is inefficient. Once the problem is fixed, we should
 139   //   call ST->hasSSE3() instead of ST->hasPOPCNT().
 140   return ST->hasPOPCNT() ? PSK_FastHardware : PSK_Software;
 141 }
 142
 143 unsigned X86TTI::getNumberOfRegisters(bool Vector) const {
 144   if (Vector && !ST->hasSSE1())
 145     return 0;
 146
 147   if (ST->is64Bit())
 148     return 16;
 149   return 8;
 150 }
 151
 152 unsigned X86TTI::getRegisterBitWidth(bool Vector) const {
 153   if (Vector) {
 154     if (ST->hasAVX()) return 256;
 155     if (ST->hasSSE1()) return 128;
 156     return 0;
 157   }
 158
 159   if (ST->is64Bit())
 160     return 64;
 161   return 32;
 162
 163 }
 164
 165 unsigned X86TTI::getMaximumUnrollFactor() const {
 166   if (ST->isAtom())
 167     return 1;
 168
 169   // Sandybridge and Haswell have multiple execution ports and pipelined
 170   // vector units.
 171   if (ST->hasAVX())
 172     return 4;
 173
 174   return 2;
 175 }
 176
 177 unsigned X86TTI::getArithmeticInstrCost(unsigned Opcode, Type *Ty,
 178                                         OperandValueKind Op1Info,
 179                                         OperandValueKind Op2Info) const {
 180   // Legalize the type.
 181   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Ty);
 182
 183   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 184   assert(ISD && "Invalid opcode");
 185
 186   static const CostTblEntry<MVT::SimpleValueType>
 187   AVX2UniformConstCostTable[] = {
 188     { ISD::SDIV, MVT::v16i16,  6 }, // vpmulhw sequence
 189     { ISD::UDIV, MVT::v16i16,  6 }, // vpmulhuw sequence
 190     { ISD::SDIV, MVT::v8i32,  15 }, // vpmuldq sequence
 191     { ISD::UDIV, MVT::v8i32,  15 }, // vpmuludq sequence
 192   };
 193
 194   if (Op2Info == TargetTransformInfo::OK_UniformConstantValue &&
 195       ST->hasAVX2()) {
 196     int Idx = CostTableLookup(AVX2UniformConstCostTable, ISD, LT.second);
 197     if (Idx != -1)
 198       return LT.first * AVX2UniformConstCostTable[Idx].Cost;
 199   }
 200
 201   static const CostTblEntry<MVT::SimpleValueType> AVX2CostTable[] = {
 202     // Shifts on v4i64/v8i32 on AVX2 is legal even though we declare to
 203     // customize them to detect the cases where shift amount is a scalar one.
 204     { ISD::SHL,     MVT::v4i32,    1 },
 205     { ISD::SRL,     MVT::v4i32,    1 },
 206     { ISD::SRA,     MVT::v4i32,    1 },
 207     { ISD::SHL,     MVT::v8i32,    1 },
 208     { ISD::SRL,     MVT::v8i32,    1 },
 209     { ISD::SRA,     MVT::v8i32,    1 },
 210     { ISD::SHL,     MVT::v2i64,    1 },
 211     { ISD::SRL,     MVT::v2i64,    1 },
 212     { ISD::SHL,     MVT::v4i64,    1 },
 213     { ISD::SRL,     MVT::v4i64,    1 },
 214
 215     { ISD::SHL,  MVT::v32i8,  42 }, // cmpeqb sequence.
 216     { ISD::SHL,  MVT::v16i16,  16*10 }, // Scalarized.
 217
 218     { ISD::SRL,  MVT::v32i8,  32*10 }, // Scalarized.
 219     { ISD::SRL,  MVT::v16i16,  8*10 }, // Scalarized.
 220
 221     { ISD::SRA,  MVT::v32i8,  32*10 }, // Scalarized.
 222     { ISD::SRA,  MVT::v16i16,  16*10 }, // Scalarized.
 223     { ISD::SRA,  MVT::v4i64,  4*10 }, // Scalarized.
 224
 225     // Vectorizing division is a bad idea. See the SSE2 table for more comments.
 226     { ISD::SDIV,  MVT::v32i8,  32*20 },
 227     { ISD::SDIV,  MVT::v16i16, 16*20 },
 228     { ISD::SDIV,  MVT::v8i32,  8*20 },
 229     { ISD::SDIV,  MVT::v4i64,  4*20 },
 230     { ISD::UDIV,  MVT::v32i8,  32*20 },
 231     { ISD::UDIV,  MVT::v16i16, 16*20 },
 232     { ISD::UDIV,  MVT::v8i32,  8*20 },
 233     { ISD::UDIV,  MVT::v4i64,  4*20 },
 234   };
 235
 236   // Look for AVX2 lowering tricks.
 237   if (ST->hasAVX2()) {
 238     if (ISD == ISD::SHL && LT.second == MVT::v16i16 &&
 239         (Op2Info == TargetTransformInfo::OK_UniformConstantValue ||
 240          Op2Info == TargetTransformInfo::OK_NonUniformConstantValue))
 241       // On AVX2, a packed v16i16 shift left by a constant build_vector
 242       // is lowered into a vector multiply (vpmullw).
 243       return LT.first;
 244
 245     int Idx = CostTableLookup(AVX2CostTable, ISD, LT.second);
 246     if (Idx != -1)
 247       return LT.first * AVX2CostTable[Idx].Cost;
 248   }
 249
 250   static const CostTblEntry<MVT::SimpleValueType>
 251   SSE2UniformConstCostTable[] = {
 252     // We don't correctly identify costs of casts because they are marked as
 253     // custom.
 254     // Constant splats are cheaper for the following instructions.
 255     { ISD::SHL,  MVT::v16i8,  1 }, // psllw.
 256     { ISD::SHL,  MVT::v8i16,  1 }, // psllw.
 257     { ISD::SHL,  MVT::v4i32,  1 }, // pslld
 258     { ISD::SHL,  MVT::v2i64,  1 }, // psllq.
 259
 260     { ISD::SRL,  MVT::v16i8,  1 }, // psrlw.
 261     { ISD::SRL,  MVT::v8i16,  1 }, // psrlw.
 262     { ISD::SRL,  MVT::v4i32,  1 }, // psrld.
 263     { ISD::SRL,  MVT::v2i64,  1 }, // psrlq.
 264
 265     { ISD::SRA,  MVT::v16i8,  4 }, // psrlw, pand, pxor, psubb.
 266     { ISD::SRA,  MVT::v8i16,  1 }, // psraw.
 267     { ISD::SRA,  MVT::v4i32,  1 }, // psrad.
 268
 269     { ISD::SDIV, MVT::v8i16,  6 }, // pmulhw sequence
 270     { ISD::UDIV, MVT::v8i16,  6 }, // pmulhuw sequence
 271     { ISD::SDIV, MVT::v4i32, 19 }, // pmuludq sequence
 272     { ISD::UDIV, MVT::v4i32, 15 }, // pmuludq sequence
 273   };
 274
 275   if (Op2Info == TargetTransformInfo::OK_UniformConstantValue &&
 276       ST->hasSSE2()) {
 277     // pmuldq sequence.
 278     if (ISD == ISD::SDIV && LT.second == MVT::v4i32 && ST->hasSSE41())
 279       return LT.first * 15;
 280
 281     int Idx = CostTableLookup(SSE2UniformConstCostTable, ISD, LT.second);
 282     if (Idx != -1)
 283       return LT.first * SSE2UniformConstCostTable[Idx].Cost;
 284   }
 285
 286   if (ISD == ISD::SHL &&
 287       Op2Info == TargetTransformInfo::OK_NonUniformConstantValue) {
 288     EVT VT = LT.second;
 289     if ((VT == MVT::v8i16 && ST->hasSSE2()) ||
 290         (VT == MVT::v4i32 && ST->hasSSE41()))
 291       // Vector shift left by non uniform constant can be lowered
 292       // into vector multiply (pmullw/pmulld).
 293       return LT.first;
 294     if (VT == MVT::v4i32 && ST->hasSSE2())
 295       // A vector shift left by non uniform constant is converted
 296       // into a vector multiply; the new multiply is eventually
 297       // lowered into a sequence of shuffles and 2 x pmuludq.
 298       ISD = ISD::MUL;
 299   }
 300
 301   static const CostTblEntry<MVT::SimpleValueType> SSE2CostTable[] = {
 302     // We don't correctly identify costs of casts because they are marked as
 303     // custom.
 304     // For some cases, where the shift amount is a scalar we would be able
 305     // to generate better code. Unfortunately, when this is the case the value
 306     // (the splat) will get hoisted out of the loop, thereby making it invisible
 307     // to ISel. The cost model must return worst case assumptions because it is
 308     // used for vectorization and we don't want to make vectorized code worse
 309     // than scalar code.
 310     { ISD::SHL,  MVT::v16i8,  30 }, // cmpeqb sequence.
 311     { ISD::SHL,  MVT::v8i16,  8*10 }, // Scalarized.
 312     { ISD::SHL,  MVT::v4i32,  2*5 }, // We optimized this using mul.
 313     { ISD::SHL,  MVT::v2i64,  2*10 }, // Scalarized.
 314     { ISD::SHL,  MVT::v4i64,  4*10 }, // Scalarized.
 315
 316     { ISD::SRL,  MVT::v16i8,  16*10 }, // Scalarized.
 317     { ISD::SRL,  MVT::v8i16,  8*10 }, // Scalarized.
 318     { ISD::SRL,  MVT::v4i32,  4*10 }, // Scalarized.
 319     { ISD::SRL,  MVT::v2i64,  2*10 }, // Scalarized.
 320
 321     { ISD::SRA,  MVT::v16i8,  16*10 }, // Scalarized.
 322     { ISD::SRA,  MVT::v8i16,  8*10 }, // Scalarized.
 323     { ISD::SRA,  MVT::v4i32,  4*10 }, // Scalarized.
 324     { ISD::SRA,  MVT::v2i64,  2*10 }, // Scalarized.
 325
 326     // It is not a good idea to vectorize division. We have to scalarize it and
 327     // in the process we will often end up having to spilling regular
 328     // registers. The overhead of division is going to dominate most kernels
 329     // anyways so try hard to prevent vectorization of division - it is
 330     // generally a bad idea. Assume somewhat arbitrarily that we have to be able
 331     // to hide "20 cycles" for each lane.
 332     { ISD::SDIV,  MVT::v16i8,  16*20 },
 333     { ISD::SDIV,  MVT::v8i16,  8*20 },
 334     { ISD::SDIV,  MVT::v4i32,  4*20 },
 335     { ISD::SDIV,  MVT::v2i64,  2*20 },
 336     { ISD::UDIV,  MVT::v16i8,  16*20 },
 337     { ISD::UDIV,  MVT::v8i16,  8*20 },
 338     { ISD::UDIV,  MVT::v4i32,  4*20 },
 339     { ISD::UDIV,  MVT::v2i64,  2*20 },
 340   };
 341
 342   if (ST->hasSSE2()) {
 343     int Idx = CostTableLookup(SSE2CostTable, ISD, LT.second);
 344     if (Idx != -1)
 345       return LT.first * SSE2CostTable[Idx].Cost;
 346   }
 347
 348   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTable[] = {
 349     // We don't have to scalarize unsupported ops. We can issue two half-sized
 350     // operations and we only need to extract the upper YMM half.
 351     // Two ops + 1 extract + 1 insert = 4.
 352     { ISD::MUL,     MVT::v16i16,   4 },
 353     { ISD::MUL,     MVT::v8i32,    4 },
 354     { ISD::SUB,     MVT::v8i32,    4 },
 355     { ISD::ADD,     MVT::v8i32,    4 },
 356     { ISD::SUB,     MVT::v4i64,    4 },
 357     { ISD::ADD,     MVT::v4i64,    4 },
 358     // A v4i64 multiply is custom lowered as two split v2i64 vectors that then
 359     // are lowered as a series of long multiplies(3), shifts(4) and adds(2)
 360     // Because we believe v4i64 to be a legal type, we must also include the
 361     // split factor of two in the cost table. Therefore, the cost here is 18
 362     // instead of 9.
 363     { ISD::MUL,     MVT::v4i64,    18 },
 364   };
 365
 366   // Look for AVX1 lowering tricks.
 367   if (ST->hasAVX() && !ST->hasAVX2()) {
 368     EVT VT = LT.second;
 369
 370     // v16i16 and v8i32 shifts by non-uniform constants are lowered into a
 371     // sequence of extract + two vector multiply + insert.
 372     if (ISD == ISD::SHL && (VT == MVT::v8i32 || VT == MVT::v16i16) &&
 373         Op2Info == TargetTransformInfo::OK_NonUniformConstantValue)
 374       ISD = ISD::MUL;
 375
 376     int Idx = CostTableLookup(AVX1CostTable, ISD, VT);
 377     if (Idx != -1)
 378       return LT.first * AVX1CostTable[Idx].Cost;
 379   }
 380
 381   // Custom lowering of vectors.
 382   static const CostTblEntry<MVT::SimpleValueType> CustomLowered[] = {
 383     // A v2i64/v4i64 and multiply is custom lowered as a series of long
 384     // multiplies(3), shifts(4) and adds(2).
 385     { ISD::MUL,     MVT::v2i64,    9 },
 386     { ISD::MUL,     MVT::v4i64,    9 },
 387   };
 388   int Idx = CostTableLookup(CustomLowered, ISD, LT.second);
 389   if (Idx != -1)
 390     return LT.first * CustomLowered[Idx].Cost;
 391
 392   // Special lowering of v4i32 mul on sse2, sse3: Lower v4i32 mul as 2x shuffle,
 393   // 2x pmuludq, 2x shuffle.
 394   if (ISD == ISD::MUL && LT.second == MVT::v4i32 && ST->hasSSE2() &&
 395       !ST->hasSSE41())
 396     return LT.first * 6;
 397
 398   // Fallback to the default implementation.
 399   return TargetTransformInfo::getArithmeticInstrCost(Opcode, Ty, Op1Info,
 400                                                      Op2Info);
 401 }
 402
 403 unsigned X86TTI::getShuffleCost(ShuffleKind Kind, Type *Tp, int Index,
 404                                 Type *SubTp) const {
 405   // We only estimate the cost of reverse shuffles.
 406   if (Kind != SK_Reverse)
 407     return TargetTransformInfo::getShuffleCost(Kind, Tp, Index, SubTp);
 408
 409   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Tp);
 410   unsigned Cost = 1;
 411   if (LT.second.getSizeInBits() > 128)
 412     Cost = 3; // Extract + insert + copy.
 413
 414   // Multiple by the number of parts.
 415   return Cost * LT.first;
 416 }
 417
 418 unsigned X86TTI::getCastInstrCost(unsigned Opcode, Type *Dst, Type *Src) const {
 419   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 420   assert(ISD && "Invalid opcode");
 421
 422   std::pair<unsigned, MVT> LTSrc = TLI->getTypeLegalizationCost(Src);
 423   std::pair<unsigned, MVT> LTDest = TLI->getTypeLegalizationCost(Dst);
 424
 425   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 426   SSE2ConvTbl[] = {
 427     // These are somewhat magic numbers justified by looking at the output of
 428     // Intel's IACA, running some kernels and making sure when we take
 429     // legalization into account the throughput will be overestimated.
 430     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v2i64, 2*10 },
 431     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v4i32, 4*10 },
 432     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v8i16, 8*10 },
 433     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v16i8, 16*10 },
 434     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v2i64, 2*10 },
 435     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v4i32, 4*10 },
 436     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v8i16, 8*10 },
 437     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v16i8, 16*10 },
 438     // There are faster sequences for float conversions.
 439     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v2i64, 15 },
 440     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v4i32, 15 },
 441     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v8i16, 15 },
 442     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v16i8, 8 },
 443     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v2i64, 15 },
 444     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v4i32, 15 },
 445     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v8i16, 15 },
 446     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v16i8, 8 },
 447   };
 448
 449   if (ST->hasSSE2() && !ST->hasAVX()) {
 450     int Idx =
 451         ConvertCostTableLookup(SSE2ConvTbl, ISD, LTDest.second, LTSrc.second);
 452     if (Idx != -1)
 453       return LTSrc.first * SSE2ConvTbl[Idx].Cost;
 454   }
 455
 456   EVT SrcTy = TLI->getValueType(Src);
 457   EVT DstTy = TLI->getValueType(Dst);
 458
 459   // The function getSimpleVT only handles simple value types.
 460   if (!SrcTy.isSimple() || !DstTy.isSimple())
 461     return TargetTransformInfo::getCastInstrCost(Opcode, Dst, Src);
 462
 463   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 464   AVX2ConversionTbl[] = {
 465     { ISD::SIGN_EXTEND, MVT::v16i16, MVT::v16i8,  1 },
 466     { ISD::ZERO_EXTEND, MVT::v16i16, MVT::v16i8,  1 },
 467     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i1,   3 },
 468     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i1,   3 },
 469     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i8,   3 },
 470     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i8,   3 },
 471     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i16,  1 },
 472     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i16,  1 },
 473     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i1,   3 },
 474     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i1,   3 },
 475     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i8,   3 },
 476     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i8,   3 },
 477     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i16,  3 },
 478     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i16,  3 },
 479     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i32,  1 },
 480     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i32,  1 },
 481
 482     { ISD::TRUNCATE,    MVT::v4i8,   MVT::v4i64,  2 },
 483     { ISD::TRUNCATE,    MVT::v4i16,  MVT::v4i64,  2 },
 484     { ISD::TRUNCATE,    MVT::v4i32,  MVT::v4i64,  2 },
 485     { ISD::TRUNCATE,    MVT::v8i8,   MVT::v8i32,  2 },
 486     { ISD::TRUNCATE,    MVT::v8i16,  MVT::v8i32,  2 },
 487     { ISD::TRUNCATE,    MVT::v8i32,  MVT::v8i64,  4 },
 488   };
 489
 490   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 491   AVXConversionTbl[] = {
 492     { ISD::SIGN_EXTEND, MVT::v16i16, MVT::v16i8, 4 },
 493     { ISD::ZERO_EXTEND, MVT::v16i16, MVT::v16i8, 4 },
 494     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i1,  7 },
 495     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i1,  4 },
 496     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i8,  7 },
 497     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i8,  4 },
 498     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i16, 4 },
 499     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i16, 4 },
 500     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i1,  6 },
 501     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i1,  4 },
 502     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i8,  6 },
 503     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i8,  4 },
 504     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i16, 6 },
 505     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i16, 3 },
 506     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i32, 4 },
 507     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i32, 4 },
 508
 509     { ISD::TRUNCATE,    MVT::v4i8,  MVT::v4i64,  4 },
 510     { ISD::TRUNCATE,    MVT::v4i16, MVT::v4i64,  4 },
 511     { ISD::TRUNCATE,    MVT::v4i32, MVT::v4i64,  4 },
 512     { ISD::TRUNCATE,    MVT::v8i8,  MVT::v8i32,  4 },
 513     { ISD::TRUNCATE,    MVT::v8i16, MVT::v8i32,  5 },
 514     { ISD::TRUNCATE,    MVT::v16i8, MVT::v16i16, 4 },
 515     { ISD::TRUNCATE,    MVT::v8i32, MVT::v8i64,  9 },
 516
 517     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i1,  8 },
 518     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i8,  8 },
 519     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i16, 5 },
 520     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i32, 1 },
 521     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i1,  3 },
 522     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i8,  3 },
 523     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i16, 3 },
 524     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i32, 1 },
 525     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i1,  3 },
 526     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i8,  3 },
 527     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i16, 3 },
 528     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i32, 1 },
 529
 530     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i1,  6 },
 531     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i8,  5 },
 532     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i16, 5 },
 533     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i32, 9 },
 534     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i1,  7 },
 535     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i8,  2 },
 536     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i16, 2 },
 537     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i32, 6 },
 538     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i1,  7 },
 539     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i8,  2 },
 540     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i16, 2 },
 541     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i32, 6 },
 542     // The generic code to compute the scalar overhead is currently broken.
 543     // Workaround this limitation by estimating the scalarization overhead
 544     // here. We have roughly 10 instructions per scalar element.
 545     // Multiply that by the vector width.
 546     // FIXME: remove that when PR19268 is fixed.
 547     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i64, 2*10 },
 548     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i64, 4*10 },
 549
 550     { ISD::FP_TO_SINT,  MVT::v8i8,  MVT::v8f32, 7 },
 551     { ISD::FP_TO_SINT,  MVT::v4i8,  MVT::v4f32, 1 },
 552     // This node is expanded into scalarized operations but BasicTTI is overly
 553     // optimistic estimating its cost.  It computes 3 per element (one
 554     // vector-extract, one scalar conversion and one vector-insert).  The
 555     // problem is that the inserts form a read-modify-write chain so latency
 556     // should be factored in too.  Inflating the cost per element by 1.
 557     { ISD::FP_TO_UINT,  MVT::v8i32, MVT::v8f32, 8*4 },
 558     { ISD::FP_TO_UINT,  MVT::v4i32, MVT::v4f64, 4*4 },
 559   };
 560
 561   if (ST->hasAVX2()) {
 562     int Idx = ConvertCostTableLookup(AVX2ConversionTbl, ISD,
 563                                      DstTy.getSimpleVT(), SrcTy.getSimpleVT());
 564     if (Idx != -1)
 565       return AVX2ConversionTbl[Idx].Cost;
 566   }
 567
 568   if (ST->hasAVX()) {
 569     int Idx = ConvertCostTableLookup(AVXConversionTbl, ISD, DstTy.getSimpleVT(),
 570                                      SrcTy.getSimpleVT());
 571     if (Idx != -1)
 572       return AVXConversionTbl[Idx].Cost;
 573   }
 574
 575   return TargetTransformInfo::getCastInstrCost(Opcode, Dst, Src);
 576 }
 577
 578 unsigned X86TTI::getCmpSelInstrCost(unsigned Opcode, Type *ValTy,
 579                                     Type *CondTy) const {
 580   // Legalize the type.
 581   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(ValTy);
 582
 583   MVT MTy = LT.second;
 584
 585   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 586   assert(ISD && "Invalid opcode");
 587
 588   static const CostTblEntry<MVT::SimpleValueType> SSE42CostTbl[] = {
 589     { ISD::SETCC,   MVT::v2f64,   1 },
 590     { ISD::SETCC,   MVT::v4f32,   1 },
 591     { ISD::SETCC,   MVT::v2i64,   1 },
 592     { ISD::SETCC,   MVT::v4i32,   1 },
 593     { ISD::SETCC,   MVT::v8i16,   1 },
 594     { ISD::SETCC,   MVT::v16i8,   1 },
 595   };
 596
 597   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTbl[] = {
 598     { ISD::SETCC,   MVT::v4f64,   1 },
 599     { ISD::SETCC,   MVT::v8f32,   1 },
 600     // AVX1 does not support 8-wide integer compare.
 601     { ISD::SETCC,   MVT::v4i64,   4 },
 602     { ISD::SETCC,   MVT::v8i32,   4 },
 603     { ISD::SETCC,   MVT::v16i16,  4 },
 604     { ISD::SETCC,   MVT::v32i8,   4 },
 605   };
 606
 607   static const CostTblEntry<MVT::SimpleValueType> AVX2CostTbl[] = {
 608     { ISD::SETCC,   MVT::v4i64,   1 },
 609     { ISD::SETCC,   MVT::v8i32,   1 },
 610     { ISD::SETCC,   MVT::v16i16,  1 },
 611     { ISD::SETCC,   MVT::v32i8,   1 },
 612   };
 613
 614   if (ST->hasAVX2()) {
 615     int Idx = CostTableLookup(AVX2CostTbl, ISD, MTy);
 616     if (Idx != -1)
 617       return LT.first * AVX2CostTbl[Idx].Cost;
 618   }
 619
 620   if (ST->hasAVX()) {
 621     int Idx = CostTableLookup(AVX1CostTbl, ISD, MTy);
 622     if (Idx != -1)
 623       return LT.first * AVX1CostTbl[Idx].Cost;
 624   }
 625
 626   if (ST->hasSSE42()) {
 627     int Idx = CostTableLookup(SSE42CostTbl, ISD, MTy);
 628     if (Idx != -1)
 629       return LT.first * SSE42CostTbl[Idx].Cost;
 630   }
 631
 632   return TargetTransformInfo::getCmpSelInstrCost(Opcode, ValTy, CondTy);
 633 }
 634
 635 unsigned X86TTI::getVectorInstrCost(unsigned Opcode, Type *Val,
 636                                     unsigned Index) const {
 637   assert(Val->isVectorTy() && "This must be a vector type");
 638
 639   if (Index != -1U) {
 640     // Legalize the type.
 641     std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Val);
 642
 643     // This type is legalized to a scalar type.
 644     if (!LT.second.isVector())
 645       return 0;
 646
 647     // The type may be split. Normalize the index to the new type.
 648     unsigned Width = LT.second.getVectorNumElements();
 649     Index = Index % Width;
 650
 651     // Floating point scalars are already located in index #0.
 652     if (Val->getScalarType()->isFloatingPointTy() && Index == 0)
 653       return 0;
 654   }
 655
 656   return TargetTransformInfo::getVectorInstrCost(Opcode, Val, Index);
 657 }
 658
 659 unsigned X86TTI::getScalarizationOverhead(Type *Ty, bool Insert,
 660                                             bool Extract) const {
 661   assert (Ty->isVectorTy() && "Can only scalarize vectors");
 662   unsigned Cost = 0;
 663
 664   for (int i = 0, e = Ty->getVectorNumElements(); i < e; ++i) {
 665     if (Insert)
 666       Cost += TopTTI->getVectorInstrCost(Instruction::InsertElement, Ty, i);
 667     if (Extract)
 668       Cost += TopTTI->getVectorInstrCost(Instruction::ExtractElement, Ty, i);
 669   }
 670
 671   return Cost;
 672 }
 673
 674 unsigned X86TTI::getMemoryOpCost(unsigned Opcode, Type *Src, unsigned Alignment,
 675                                  unsigned AddressSpace) const {
 676   // Handle non-power-of-two vectors such as <3 x float>
 677   if (VectorType *VTy = dyn_cast<VectorType>(Src)) {
 678     unsigned NumElem = VTy->getVectorNumElements();
 679
 680     // Handle a few common cases:
 681     // <3 x float>
 682     if (NumElem == 3 && VTy->getScalarSizeInBits() == 32)
 683       // Cost = 64 bit store + extract + 32 bit store.
 684       return 3;
 685
 686     // <3 x double>
 687     if (NumElem == 3 && VTy->getScalarSizeInBits() == 64)
 688       // Cost = 128 bit store + unpack + 64 bit store.
 689       return 3;
 690
 691     // Assume that all other non-power-of-two numbers are scalarized.
 692     if (!isPowerOf2_32(NumElem)) {
 693       unsigned Cost = TargetTransformInfo::getMemoryOpCost(Opcode,
 694                                                            VTy->getScalarType(),
 695                                                            Alignment,
 696                                                            AddressSpace);
 697       unsigned SplitCost = getScalarizationOverhead(Src,
 698                                                     Opcode == Instruction::Load,
 699                                                     Opcode==Instruction::Store);
 700       return NumElem * Cost + SplitCost;
 701     }
 702   }
 703
 704   // Legalize the type.
 705   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Src);
 706   assert((Opcode == Instruction::Load || Opcode == Instruction::Store) &&
 707          "Invalid Opcode");
 708
 709   // Each load/store unit costs 1.
 710   unsigned Cost = LT.first * 1;
 711
 712   // On Sandybridge 256bit load/stores are double pumped
 713   // (but not on Haswell).
 714   if (LT.second.getSizeInBits() > 128 && !ST->hasAVX2())
 715     Cost*=2;
 716
 717   return Cost;
 718 }
 719
 720 unsigned X86TTI::getAddressComputationCost(Type *Ty, bool IsComplex) const {
 721   // Address computations in vectorized code with non-consecutive addresses will
 722   // likely result in more instructions compared to scalar code where the
 723   // computation can more often be merged into the index mode. The resulting
 724   // extra micro-ops can significantly decrease throughput.
 725   unsigned NumVectorInstToHideOverhead = 10;
 726
 727   if (Ty->isVectorTy() && IsComplex)
 728     return NumVectorInstToHideOverhead;
 729
 730   return TargetTransformInfo::getAddressComputationCost(Ty, IsComplex);
 731 }
 732
 733 unsigned X86TTI::getReductionCost(unsigned Opcode, Type *ValTy,
 734                                   bool IsPairwise) const {
 735
 736   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(ValTy);
 737
 738   MVT MTy = LT.second;
 739
 740   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 741   assert(ISD && "Invalid opcode");
 742
 743   // We use the Intel Architecture Code Analyzer(IACA) to measure the throughput
 744   // and make it as the cost.
 745
 746   static const CostTblEntry<MVT::SimpleValueType> SSE42CostTblPairWise[] = {
 747     { ISD::FADD,  MVT::v2f64,   2 },
 748     { ISD::FADD,  MVT::v4f32,   4 },
 749     { ISD::ADD,   MVT::v2i64,   2 },      // The data reported by the IACA tool is "1.6".
 750     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "3.5".
 751     { ISD::ADD,   MVT::v8i16,   5 },
 752   };
 753
 754   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTblPairWise[] = {
 755     { ISD::FADD,  MVT::v4f32,   4 },
 756     { ISD::FADD,  MVT::v4f64,   5 },
 757     { ISD::FADD,  MVT::v8f32,   7 },
 758     { ISD::ADD,   MVT::v2i64,   1 },      // The data reported by the IACA tool is "1.5".
 759     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "3.5".
 760     { ISD::ADD,   MVT::v4i64,   5 },      // The data reported by the IACA tool is "4.8".
 761     { ISD::ADD,   MVT::v8i16,   5 },
 762     { ISD::ADD,   MVT::v8i32,   5 },
 763   };
 764
 765   static const CostTblEntry<MVT::SimpleValueType> SSE42CostTblNoPairWise[] = {
 766     { ISD::FADD,  MVT::v2f64,   2 },
 767     { ISD::FADD,  MVT::v4f32,   4 },
 768     { ISD::ADD,   MVT::v2i64,   2 },      // The data reported by the IACA tool is "1.6".
 769     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "3.3".
 770     { ISD::ADD,   MVT::v8i16,   4 },      // The data reported by the IACA tool is "4.3".
 771   };
 772
 773   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTblNoPairWise[] = {
 774     { ISD::FADD,  MVT::v4f32,   3 },
 775     { ISD::FADD,  MVT::v4f64,   3 },
 776     { ISD::FADD,  MVT::v8f32,   4 },
 777     { ISD::ADD,   MVT::v2i64,   1 },      // The data reported by the IACA tool is "1.5".
 778     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "2.8".
 779     { ISD::ADD,   MVT::v4i64,   3 },
 780     { ISD::ADD,   MVT::v8i16,   4 },
 781     { ISD::ADD,   MVT::v8i32,   5 },
 782   };
 783
 784   if (IsPairwise) {
 785     if (ST->hasAVX()) {
 786       int Idx = CostTableLookup(AVX1CostTblPairWise, ISD, MTy);
 787       if (Idx != -1)
 788         return LT.first * AVX1CostTblPairWise[Idx].Cost;
 789     }
 790
 791     if (ST->hasSSE42()) {
 792       int Idx = CostTableLookup(SSE42CostTblPairWise, ISD, MTy);
 793       if (Idx != -1)
 794         return LT.first * SSE42CostTblPairWise[Idx].Cost;
 795     }
 796   } else {
 797     if (ST->hasAVX()) {
 798       int Idx = CostTableLookup(AVX1CostTblNoPairWise, ISD, MTy);
 799       if (Idx != -1)
 800         return LT.first * AVX1CostTblNoPairWise[Idx].Cost;
 801     }
 802
 803     if (ST->hasSSE42()) {
 804       int Idx = CostTableLookup(SSE42CostTblNoPairWise, ISD, MTy);
 805       if (Idx != -1)
 806         return LT.first * SSE42CostTblNoPairWise[Idx].Cost;
 807     }
 808   }
 809
 810   return TargetTransformInfo::getReductionCost(Opcode, ValTy, IsPairwise);
 811 }
 812
 813 /// \brief Calculate the cost of materializing a 64-bit value. This helper
 814 /// method might only calculate a fraction of a larger immediate. Therefore it
 815 /// is valid to return a cost of ZERO.
 816 unsigned X86TTI::getIntImmCost(int64_t Val) const {
 817   if (Val == 0)
 818     return TCC_Free;
 819
 820   if (isInt<32>(Val))
 821     return TCC_Basic;
 822
 823   return 2 * TCC_Basic;
 824 }
 825
 826 unsigned X86TTI::getIntImmCost(const APInt &Imm, Type *Ty) const {
 827   assert(Ty->isIntegerTy());
 828
 829   unsigned BitSize = Ty->getPrimitiveSizeInBits();
 830   if (BitSize == 0)
 831     return ~0U;
 832
 833   // Never hoist constants larger than 128bit, because this might lead to
 834   // incorrect code generation or assertions in codegen.
 835   // Fixme: Create a cost model for types larger than i128 once the codegen
 836   // issues have been fixed.
 837   if (BitSize > 128)
 838     return TCC_Free;
 839
 840   if (Imm == 0)
 841     return TCC_Free;
 842
 843   // Sign-extend all constants to a multiple of 64-bit.
 844   APInt ImmVal = Imm;
 845   if (BitSize & 0x3f)
 846     ImmVal = Imm.sext((BitSize + 63) & ~0x3fU);
 847
 848   // Split the constant into 64-bit chunks and calculate the cost for each
 849   // chunk.
 850   unsigned Cost = 0;
 851   for (unsigned ShiftVal = 0; ShiftVal < BitSize; ShiftVal += 64) {
 852     APInt Tmp = ImmVal.ashr(ShiftVal).sextOrTrunc(64);
 853     int64_t Val = Tmp.getSExtValue();
 854     Cost += getIntImmCost(Val);
 855   }
 856   // We need at least one instruction to materialze the constant.
 857   return std::max(1U, Cost);
 858 }
 859
 860 unsigned X86TTI::getIntImmCost(unsigned Opcode, unsigned Idx, const APInt &Imm,
 861                                Type *Ty) const {
 862   assert(Ty->isIntegerTy());
 863
 864   unsigned BitSize = Ty->getPrimitiveSizeInBits();
 865   // There is no cost model for constants with a bit size of 0. Return TCC_Free
 866   // here, so that constant hoisting will ignore this constant.
 867   if (BitSize == 0)
 868     return TCC_Free;
 869
 870   unsigned ImmIdx = ~0U;
 871   switch (Opcode) {
 872   default: return TCC_Free;
 873   case Instruction::GetElementPtr:
 874     // Always hoist the base address of a GetElementPtr. This prevents the
 875     // creation of new constants for every base constant that gets constant
 876     // folded with the offset.
 877     if (Idx == 0)
 878       return 2 * TCC_Basic;
 879     return TCC_Free;
 880   case Instruction::Store:
 881     ImmIdx = 0;
 882     break;
 883   case Instruction::Add:
 884   case Instruction::Sub:
 885   case Instruction::Mul:
 886   case Instruction::UDiv:
 887   case Instruction::SDiv:
 888   case Instruction::URem:
 889   case Instruction::SRem:
 890   case Instruction::And:
 891   case Instruction::Or:
 892   case Instruction::Xor:
 893   case Instruction::ICmp:
 894     ImmIdx = 1;
 895     break;
 896   // Always return TCC_Free for the shift value of a shift instruction.
 897   case Instruction::Shl:
 898   case Instruction::LShr:
 899   case Instruction::AShr:
 900     if (Idx == 1)
 901       return TCC_Free;
 902     break;
 903   case Instruction::Trunc:
 904   case Instruction::ZExt:
 905   case Instruction::SExt:
 906   case Instruction::IntToPtr:
 907   case Instruction::PtrToInt:
 908   case Instruction::BitCast:
 909   case Instruction::PHI:
 910   case Instruction::Call:
 911   case Instruction::Select:
 912   case Instruction::Ret:
 913   case Instruction::Load:
 914     break;
 915   }
 916
 917   if (Idx == ImmIdx) {
 918     unsigned NumConstants = (BitSize + 63) / 64;
 919     unsigned Cost = X86TTI::getIntImmCost(Imm, Ty);
 920     return (Cost <= NumConstants * TCC_Basic)
 921       ? static_cast<unsigned>(TCC_Free)
 922       : Cost;
 923   }
 924
 925   return X86TTI::getIntImmCost(Imm, Ty);
 926 }
 927
 928 unsigned X86TTI::getIntImmCost(Intrinsic::ID IID, unsigned Idx,
 929                                const APInt &Imm, Type *Ty) const {
 930   assert(Ty->isIntegerTy());
 931
 932   unsigned BitSize = Ty->getPrimitiveSizeInBits();
 933   // There is no cost model for constants with a bit size of 0. Return TCC_Free
 934   // here, so that constant hoisting will ignore this constant.
 935   if (BitSize == 0)
 936     return TCC_Free;
 937
 938   switch (IID) {
 939   default: return TCC_Free;
 940   case Intrinsic::sadd_with_overflow:
 941   case Intrinsic::uadd_with_overflow:
 942   case Intrinsic::ssub_with_overflow:
 943   case Intrinsic::usub_with_overflow:
 944   case Intrinsic::smul_with_overflow:
 945   case Intrinsic::umul_with_overflow:
 946     if ((Idx == 1) && Imm.getBitWidth() <= 64 && isInt<32>(Imm.getSExtValue()))
 947       return TCC_Free;
 948     break;
 949   case Intrinsic::experimental_stackmap:
 950     if ((Idx < 2) || (Imm.getBitWidth() <= 64 && isInt<64>(Imm.getSExtValue())))
 951       return TCC_Free;
 952     break;
 953   case Intrinsic::experimental_patchpoint_void:
 954   case Intrinsic::experimental_patchpoint_i64:
 955     if ((Idx < 4) || (Imm.getBitWidth() <= 64 && isInt<64>(Imm.getSExtValue())))
 956       return TCC_Free;
 957     break;
 958   }
 959   return X86TTI::getIntImmCost(Imm, Ty);
 960 }