lib/Target/X86/X86Subtarget.h

   1 //===-- X86Subtarget.h - Define Subtarget for the X86 ----------*- C++ -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file declares the X86 specific subclass of TargetSubtargetInfo.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_LIB_TARGET_X86_X86SUBTARGET_H
  15 #define LLVM_LIB_TARGET_X86_X86SUBTARGET_H
  16
  17 #include "X86FrameLowering.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86InstrInfo.h"
  20 #include "X86SelectionDAGInfo.h"
  21 #include "llvm/ADT/Triple.h"
  22 #include "llvm/IR/CallingConv.h"
  23 #include "llvm/Target/TargetSubtargetInfo.h"
  24 #include <string>
  25
  26 #define GET_SUBTARGETINFO_HEADER
  27 #include "X86GenSubtargetInfo.inc"
  28
  29 namespace llvm {
  30 class GlobalValue;
  31 class StringRef;
  32 class TargetMachine;
  33
  34 /// PICStyles - The X86 backend supports a number of different styles of PIC.
  35 ///
  36 namespace PICStyles {
  37 enum Style {
  38   StubPIC,          // Used on i386-darwin in -fPIC mode.
  39   StubDynamicNoPIC, // Used on i386-darwin in -mdynamic-no-pic mode.
  40   GOT,              // Used on many 32-bit unices in -fPIC mode.
  41   RIPRel,           // Used on X86-64 when not in -static mode.
  42   None              // Set when in -static mode (not PIC or DynamicNoPIC mode).
  43 };
  44 }
  45
  46 class X86Subtarget final : public X86GenSubtargetInfo {
  47
  48 protected:
  49   enum X86SSEEnum {
  50     NoMMXSSE, MMX, SSE1, SSE2, SSE3, SSSE3, SSE41, SSE42, AVX, AVX2, AVX512F
  51   };
  52
  53   enum X863DNowEnum {
  54     NoThreeDNow, ThreeDNow, ThreeDNowA
  55   };
  56
  57   enum X86ProcFamilyEnum {
  58     Others, IntelAtom, IntelSLM
  59   };
  60
  61   /// X86ProcFamily - X86 processor family: Intel Atom, and others
  62   X86ProcFamilyEnum X86ProcFamily;
  63
  64   /// PICStyle - Which PIC style to use
  65   ///
  66   PICStyles::Style PICStyle;
  67
  68   /// X86SSELevel - MMX, SSE1, SSE2, SSE3, SSSE3, SSE41, SSE42, or
  69   /// none supported.
  70   X86SSEEnum X86SSELevel;
  71
  72   /// X863DNowLevel - 3DNow or 3DNow Athlon, or none supported.
  73   ///
  74   X863DNowEnum X863DNowLevel;
  75
  76   /// HasCMov - True if this processor has conditional move instructions
  77   /// (generally pentium pro+).
  78   bool HasCMov;
  79
  80   /// HasX86_64 - True if the processor supports X86-64 instructions.
  81   ///
  82   bool HasX86_64;
  83
  84   /// HasPOPCNT - True if the processor supports POPCNT.
  85   bool HasPOPCNT;
  86
  87   /// HasSSE4A - True if the processor supports SSE4A instructions.
  88   bool HasSSE4A;
  89
  90   /// HasAES - Target has AES instructions
  91   bool HasAES;
  92
  93   /// HasPCLMUL - Target has carry-less multiplication
  94   bool HasPCLMUL;
  95
  96   /// HasFMA - Target has 3-operand fused multiply-add
  97   bool HasFMA;
  98
  99   /// HasFMA4 - Target has 4-operand fused multiply-add
 100   bool HasFMA4;
 101
 102   /// HasXOP - Target has XOP instructions
 103   bool HasXOP;
 104
 105   /// HasTBM - Target has TBM instructions.
 106   bool HasTBM;
 107
 108   /// HasMOVBE - True if the processor has the MOVBE instruction.
 109   bool HasMOVBE;
 110
 111   /// HasRDRAND - True if the processor has the RDRAND instruction.
 112   bool HasRDRAND;
 113
 114   /// HasF16C - Processor has 16-bit floating point conversion instructions.
 115   bool HasF16C;
 116
 117   /// HasFSGSBase - Processor has FS/GS base insturctions.
 118   bool HasFSGSBase;
 119
 120   /// HasLZCNT - Processor has LZCNT instruction.
 121   bool HasLZCNT;
 122
 123   /// HasBMI - Processor has BMI1 instructions.
 124   bool HasBMI;
 125
 126   /// HasBMI2 - Processor has BMI2 instructions.
 127   bool HasBMI2;
 128
 129   /// HasRTM - Processor has RTM instructions.
 130   bool HasRTM;
 131
 132   /// HasHLE - Processor has HLE.
 133   bool HasHLE;
 134
 135   /// HasADX - Processor has ADX instructions.
 136   bool HasADX;
 137
 138   /// HasSHA - Processor has SHA instructions.
 139   bool HasSHA;
 140
 141   /// HasSGX - Processor has SGX instructions.
 142   bool HasSGX;
 143
 144   /// HasPRFCHW - Processor has PRFCHW instructions.
 145   bool HasPRFCHW;
 146
 147   /// HasRDSEED - Processor has RDSEED instructions.
 148   bool HasRDSEED;
 149
 150   /// HasSMAP - Processor has SMAP instructions.
 151   bool HasSMAP;
 152
 153   /// IsBTMemSlow - True if BT (bit test) of memory instructions are slow.
 154   bool IsBTMemSlow;
 155
 156   /// IsSHLDSlow - True if SHLD instructions are slow.
 157   bool IsSHLDSlow;
 158
 159   /// IsUAMemFast - True if unaligned memory access is fast.
 160   bool IsUAMemFast;
 161
 162   /// True if unaligned 32-byte memory accesses are slow.
 163   bool IsUAMem32Slow;
 164
 165   /// HasVectorUAMem - True if SIMD operations can have unaligned memory
 166   /// operands. This may require setting a feature bit in the processor.
 167   bool HasVectorUAMem;
 168
 169   /// HasCmpxchg16b - True if this processor has the CMPXCHG16B instruction;
 170   /// this is true for most x86-64 chips, but not the first AMD chips.
 171   bool HasCmpxchg16b;
 172
 173   /// UseLeaForSP - True if the LEA instruction should be used for adjusting
 174   /// the stack pointer. This is an optimization for Intel Atom processors.
 175   bool UseLeaForSP;
 176
 177   /// HasSlowDivide32 - True if 8-bit divisions are significantly faster than
 178   /// 32-bit divisions and should be used when possible.
 179   bool HasSlowDivide32;
 180
 181   /// HasSlowDivide64 - True if 16-bit divides are significantly faster than
 182   /// 64-bit divisions and should be used when possible.
 183   bool HasSlowDivide64;
 184
 185   /// PadShortFunctions - True if the short functions should be padded to prevent
 186   /// a stall when returning too early.
 187   bool PadShortFunctions;
 188
 189   /// CallRegIndirect - True if the Calls with memory reference should be converted
 190   /// to a register-based indirect call.
 191   bool CallRegIndirect;
 192   /// LEAUsesAG - True if the LEA instruction inputs have to be ready at
 193   ///             address generation (AG) time.
 194   bool LEAUsesAG;
 195
 196   /// SlowLEA - True if the LEA instruction with certain arguments is slow
 197   bool SlowLEA;
 198
 199   /// SlowIncDec - True if INC and DEC instructions are slow when writing to flags
 200   bool SlowIncDec;
 201
 202   /// Use the RSQRT* instructions to optimize square root calculations.
 203   /// For this to be profitable, the cost of FSQRT and FDIV must be
 204   /// substantially higher than normal FP ops like FADD and FMUL.
 205   bool UseSqrtEst;
 206
 207   /// Use the RCP* instructions to optimize FP division calculations.
 208   /// For this to be profitable, the cost of FDIV must be
 209   /// substantially higher than normal FP ops like FADD and FMUL.
 210   bool UseReciprocalEst;
 211
 212   /// Processor has AVX-512 PreFetch Instructions
 213   bool HasPFI;
 214
 215   /// Processor has AVX-512 Exponential and Reciprocal Instructions
 216   bool HasERI;
 217
 218   /// Processor has AVX-512 Conflict Detection Instructions
 219   bool HasCDI;
 220
 221   /// Processor has AVX-512 Doubleword and Quadword instructions
 222   bool HasDQI;
 223
 224   /// Processor has AVX-512 Byte and Word instructions
 225   bool HasBWI;
 226
 227   /// Processor has AVX-512 Vector Length eXtenstions
 228   bool HasVLX;
 229
 230   /// stackAlignment - The minimum alignment known to hold of the stack frame on
 231   /// entry to the function and which must be maintained by every function.
 232   unsigned stackAlignment;
 233
 234   /// Max. memset / memcpy size that is turned into rep/movs, rep/stos ops.
 235   ///
 236   unsigned MaxInlineSizeThreshold;
 237
 238   /// TargetTriple - What processor and OS we're targeting.
 239   Triple TargetTriple;
 240
 241   /// Instruction itineraries for scheduling
 242   InstrItineraryData InstrItins;
 243
 244 private:
 245
 246   /// StackAlignOverride - Override the stack alignment.
 247   unsigned StackAlignOverride;
 248
 249   /// In64BitMode - True if compiling for 64-bit, false for 16-bit or 32-bit.
 250   bool In64BitMode;
 251
 252   /// In32BitMode - True if compiling for 32-bit, false for 16-bit or 64-bit.
 253   bool In32BitMode;
 254
 255   /// In16BitMode - True if compiling for 16-bit, false for 32-bit or 64-bit.
 256   bool In16BitMode;
 257
 258   X86SelectionDAGInfo TSInfo;
 259   // Ordering here is important. X86InstrInfo initializes X86RegisterInfo which
 260   // X86TargetLowering needs.
 261   X86InstrInfo InstrInfo;
 262   X86TargetLowering TLInfo;
 263   X86FrameLowering FrameLowering;
 264
 265 public:
 266   /// This constructor initializes the data members to match that
 267   /// of the specified triple.
 268   ///
 269   X86Subtarget(const std::string &TT, const std::string &CPU,
 270                const std::string &FS, const X86TargetMachine &TM,
 271                unsigned StackAlignOverride);
 272
 273   const X86TargetLowering *getTargetLowering() const override {
 274     return &TLInfo;
 275   }
 276   const X86InstrInfo *getInstrInfo() const override { return &InstrInfo; }
 277   const X86FrameLowering *getFrameLowering() const override {
 278     return &FrameLowering;
 279   }
 280   const X86SelectionDAGInfo *getSelectionDAGInfo() const override {
 281     return &TSInfo;
 282   }
 283   const X86RegisterInfo *getRegisterInfo() const override {
 284     return &getInstrInfo()->getRegisterInfo();
 285   }
 286
 287   /// getStackAlignment - Returns the minimum alignment known to hold of the
 288   /// stack frame on entry to the function and which must be maintained by every
 289   /// function for this subtarget.
 290   unsigned getStackAlignment() const { return stackAlignment; }
 291
 292   /// getMaxInlineSizeThreshold - Returns the maximum memset / memcpy size
 293   /// that still makes it profitable to inline the call.
 294   unsigned getMaxInlineSizeThreshold() const { return MaxInlineSizeThreshold; }
 295
 296   /// ParseSubtargetFeatures - Parses features string setting specified
 297   /// subtarget options.  Definition of function is auto generated by tblgen.
 298   void ParseSubtargetFeatures(StringRef CPU, StringRef FS);
 299
 300 private:
 301   /// \brief Initialize the full set of dependencies so we can use an initializer
 302   /// list for X86Subtarget.
 303   X86Subtarget &initializeSubtargetDependencies(StringRef CPU, StringRef FS);
 304   void initializeEnvironment();
 305   void initSubtargetFeatures(StringRef CPU, StringRef FS);
 306 public:
 307   /// Is this x86_64? (disregarding specific ABI / programming model)
 308   bool is64Bit() const {
 309     return In64BitMode;
 310   }
 311
 312   bool is32Bit() const {
 313     return In32BitMode;
 314   }
 315
 316   bool is16Bit() const {
 317     return In16BitMode;
 318   }
 319
 320   /// Is this x86_64 with the ILP32 programming model (x32 ABI)?
 321   bool isTarget64BitILP32() const {
 322     return In64BitMode && (TargetTriple.getEnvironment() == Triple::GNUX32 ||
 323                            TargetTriple.isOSNaCl());
 324   }
 325
 326   /// Is this x86_64 with the LP64 programming model (standard AMD64, no x32)?
 327   bool isTarget64BitLP64() const {
 328     return In64BitMode && (TargetTriple.getEnvironment() != Triple::GNUX32 &&
 329                            !TargetTriple.isOSNaCl());
 330   }
 331
 332   PICStyles::Style getPICStyle() const { return PICStyle; }
 333   void setPICStyle(PICStyles::Style Style)  { PICStyle = Style; }
 334
 335   bool hasCMov() const { return HasCMov; }
 336   bool hasMMX() const { return X86SSELevel >= MMX; }
 337   bool hasSSE1() const { return X86SSELevel >= SSE1; }
 338   bool hasSSE2() const { return X86SSELevel >= SSE2; }
 339   bool hasSSE3() const { return X86SSELevel >= SSE3; }
 340   bool hasSSSE3() const { return X86SSELevel >= SSSE3; }
 341   bool hasSSE41() const { return X86SSELevel >= SSE41; }
 342   bool hasSSE42() const { return X86SSELevel >= SSE42; }
 343   bool hasAVX() const { return X86SSELevel >= AVX; }
 344   bool hasAVX2() const { return X86SSELevel >= AVX2; }
 345   bool hasAVX512() const { return X86SSELevel >= AVX512F; }
 346   bool hasFp256() const { return hasAVX(); }
 347   bool hasInt256() const { return hasAVX2(); }
 348   bool hasSSE4A() const { return HasSSE4A; }
 349   bool has3DNow() const { return X863DNowLevel >= ThreeDNow; }
 350   bool has3DNowA() const { return X863DNowLevel >= ThreeDNowA; }
 351   bool hasPOPCNT() const { return HasPOPCNT; }
 352   bool hasAES() const { return HasAES; }
 353   bool hasPCLMUL() const { return HasPCLMUL; }
 354   bool hasFMA() const { return HasFMA; }
 355   // FIXME: Favor FMA when both are enabled. Is this the right thing to do?
 356   bool hasFMA4() const { return HasFMA4 && !HasFMA; }
 357   bool hasXOP() const { return HasXOP; }
 358   bool hasTBM() const { return HasTBM; }
 359   bool hasMOVBE() const { return HasMOVBE; }
 360   bool hasRDRAND() const { return HasRDRAND; }
 361   bool hasF16C() const { return HasF16C; }
 362   bool hasFSGSBase() const { return HasFSGSBase; }
 363   bool hasLZCNT() const { return HasLZCNT; }
 364   bool hasBMI() const { return HasBMI; }
 365   bool hasBMI2() const { return HasBMI2; }
 366   bool hasRTM() const { return HasRTM; }
 367   bool hasHLE() const { return HasHLE; }
 368   bool hasADX() const { return HasADX; }
 369   bool hasSHA() const { return HasSHA; }
 370   bool hasSGX() const { return HasSGX; }
 371   bool hasPRFCHW() const { return HasPRFCHW; }
 372   bool hasRDSEED() const { return HasRDSEED; }
 373   bool hasSMAP() const { return HasSMAP; }
 374   bool isBTMemSlow() const { return IsBTMemSlow; }
 375   bool isSHLDSlow() const { return IsSHLDSlow; }
 376   bool isUnalignedMemAccessFast() const { return IsUAMemFast; }
 377   bool isUnalignedMem32Slow() const { return IsUAMem32Slow; }
 378   bool hasVectorUAMem() const { return HasVectorUAMem; }
 379   bool hasCmpxchg16b() const { return HasCmpxchg16b; }
 380   bool useLeaForSP() const { return UseLeaForSP; }
 381   bool hasSlowDivide32() const { return HasSlowDivide32; }
 382   bool hasSlowDivide64() const { return HasSlowDivide64; }
 383   bool padShortFunctions() const { return PadShortFunctions; }
 384   bool callRegIndirect() const { return CallRegIndirect; }
 385   bool LEAusesAG() const { return LEAUsesAG; }
 386   bool slowLEA() const { return SlowLEA; }
 387   bool slowIncDec() const { return SlowIncDec; }
 388   bool useSqrtEst() const { return UseSqrtEst; }
 389   bool useReciprocalEst() const { return UseReciprocalEst; }
 390   bool hasCDI() const { return HasCDI; }
 391   bool hasPFI() const { return HasPFI; }
 392   bool hasERI() const { return HasERI; }
 393   bool hasDQI() const { return HasDQI; }
 394   bool hasBWI() const { return HasBWI; }
 395   bool hasVLX() const { return HasVLX; }
 396
 397   bool isAtom() const { return X86ProcFamily == IntelAtom; }
 398   bool isSLM() const { return X86ProcFamily == IntelSLM; }
 399
 400   const Triple &getTargetTriple() const { return TargetTriple; }
 401
 402   bool isTargetDarwin() const { return TargetTriple.isOSDarwin(); }
 403   bool isTargetFreeBSD() const { return TargetTriple.isOSFreeBSD(); }
 404   bool isTargetDragonFly() const { return TargetTriple.isOSDragonFly(); }
 405   bool isTargetSolaris() const { return TargetTriple.isOSSolaris(); }
 406
 407   bool isTargetELF() const { return TargetTriple.isOSBinFormatELF(); }
 408   bool isTargetCOFF() const { return TargetTriple.isOSBinFormatCOFF(); }
 409   bool isTargetMachO() const { return TargetTriple.isOSBinFormatMachO(); }
 410
 411   bool isTargetLinux() const { return TargetTriple.isOSLinux(); }
 412   bool isTargetNaCl() const { return TargetTriple.isOSNaCl(); }
 413   bool isTargetNaCl32() const { return isTargetNaCl() && !is64Bit(); }
 414   bool isTargetNaCl64() const { return isTargetNaCl() && is64Bit(); }
 415
 416   bool isTargetWindowsMSVC() const {
 417     return TargetTriple.isWindowsMSVCEnvironment();
 418   }
 419
 420   bool isTargetKnownWindowsMSVC() const {
 421     return TargetTriple.isKnownWindowsMSVCEnvironment();
 422   }
 423
 424   bool isTargetWindowsCygwin() const {
 425     return TargetTriple.isWindowsCygwinEnvironment();
 426   }
 427
 428   bool isTargetWindowsGNU() const {
 429     return TargetTriple.isWindowsGNUEnvironment();
 430   }
 431
 432   bool isTargetWindowsItanium() const {
 433     return TargetTriple.isWindowsItaniumEnvironment();
 434   }
 435
 436   bool isTargetCygMing() const { return TargetTriple.isOSCygMing(); }
 437
 438   bool isOSWindows() const { return TargetTriple.isOSWindows(); }
 439
 440   bool isTargetWin64() const {
 441     return In64BitMode && TargetTriple.isOSWindows();
 442   }
 443
 444   bool isTargetWin32() const {
 445     return !In64BitMode && (isTargetCygMing() || isTargetKnownWindowsMSVC());
 446   }
 447
 448   bool isPICStyleSet() const { return PICStyle != PICStyles::None; }
 449   bool isPICStyleGOT() const { return PICStyle == PICStyles::GOT; }
 450   bool isPICStyleRIPRel() const { return PICStyle == PICStyles::RIPRel; }
 451
 452   bool isPICStyleStubPIC() const {
 453     return PICStyle == PICStyles::StubPIC;
 454   }
 455
 456   bool isPICStyleStubNoDynamic() const {
 457     return PICStyle == PICStyles::StubDynamicNoPIC;
 458   }
 459   bool isPICStyleStubAny() const {
 460     return PICStyle == PICStyles::StubDynamicNoPIC ||
 461            PICStyle == PICStyles::StubPIC;
 462   }
 463
 464   bool isCallingConvWin64(CallingConv::ID CC) const {
 465     return (isTargetWin64() && CC != CallingConv::X86_64_SysV) ||
 466            CC == CallingConv::X86_64_Win64;
 467   }
 468
 469   /// ClassifyGlobalReference - Classify a global variable reference for the
 470   /// current subtarget according to how we should reference it in a non-pcrel
 471   /// context.
 472   unsigned char ClassifyGlobalReference(const GlobalValue *GV,
 473                                         const TargetMachine &TM)const;
 474
 475   /// ClassifyBlockAddressReference - Classify a blockaddress reference for the
 476   /// current subtarget according to how we should reference it in a non-pcrel
 477   /// context.
 478   unsigned char ClassifyBlockAddressReference() const;
 479
 480   /// IsLegalToCallImmediateAddr - Return true if the subtarget allows calls
 481   /// to immediate address.
 482   bool IsLegalToCallImmediateAddr(const TargetMachine &TM) const;
 483
 484   /// This function returns the name of a function which has an interface
 485   /// like the non-standard bzero function, if such a function exists on
 486   /// the current subtarget and it is considered prefereable over
 487   /// memset with zero passed as the second argument. Otherwise it
 488   /// returns null.
 489   const char *getBZeroEntry() const;
 490
 491   /// This function returns true if the target has sincos() routine in its
 492   /// compiler runtime or math libraries.
 493   bool hasSinCos() const;
 494
 495   /// Enable the MachineScheduler pass for all X86 subtargets.
 496   bool enableMachineScheduler() const override { return true; }
 497
 498   bool enableEarlyIfConversion() const override;
 499
 500   /// getInstrItins = Return the instruction itineraries based on the
 501   /// subtarget selection.
 502   const InstrItineraryData *getInstrItineraryData() const override {
 503     return &InstrItins;
 504   }
 505
 506   AntiDepBreakMode getAntiDepBreakMode() const override {
 507     return TargetSubtargetInfo::ANTIDEP_CRITICAL;
 508   }
 509 };
 510
 511 } // End llvm namespace
 512
 513 #endif