lib/Target/X86/X86SchedSandyBridge.td

   1 //=- X86SchedSandyBridge.td - X86 Sandy Bridge Scheduling ----*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the machine model for Sandy Bridge to support instruction
  11 // scheduling and other instruction cost heuristics.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 def SandyBridgeModel : SchedMachineModel {
  16   // All x86 instructions are modeled as a single micro-op, and SB can decode 4
  17   // instructions per cycle.
  18   // FIXME: Identify instructions that aren't a single fused micro-op.
  19   let IssueWidth = 4;
  20   let MinLatency = 0; // 0 = Out-of-order execution.
  21   let LoadLatency = 4;
  22   let MispredictPenalty = 16;
  23 }
  24
  25 let SchedModel = SandyBridgeModel in {
  26
  27 // Sandy Bridge can issue micro-ops to 6 different ports in one cycle.
  28
  29 // Ports 0, 1, and 5 handle all computation.
  30 def SBPort0 : ProcResource<1>;
  31 def SBPort1 : ProcResource<1>;
  32 def SBPort5 : ProcResource<1>;
  33
  34 // Ports 2 and 3 are identical. They handle loads and the address half of
  35 // stores.
  36 def SBPort23 : ProcResource<2>;
  37
  38 // Port 4 gets the data half of stores. Store data can be available later than
  39 // the store address, but since we don't model the latency of stores, we can
  40 // ignore that.
  41 def SBPort4 : ProcResource<1>;
  42
  43 // Many micro-ops are capable of issuing on multiple ports.
  44 def SBPort05  : ProcResGroup<[SBPort0, SBPort5]>;
  45 def SBPort15  : ProcResGroup<[SBPort1, SBPort5]>;
  46 def SBPort015 : ProcResGroup<[SBPort0, SBPort1, SBPort5]>;
  47
  48 // Integer division issued on port 0.
  49 def SBDivider : ProcResource<1>;
  50
  51 // Loads are 4 cycles, so ReadAfterLd registers needn't be available until 4
  52 // cycles after the memory operand.
  53 def : ReadAdvance<ReadAfterLd, 4>;
  54
  55 // Many SchedWrites are defined in pairs with and without a folded load.
  56 // Instructions with folded loads are usually micro-fused, so they only appear
  57 // as two micro-ops when queued in the reservation station.
  58 // This multiclass defines the resource usage for variants with and without
  59 // folded loads.
  60 multiclass SBWriteResPair<X86FoldableSchedWrite SchedRW,
  61                           ProcResourceKind ExePort,
  62                           int Lat> {
  63   // Register variant is using a single cycle on ExePort.
  64   def : WriteRes<SchedRW, [ExePort]> { let Latency = Lat; }
  65
  66   // Memory variant also uses a cycle on port 2/3 and adds 4 cycles to the
  67   // latency.
  68   def : WriteRes<SchedRW.Folded, [SBPort23, ExePort]> {
  69      let Latency = !add(Lat, 4);
  70   }
  71 }
  72
  73 // A folded store needs a cycle on port 4 for the store data, but it does not
  74 // need an extra port 2/3 cycle to recompute the address.
  75 def : WriteRes<WriteRMW, [SBPort4]>;
  76
  77 def : WriteRes<WriteStore, [SBPort23, SBPort4]>;
  78 def : WriteRes<WriteLoad,  [SBPort23]> { let Latency = 4; }
  79 def : WriteRes<WriteMove,  [SBPort015]>;
  80 def : WriteRes<WriteZero,  []>;
  81
  82 defm : SBWriteResPair<WriteALU,   SBPort015, 1>;
  83 defm : SBWriteResPair<WriteIMul,  SBPort1,   3>;
  84 defm : SBWriteResPair<WriteShift, SBPort05,  1>;
  85 defm : SBWriteResPair<WriteJump,  SBPort5,   1>;
  86
  87 // This is for simple LEAs with one or two input operands.
  88 // The complex ones can only execute on port 1, and they require two cycles on
  89 // the port to read all inputs. We don't model that.
  90 def : WriteRes<WriteLEA, [SBPort15]>;
  91
  92 // This is quite rough, latency depends on the dividend.
  93 def : WriteRes<WriteIDiv, [SBPort0, SBDivider]> {
  94   let Latency = 25;
  95   let ResourceCycles = [1, 10];
  96 }
  97 def : WriteRes<WriteIDivLd, [SBPort23, SBPort0, SBDivider]> {
  98   let Latency = 29;
  99   let ResourceCycles = [1, 1, 10];
 100 }
 101
 102 // Scalar and vector floating point.
 103 defm : SBWriteResPair<WriteFAdd,   SBPort1, 3>;
 104 defm : SBWriteResPair<WriteFMul,   SBPort0, 5>;
 105 defm : SBWriteResPair<WriteFDiv,   SBPort0, 12>; // 10-14 cycles.
 106 defm : SBWriteResPair<WriteFRcp,   SBPort0, 5>;
 107 defm : SBWriteResPair<WriteFSqrt,  SBPort0, 15>;
 108 defm : SBWriteResPair<WriteCvtF2I, SBPort1, 3>;
 109 defm : SBWriteResPair<WriteCvtI2F, SBPort1, 4>;
 110 defm : SBWriteResPair<WriteCvtF2F, SBPort1, 3>;
 111
 112 // Vector integer operations.
 113 defm : SBWriteResPair<WriteVecShift, SBPort05,  1>;
 114 defm : SBWriteResPair<WriteVecLogic, SBPort015, 1>;
 115 defm : SBWriteResPair<WriteVecALU,   SBPort15,  1>;
 116 defm : SBWriteResPair<WriteVecIMul,  SBPort0,   5>;
 117 defm : SBWriteResPair<WriteShuffle,  SBPort15,  1>;
 118
 119 def : WriteRes<WriteSystem,     [SBPort015]> { let Latency = 100; }
 120 def : WriteRes<WriteMicrocoded, [SBPort015]> { let Latency = 100; }
 121 } // SchedModel