lib/Target/X86/X86RegisterInfo.td

   1 //===- X86RegisterInfo.td - Describe the X86 Register File --*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 Register file, defining the registers themselves,
  11 // aliases between the registers, and the register classes built out of the
  12 // registers.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 //  Register definitions...
  18 //
  19 let Namespace = "X86" in {
  20
  21   // Subregister indices.
  22   def sub_8bit    : SubRegIndex;
  23   def sub_8bit_hi : SubRegIndex;
  24   def sub_16bit   : SubRegIndex;
  25   def sub_32bit   : SubRegIndex;
  26
  27   def sub_ss  : SubRegIndex;
  28   def sub_sd  : SubRegIndex;
  29   def sub_xmm : SubRegIndex;
  30
  31
  32   // In the register alias definitions below, we define which registers alias
  33   // which others.  We only specify which registers the small registers alias,
  34   // because the register file generator is smart enough to figure out that
  35   // AL aliases AX if we tell it that AX aliased AL (for example).
  36
  37   // Dwarf numbering is different for 32-bit and 64-bit, and there are
  38   // variations by target as well. Currently the first entry is for X86-64,
  39   // second - for EH on X86-32/Darwin and third is 'generic' one (X86-32/Linux
  40   // and debug information on X86-32/Darwin)
  41
  42   // 8-bit registers
  43   // Low registers
  44   def AL : Register<"al">, DwarfRegNum<[0, 0, 0]>;
  45   def DL : Register<"dl">, DwarfRegNum<[1, 2, 2]>;
  46   def CL : Register<"cl">, DwarfRegNum<[2, 1, 1]>;
  47   def BL : Register<"bl">, DwarfRegNum<[3, 3, 3]>;
  48
  49   // X86-64 only
  50   def SIL : Register<"sil">, DwarfRegNum<[4, 6, 6]>;
  51   def DIL : Register<"dil">, DwarfRegNum<[5, 7, 7]>;
  52   def BPL : Register<"bpl">, DwarfRegNum<[6, 4, 5]>;
  53   def SPL : Register<"spl">, DwarfRegNum<[7, 5, 4]>;
  54   def R8B  : Register<"r8b">,  DwarfRegNum<[8, -2, -2]>;
  55   def R9B  : Register<"r9b">,  DwarfRegNum<[9, -2, -2]>;
  56   def R10B : Register<"r10b">, DwarfRegNum<[10, -2, -2]>;
  57   def R11B : Register<"r11b">, DwarfRegNum<[11, -2, -2]>;
  58   def R12B : Register<"r12b">, DwarfRegNum<[12, -2, -2]>;
  59   def R13B : Register<"r13b">, DwarfRegNum<[13, -2, -2]>;
  60   def R14B : Register<"r14b">, DwarfRegNum<[14, -2, -2]>;
  61   def R15B : Register<"r15b">, DwarfRegNum<[15, -2, -2]>;
  62
  63   // High registers. On x86-64, these cannot be used in any instruction
  64   // with a REX prefix.
  65   def AH : Register<"ah">, DwarfRegNum<[0, 0, 0]>;
  66   def DH : Register<"dh">, DwarfRegNum<[1, 2, 2]>;
  67   def CH : Register<"ch">, DwarfRegNum<[2, 1, 1]>;
  68   def BH : Register<"bh">, DwarfRegNum<[3, 3, 3]>;
  69
  70   // 16-bit registers
  71   let SubRegIndices = [sub_8bit, sub_8bit_hi] in {
  72   def AX : RegisterWithSubRegs<"ax", [AL,AH]>, DwarfRegNum<[0, 0, 0]>;
  73   def DX : RegisterWithSubRegs<"dx", [DL,DH]>, DwarfRegNum<[1, 2, 2]>;
  74   def CX : RegisterWithSubRegs<"cx", [CL,CH]>, DwarfRegNum<[2, 1, 1]>;
  75   def BX : RegisterWithSubRegs<"bx", [BL,BH]>, DwarfRegNum<[3, 3, 3]>;
  76   }
  77   let SubRegIndices = [sub_8bit] in {
  78   def SI : RegisterWithSubRegs<"si", [SIL]>, DwarfRegNum<[4, 6, 6]>;
  79   def DI : RegisterWithSubRegs<"di", [DIL]>, DwarfRegNum<[5, 7, 7]>;
  80   def BP : RegisterWithSubRegs<"bp", [BPL]>, DwarfRegNum<[6, 4, 5]>;
  81   def SP : RegisterWithSubRegs<"sp", [SPL]>, DwarfRegNum<[7, 5, 4]>;
  82   }
  83   def IP : Register<"ip">, DwarfRegNum<[16]>;
  84
  85   // X86-64 only
  86   let SubRegIndices = [sub_8bit] in {
  87   def R8W  : RegisterWithSubRegs<"r8w", [R8B]>, DwarfRegNum<[8, -2, -2]>;
  88   def R9W  : RegisterWithSubRegs<"r9w", [R9B]>, DwarfRegNum<[9, -2, -2]>;
  89   def R10W : RegisterWithSubRegs<"r10w", [R10B]>, DwarfRegNum<[10, -2, -2]>;
  90   def R11W : RegisterWithSubRegs<"r11w", [R11B]>, DwarfRegNum<[11, -2, -2]>;
  91   def R12W : RegisterWithSubRegs<"r12w", [R12B]>, DwarfRegNum<[12, -2, -2]>;
  92   def R13W : RegisterWithSubRegs<"r13w", [R13B]>, DwarfRegNum<[13, -2, -2]>;
  93   def R14W : RegisterWithSubRegs<"r14w", [R14B]>, DwarfRegNum<[14, -2, -2]>;
  94   def R15W : RegisterWithSubRegs<"r15w", [R15B]>, DwarfRegNum<[15, -2, -2]>;
  95   }
  96   // 32-bit registers
  97   let SubRegIndices = [sub_16bit] in {
  98   def EAX : RegisterWithSubRegs<"eax", [AX]>, DwarfRegNum<[0, 0, 0]>;
  99   def EDX : RegisterWithSubRegs<"edx", [DX]>, DwarfRegNum<[1, 2, 2]>;
 100   def ECX : RegisterWithSubRegs<"ecx", [CX]>, DwarfRegNum<[2, 1, 1]>;
 101   def EBX : RegisterWithSubRegs<"ebx", [BX]>, DwarfRegNum<[3, 3, 3]>;
 102   def ESI : RegisterWithSubRegs<"esi", [SI]>, DwarfRegNum<[4, 6, 6]>;
 103   def EDI : RegisterWithSubRegs<"edi", [DI]>, DwarfRegNum<[5, 7, 7]>;
 104   def EBP : RegisterWithSubRegs<"ebp", [BP]>, DwarfRegNum<[6, 4, 5]>;
 105   def ESP : RegisterWithSubRegs<"esp", [SP]>, DwarfRegNum<[7, 5, 4]>;
 106   def EIP : RegisterWithSubRegs<"eip", [IP]>, DwarfRegNum<[16, 8, 8]>;
 107
 108   // X86-64 only
 109   def R8D  : RegisterWithSubRegs<"r8d", [R8W]>, DwarfRegNum<[8, -2, -2]>;
 110   def R9D  : RegisterWithSubRegs<"r9d", [R9W]>, DwarfRegNum<[9, -2, -2]>;
 111   def R10D : RegisterWithSubRegs<"r10d", [R10W]>, DwarfRegNum<[10, -2, -2]>;
 112   def R11D : RegisterWithSubRegs<"r11d", [R11W]>, DwarfRegNum<[11, -2, -2]>;
 113   def R12D : RegisterWithSubRegs<"r12d", [R12W]>, DwarfRegNum<[12, -2, -2]>;
 114   def R13D : RegisterWithSubRegs<"r13d", [R13W]>, DwarfRegNum<[13, -2, -2]>;
 115   def R14D : RegisterWithSubRegs<"r14d", [R14W]>, DwarfRegNum<[14, -2, -2]>;
 116   def R15D : RegisterWithSubRegs<"r15d", [R15W]>, DwarfRegNum<[15, -2, -2]>;
 117   }
 118
 119   // 64-bit registers, X86-64 only
 120   let SubRegIndices = [sub_32bit] in {
 121   def RAX : RegisterWithSubRegs<"rax", [EAX]>, DwarfRegNum<[0, -2, -2]>;
 122   def RDX : RegisterWithSubRegs<"rdx", [EDX]>, DwarfRegNum<[1, -2, -2]>;
 123   def RCX : RegisterWithSubRegs<"rcx", [ECX]>, DwarfRegNum<[2, -2, -2]>;
 124   def RBX : RegisterWithSubRegs<"rbx", [EBX]>, DwarfRegNum<[3, -2, -2]>;
 125   def RSI : RegisterWithSubRegs<"rsi", [ESI]>, DwarfRegNum<[4, -2, -2]>;
 126   def RDI : RegisterWithSubRegs<"rdi", [EDI]>, DwarfRegNum<[5, -2, -2]>;
 127   def RBP : RegisterWithSubRegs<"rbp", [EBP]>, DwarfRegNum<[6, -2, -2]>;
 128   def RSP : RegisterWithSubRegs<"rsp", [ESP]>, DwarfRegNum<[7, -2, -2]>;
 129
 130   def R8  : RegisterWithSubRegs<"r8", [R8D]>, DwarfRegNum<[8, -2, -2]>;
 131   def R9  : RegisterWithSubRegs<"r9", [R9D]>, DwarfRegNum<[9, -2, -2]>;
 132   def R10 : RegisterWithSubRegs<"r10", [R10D]>, DwarfRegNum<[10, -2, -2]>;
 133   def R11 : RegisterWithSubRegs<"r11", [R11D]>, DwarfRegNum<[11, -2, -2]>;
 134   def R12 : RegisterWithSubRegs<"r12", [R12D]>, DwarfRegNum<[12, -2, -2]>;
 135   def R13 : RegisterWithSubRegs<"r13", [R13D]>, DwarfRegNum<[13, -2, -2]>;
 136   def R14 : RegisterWithSubRegs<"r14", [R14D]>, DwarfRegNum<[14, -2, -2]>;
 137   def R15 : RegisterWithSubRegs<"r15", [R15D]>, DwarfRegNum<[15, -2, -2]>;
 138   def RIP : RegisterWithSubRegs<"rip", [EIP]>,  DwarfRegNum<[16, -2, -2]>;
 139   }
 140
 141   // MMX Registers. These are actually aliased to ST0 .. ST7
 142   def MM0 : Register<"mm0">, DwarfRegNum<[41, 29, 29]>;
 143   def MM1 : Register<"mm1">, DwarfRegNum<[42, 30, 30]>;
 144   def MM2 : Register<"mm2">, DwarfRegNum<[43, 31, 31]>;
 145   def MM3 : Register<"mm3">, DwarfRegNum<[44, 32, 32]>;
 146   def MM4 : Register<"mm4">, DwarfRegNum<[45, 33, 33]>;
 147   def MM5 : Register<"mm5">, DwarfRegNum<[46, 34, 34]>;
 148   def MM6 : Register<"mm6">, DwarfRegNum<[47, 35, 35]>;
 149   def MM7 : Register<"mm7">, DwarfRegNum<[48, 36, 36]>;
 150
 151   // Pseudo Floating Point registers
 152   def FP0 : Register<"fp0">;
 153   def FP1 : Register<"fp1">;
 154   def FP2 : Register<"fp2">;
 155   def FP3 : Register<"fp3">;
 156   def FP4 : Register<"fp4">;
 157   def FP5 : Register<"fp5">;
 158   def FP6 : Register<"fp6">;
 159
 160   // XMM Registers, used by the various SSE instruction set extensions.
 161   // The sub_ss and sub_sd subregs are the same registers with another regclass.
 162   let CompositeIndices = [(sub_ss), (sub_sd)] in {
 163   def XMM0: Register<"xmm0">, DwarfRegNum<[17, 21, 21]>;
 164   def XMM1: Register<"xmm1">, DwarfRegNum<[18, 22, 22]>;
 165   def XMM2: Register<"xmm2">, DwarfRegNum<[19, 23, 23]>;
 166   def XMM3: Register<"xmm3">, DwarfRegNum<[20, 24, 24]>;
 167   def XMM4: Register<"xmm4">, DwarfRegNum<[21, 25, 25]>;
 168   def XMM5: Register<"xmm5">, DwarfRegNum<[22, 26, 26]>;
 169   def XMM6: Register<"xmm6">, DwarfRegNum<[23, 27, 27]>;
 170   def XMM7: Register<"xmm7">, DwarfRegNum<[24, 28, 28]>;
 171
 172   // X86-64 only
 173   def XMM8:  Register<"xmm8">,  DwarfRegNum<[25, -2, -2]>;
 174   def XMM9:  Register<"xmm9">,  DwarfRegNum<[26, -2, -2]>;
 175   def XMM10: Register<"xmm10">, DwarfRegNum<[27, -2, -2]>;
 176   def XMM11: Register<"xmm11">, DwarfRegNum<[28, -2, -2]>;
 177   def XMM12: Register<"xmm12">, DwarfRegNum<[29, -2, -2]>;
 178   def XMM13: Register<"xmm13">, DwarfRegNum<[30, -2, -2]>;
 179   def XMM14: Register<"xmm14">, DwarfRegNum<[31, -2, -2]>;
 180   def XMM15: Register<"xmm15">, DwarfRegNum<[32, -2, -2]>;
 181   }
 182
 183   // YMM Registers, used by AVX instructions
 184   // The sub_ss and sub_sd subregs are the same registers with another regclass.
 185   let CompositeIndices = [(sub_ss), (sub_sd)], SubRegIndices = [sub_xmm] in {
 186   def YMM0: RegisterWithSubRegs<"ymm0", [XMM0]>, DwarfRegNum<[17, 21, 21]>;
 187   def YMM1: RegisterWithSubRegs<"ymm1", [XMM1]>, DwarfRegNum<[18, 22, 22]>;
 188   def YMM2: RegisterWithSubRegs<"ymm2", [XMM2]>, DwarfRegNum<[19, 23, 23]>;
 189   def YMM3: RegisterWithSubRegs<"ymm3", [XMM3]>, DwarfRegNum<[20, 24, 24]>;
 190   def YMM4: RegisterWithSubRegs<"ymm4", [XMM4]>, DwarfRegNum<[21, 25, 25]>;
 191   def YMM5: RegisterWithSubRegs<"ymm5", [XMM5]>, DwarfRegNum<[22, 26, 26]>;
 192   def YMM6: RegisterWithSubRegs<"ymm6", [XMM6]>, DwarfRegNum<[23, 27, 27]>;
 193   def YMM7: RegisterWithSubRegs<"ymm7", [XMM7]>, DwarfRegNum<[24, 28, 28]>;
 194   def YMM8:  RegisterWithSubRegs<"ymm8", [XMM8]>,  DwarfRegNum<[25, -2, -2]>;
 195   def YMM9:  RegisterWithSubRegs<"ymm9", [XMM9]>,  DwarfRegNum<[26, -2, -2]>;
 196   def YMM10: RegisterWithSubRegs<"ymm10", [XMM10]>, DwarfRegNum<[27, -2, -2]>;
 197   def YMM11: RegisterWithSubRegs<"ymm11", [XMM11]>, DwarfRegNum<[28, -2, -2]>;
 198   def YMM12: RegisterWithSubRegs<"ymm12", [XMM12]>, DwarfRegNum<[29, -2, -2]>;
 199   def YMM13: RegisterWithSubRegs<"ymm13", [XMM13]>, DwarfRegNum<[30, -2, -2]>;
 200   def YMM14: RegisterWithSubRegs<"ymm14", [XMM14]>, DwarfRegNum<[31, -2, -2]>;
 201   def YMM15: RegisterWithSubRegs<"ymm15", [XMM15]>, DwarfRegNum<[32, -2, -2]>;
 202   }
 203
 204   // Floating point stack registers
 205   def ST0 : Register<"st(0)">, DwarfRegNum<[33, 12, 11]>;
 206   def ST1 : Register<"st(1)">, DwarfRegNum<[34, 13, 12]>;
 207   def ST2 : Register<"st(2)">, DwarfRegNum<[35, 14, 13]>;
 208   def ST3 : Register<"st(3)">, DwarfRegNum<[36, 15, 14]>;
 209   def ST4 : Register<"st(4)">, DwarfRegNum<[37, 16, 15]>;
 210   def ST5 : Register<"st(5)">, DwarfRegNum<[38, 17, 16]>;
 211   def ST6 : Register<"st(6)">, DwarfRegNum<[39, 18, 17]>;
 212   def ST7 : Register<"st(7)">, DwarfRegNum<[40, 19, 18]>;
 213
 214   // Status flags register
 215   def EFLAGS : Register<"flags">;
 216
 217   // Segment registers
 218   def CS : Register<"cs">;
 219   def DS : Register<"ds">;
 220   def SS : Register<"ss">;
 221   def ES : Register<"es">;
 222   def FS : Register<"fs">;
 223   def GS : Register<"gs">;
 224
 225   // Debug registers
 226   def DR0 : Register<"dr0">;
 227   def DR1 : Register<"dr1">;
 228   def DR2 : Register<"dr2">;
 229   def DR3 : Register<"dr3">;
 230   def DR4 : Register<"dr4">;
 231   def DR5 : Register<"dr5">;
 232   def DR6 : Register<"dr6">;
 233   def DR7 : Register<"dr7">;
 234
 235   // Condition registers
 236   def CR0 : Register<"cr0">;
 237   def CR1 : Register<"cr1">;
 238   def CR2 : Register<"cr2">;
 239   def CR3 : Register<"cr3">;
 240   def CR4 : Register<"cr4">;
 241   def CR5 : Register<"cr5">;
 242   def CR6 : Register<"cr6">;
 243   def CR7 : Register<"cr7">;
 244   def CR8 : Register<"cr8">;
 245 }
 246
 247
 248 //===----------------------------------------------------------------------===//
 249 // Register Class Definitions... now that we have all of the pieces, define the
 250 // top-level register classes.  The order specified in the register list is
 251 // implicitly defined to be the register allocation order.
 252 //
 253
 254 // List call-clobbered registers before callee-save registers. RBX, RBP, (and
 255 // R12, R13, R14, and R15 for X86-64) are callee-save registers.
 256 // In 64-mode, there are 12 additional i8 registers, SIL, DIL, BPL, SPL, and
 257 // R8B, ... R15B.
 258 // Allocate R12 and R13 last, as these require an extra byte when
 259 // encoded in x86_64 instructions.
 260 // FIXME: Allow AH, CH, DH, BH to be used as general-purpose registers in
 261 // 64-bit mode. The main complication is that they cannot be encoded in an
 262 // instruction requiring a REX prefix, while SIL, DIL, BPL, R8D, etc.
 263 // require a REX prefix. For example, "addb %ah, %dil" and "movzbl %ah, %r8d"
 264 // cannot be encoded.
 265 def GR8 : RegisterClass<"X86", [i8],  8,
 266                         [AL, CL, DL, AH, CH, DH, BL, BH, SIL, DIL, BPL, SPL,
 267                          R8B, R9B, R10B, R11B, R14B, R15B, R12B, R13B]> {
 268   let MethodProtos = [{
 269     iterator allocation_order_begin(const MachineFunction &MF) const;
 270     iterator allocation_order_end(const MachineFunction &MF) const;
 271   }];
 272   let MethodBodies = [{
 273     static const unsigned X86_GR8_AO_64[] = {
 274       X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 275       X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 276       X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B, X86::BPL
 277     };
 278
 279     GR8Class::iterator
 280     GR8Class::allocation_order_begin(const MachineFunction &MF) const {
 281       const TargetMachine &TM = MF.getTarget();
 282       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 283       if (Subtarget.is64Bit())
 284         return X86_GR8_AO_64;
 285       else
 286         return begin();
 287     }
 288
 289     GR8Class::iterator
 290     GR8Class::allocation_order_end(const MachineFunction &MF) const {
 291       const TargetMachine &TM = MF.getTarget();
 292       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 293       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 294       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 295       // Does the function dedicate RBP / EBP to being a frame ptr?
 296       if (!Subtarget.is64Bit())
 297         // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 298         return begin() + 8;
 299       else if (RI->hasFP(MF) || MFI->getReserveFP())
 300         // If so, don't allocate SPL or BPL.
 301         return array_endof(X86_GR8_AO_64) - 1;
 302       else
 303         // If not, just don't allocate SPL.
 304         return array_endof(X86_GR8_AO_64);
 305     }
 306   }];
 307 }
 308
 309 def GR16 : RegisterClass<"X86", [i16], 16,
 310                          [AX, CX, DX, SI, DI, BX, BP, SP,
 311                           R8W, R9W, R10W, R11W, R14W, R15W, R12W, R13W]> {
 312   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi)];
 313   let MethodProtos = [{
 314     iterator allocation_order_begin(const MachineFunction &MF) const;
 315     iterator allocation_order_end(const MachineFunction &MF) const;
 316   }];
 317   let MethodBodies = [{
 318     static const unsigned X86_GR16_AO_64[] = {
 319       X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 320       X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 321       X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W, X86::BP
 322     };
 323
 324     GR16Class::iterator
 325     GR16Class::allocation_order_begin(const MachineFunction &MF) const {
 326       const TargetMachine &TM = MF.getTarget();
 327       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 328       if (Subtarget.is64Bit())
 329         return X86_GR16_AO_64;
 330       else
 331         return begin();
 332     }
 333
 334     GR16Class::iterator
 335     GR16Class::allocation_order_end(const MachineFunction &MF) const {
 336       const TargetMachine &TM = MF.getTarget();
 337       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 338       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 339       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 340       if (Subtarget.is64Bit()) {
 341         // Does the function dedicate RBP to being a frame ptr?
 342         if (RI->hasFP(MF) || MFI->getReserveFP())
 343           // If so, don't allocate SP or BP.
 344           return array_endof(X86_GR16_AO_64) - 1;
 345         else
 346           // If not, just don't allocate SP.
 347           return array_endof(X86_GR16_AO_64);
 348       } else {
 349         // Does the function dedicate EBP to being a frame ptr?
 350         if (RI->hasFP(MF) || MFI->getReserveFP())
 351           // If so, don't allocate SP or BP.
 352           return begin() + 6;
 353         else
 354           // If not, just don't allocate SP.
 355           return begin() + 7;
 356       }
 357     }
 358   }];
 359 }
 360
 361 def GR32 : RegisterClass<"X86", [i32], 32,
 362                          [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP,
 363                           R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 364   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi), (GR16 sub_16bit)];
 365   let MethodProtos = [{
 366     iterator allocation_order_begin(const MachineFunction &MF) const;
 367     iterator allocation_order_end(const MachineFunction &MF) const;
 368   }];
 369   let MethodBodies = [{
 370     static const unsigned X86_GR32_AO_64[] = {
 371       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 372       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 373       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 374     };
 375
 376     GR32Class::iterator
 377     GR32Class::allocation_order_begin(const MachineFunction &MF) const {
 378       const TargetMachine &TM = MF.getTarget();
 379       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 380       if (Subtarget.is64Bit())
 381         return X86_GR32_AO_64;
 382       else
 383         return begin();
 384     }
 385
 386     GR32Class::iterator
 387     GR32Class::allocation_order_end(const MachineFunction &MF) const {
 388       const TargetMachine &TM = MF.getTarget();
 389       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 390       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 391       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 392       if (Subtarget.is64Bit()) {
 393         // Does the function dedicate RBP to being a frame ptr?
 394         if (RI->hasFP(MF) || MFI->getReserveFP())
 395           // If so, don't allocate ESP or EBP.
 396           return array_endof(X86_GR32_AO_64) - 1;
 397         else
 398           // If not, just don't allocate ESP.
 399           return array_endof(X86_GR32_AO_64);
 400       } else {
 401         // Does the function dedicate EBP to being a frame ptr?
 402         if (RI->hasFP(MF) || MFI->getReserveFP())
 403           // If so, don't allocate ESP or EBP.
 404           return begin() + 6;
 405         else
 406           // If not, just don't allocate ESP.
 407           return begin() + 7;
 408       }
 409     }
 410   }];
 411 }
 412
 413 // GR64 - 64-bit GPRs. This oddly includes RIP, which isn't accurate, since
 414 // RIP isn't really a register and it can't be used anywhere except in an
 415 // address, but it doesn't cause trouble.
 416 def GR64 : RegisterClass<"X86", [i64], 64,
 417                          [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 418                           RBX, R14, R15, R12, R13, RBP, RSP, RIP]> {
 419   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi),
 420                        (GR16 sub_16bit),
 421                        (GR32 sub_32bit)];
 422   let MethodProtos = [{
 423     iterator allocation_order_end(const MachineFunction &MF) const;
 424   }];
 425   let MethodBodies = [{
 426     GR64Class::iterator
 427     GR64Class::allocation_order_end(const MachineFunction &MF) const {
 428       const TargetMachine &TM = MF.getTarget();
 429       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 430       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 431       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 432       if (!Subtarget.is64Bit())
 433         return begin();  // None of these are allocatable in 32-bit.
 434       // Does the function dedicate RBP to being a frame ptr?
 435       if (RI->hasFP(MF) || MFI->getReserveFP())
 436         return end()-3;  // If so, don't allocate RIP, RSP or RBP
 437       else
 438         return end()-2;  // If not, just don't allocate RIP or RSP
 439     }
 440   }];
 441 }
 442
 443 // Segment registers for use by MOV instructions (and others) that have a
 444 //   segment register as one operand.  Always contain a 16-bit segment
 445 //   descriptor.
 446 def SEGMENT_REG : RegisterClass<"X86", [i16], 16, [CS, DS, SS, ES, FS, GS]> {
 447 }
 448
 449 // Debug registers.
 450 def DEBUG_REG : RegisterClass<"X86", [i32], 32,
 451                               [DR0, DR1, DR2, DR3, DR4, DR5, DR6, DR7]> {
 452 }
 453
 454 // Control registers.
 455 def CONTROL_REG : RegisterClass<"X86", [i64], 64,
 456                                 [CR0, CR1, CR2, CR3, CR4, CR5, CR6, CR7, CR8]> {
 457 }
 458
 459 // GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD, GR64_ABCD - Subclasses of
 460 // GR8, GR16, GR32, and GR64 which contain just the "a" "b", "c", and "d"
 461 // registers. On x86-32, GR16_ABCD and GR32_ABCD are classes for registers
 462 // that support 8-bit subreg operations. On x86-64, GR16_ABCD, GR32_ABCD,
 463 // and GR64_ABCD are classes for registers that support 8-bit h-register
 464 // operations.
 465 def GR8_ABCD_L : RegisterClass<"X86", [i8], 8, [AL, CL, DL, BL]> {
 466 }
 467 def GR8_ABCD_H : RegisterClass<"X86", [i8], 8, [AH, CH, DH, BH]> {
 468 }
 469 def GR16_ABCD : RegisterClass<"X86", [i16], 16, [AX, CX, DX, BX]> {
 470   let SubRegClasses = [(GR8_ABCD_L sub_8bit), (GR8_ABCD_H sub_8bit_hi)];
 471 }
 472 def GR32_ABCD : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX, EBX]> {
 473   let SubRegClasses = [(GR8_ABCD_L sub_8bit),
 474                        (GR8_ABCD_H sub_8bit_hi),
 475                        (GR16_ABCD sub_16bit)];
 476 }
 477 def GR64_ABCD : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RBX]> {
 478   let SubRegClasses = [(GR8_ABCD_L sub_8bit),
 479                        (GR8_ABCD_H sub_8bit_hi),
 480                        (GR16_ABCD sub_16bit),
 481                        (GR32_ABCD sub_32bit)];
 482 }
 483 def GR32_TC   : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX]> {
 484   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi), (GR16 sub_16bit)];
 485 }
 486 def GR64_TC   : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RSI, RDI,
 487                                                  R8, R9, R11]> {
 488   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi),
 489                        (GR16 sub_16bit),
 490                        (GR32_TC sub_32bit)];
 491 }
 492
 493 // GR8_NOREX - GR8 registers which do not require a REX prefix.
 494 def GR8_NOREX : RegisterClass<"X86", [i8], 8,
 495                               [AL, CL, DL, AH, CH, DH, BL, BH]> {
 496   let MethodProtos = [{
 497     iterator allocation_order_begin(const MachineFunction &MF) const;
 498     iterator allocation_order_end(const MachineFunction &MF) const;
 499   }];
 500   let MethodBodies = [{
 501     // In 64-bit mode, it's not safe to blindly allocate H registers.
 502     static const unsigned X86_GR8_NOREX_AO_64[] = {
 503       X86::AL, X86::CL, X86::DL, X86::BL
 504     };
 505
 506     GR8_NOREXClass::iterator
 507     GR8_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 508       const TargetMachine &TM = MF.getTarget();
 509       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 510       if (Subtarget.is64Bit())
 511         return X86_GR8_NOREX_AO_64;
 512       else
 513         return begin();
 514     }
 515
 516     GR8_NOREXClass::iterator
 517     GR8_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 518       const TargetMachine &TM = MF.getTarget();
 519       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 520       if (Subtarget.is64Bit())
 521         return array_endof(X86_GR8_NOREX_AO_64);
 522       else
 523         return end();
 524     }
 525   }];
 526 }
 527 // GR16_NOREX - GR16 registers which do not require a REX prefix.
 528 def GR16_NOREX : RegisterClass<"X86", [i16], 16,
 529                                [AX, CX, DX, SI, DI, BX, BP, SP]> {
 530   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi)];
 531   let MethodProtos = [{
 532     iterator allocation_order_end(const MachineFunction &MF) const;
 533   }];
 534   let MethodBodies = [{
 535     GR16_NOREXClass::iterator
 536     GR16_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 537       const TargetMachine &TM = MF.getTarget();
 538       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 539       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 540       // Does the function dedicate RBP / EBP to being a frame ptr?
 541       if (RI->hasFP(MF) || MFI->getReserveFP())
 542         // If so, don't allocate SP or BP.
 543         return end() - 2;
 544       else
 545         // If not, just don't allocate SP.
 546         return end() - 1;
 547     }
 548   }];
 549 }
 550 // GR32_NOREX - GR32 registers which do not require a REX prefix.
 551 def GR32_NOREX : RegisterClass<"X86", [i32], 32,
 552                                [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP]> {
 553   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi),
 554                        (GR16_NOREX sub_16bit)];
 555   let MethodProtos = [{
 556     iterator allocation_order_end(const MachineFunction &MF) const;
 557   }];
 558   let MethodBodies = [{
 559     GR32_NOREXClass::iterator
 560     GR32_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 561       const TargetMachine &TM = MF.getTarget();
 562       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 563       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 564       // Does the function dedicate RBP / EBP to being a frame ptr?
 565       if (RI->hasFP(MF) || MFI->getReserveFP())
 566         // If so, don't allocate ESP or EBP.
 567         return end() - 2;
 568       else
 569         // If not, just don't allocate ESP.
 570         return end() - 1;
 571     }
 572   }];
 573 }
 574 // GR64_NOREX - GR64 registers which do not require a REX prefix.
 575 def GR64_NOREX : RegisterClass<"X86", [i64], 64,
 576                                [RAX, RCX, RDX, RSI, RDI, RBX, RBP, RSP, RIP]> {
 577   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi),
 578                        (GR16_NOREX sub_16bit),
 579                        (GR32_NOREX sub_32bit)];
 580   let MethodProtos = [{
 581     iterator allocation_order_end(const MachineFunction &MF) const;
 582   }];
 583   let MethodBodies = [{
 584     GR64_NOREXClass::iterator
 585     GR64_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 586       const TargetMachine &TM = MF.getTarget();
 587       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 588       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 589       // Does the function dedicate RBP to being a frame ptr?
 590       if (RI->hasFP(MF) || MFI->getReserveFP())
 591         // If so, don't allocate RIP, RSP or RBP.
 592         return end() - 3;
 593       else
 594         // If not, just don't allocate RIP or RSP.
 595         return end() - 2;
 596     }
 597   }];
 598 }
 599
 600 // GR32_NOSP - GR32 registers except ESP.
 601 def GR32_NOSP : RegisterClass<"X86", [i32], 32,
 602                               [EAX, ECX, EDX, ESI, EDI, EBX, EBP,
 603                                R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 604   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi), (GR16 sub_16bit)];
 605   let MethodProtos = [{
 606     iterator allocation_order_begin(const MachineFunction &MF) const;
 607     iterator allocation_order_end(const MachineFunction &MF) const;
 608   }];
 609   let MethodBodies = [{
 610     static const unsigned X86_GR32_NOSP_AO_64[] = {
 611       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 612       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 613       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 614     };
 615
 616     GR32_NOSPClass::iterator
 617     GR32_NOSPClass::allocation_order_begin(const MachineFunction &MF) const {
 618       const TargetMachine &TM = MF.getTarget();
 619       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 620       if (Subtarget.is64Bit())
 621         return X86_GR32_NOSP_AO_64;
 622       else
 623         return begin();
 624     }
 625
 626     GR32_NOSPClass::iterator
 627     GR32_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 628       const TargetMachine &TM = MF.getTarget();
 629       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 630       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 631       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 632       if (Subtarget.is64Bit()) {
 633         // Does the function dedicate RBP to being a frame ptr?
 634         if (RI->hasFP(MF) || MFI->getReserveFP())
 635           // If so, don't allocate EBP.
 636           return array_endof(X86_GR32_NOSP_AO_64) - 1;
 637         else
 638           // If not, any reg in this class is ok.
 639           return array_endof(X86_GR32_NOSP_AO_64);
 640       } else {
 641         // Does the function dedicate EBP to being a frame ptr?
 642         if (RI->hasFP(MF) || MFI->getReserveFP())
 643           // If so, don't allocate EBP.
 644           return begin() + 6;
 645         else
 646           // If not, any reg in this class is ok.
 647           return begin() + 7;
 648       }
 649     }
 650   }];
 651 }
 652
 653 // GR64_NOSP - GR64 registers except RSP (and RIP).
 654 def GR64_NOSP : RegisterClass<"X86", [i64], 64,
 655                               [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 656                                RBX, R14, R15, R12, R13, RBP]> {
 657   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi),
 658                        (GR16 sub_16bit),
 659                        (GR32_NOSP sub_32bit)];
 660   let MethodProtos = [{
 661     iterator allocation_order_end(const MachineFunction &MF) const;
 662   }];
 663   let MethodBodies = [{
 664     GR64_NOSPClass::iterator
 665     GR64_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 666       const TargetMachine &TM = MF.getTarget();
 667       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 668       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 669       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 670       if (!Subtarget.is64Bit())
 671         return begin();  // None of these are allocatable in 32-bit.
 672       // Does the function dedicate RBP to being a frame ptr?
 673       if (RI->hasFP(MF) || MFI->getReserveFP())
 674         return end()-1;  // If so, don't allocate RBP
 675       else
 676         return end();  // If not, any reg in this class is ok.
 677     }
 678   }];
 679 }
 680
 681 // GR64_NOREX_NOSP - GR64_NOREX registers except RSP.
 682 def GR64_NOREX_NOSP : RegisterClass<"X86", [i64], 64,
 683                                     [RAX, RCX, RDX, RSI, RDI, RBX, RBP]> {
 684   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi),
 685                        (GR16_NOREX sub_16bit),
 686                        (GR32_NOREX sub_32bit)];
 687   let MethodProtos = [{
 688     iterator allocation_order_end(const MachineFunction &MF) const;
 689   }];
 690   let MethodBodies = [{
 691     GR64_NOREX_NOSPClass::iterator
 692     GR64_NOREX_NOSPClass::allocation_order_end(const MachineFunction &MF) const
 693   {
 694       const TargetMachine &TM = MF.getTarget();
 695       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 696       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 697       // Does the function dedicate RBP to being a frame ptr?
 698       if (RI->hasFP(MF) || MFI->getReserveFP())
 699         // If so, don't allocate RBP.
 700         return end() - 1;
 701       else
 702         // If not, any reg in this class is ok.
 703         return end();
 704     }
 705   }];
 706 }
 707
 708 // A class to support the 'A' assembler constraint: EAX then EDX.
 709 def GR32_AD : RegisterClass<"X86", [i32], 32, [EAX, EDX]> {
 710   let SubRegClasses = [(GR8_ABCD_L sub_8bit),
 711                        (GR8_ABCD_H sub_8bit_hi),
 712                        (GR16_ABCD sub_16bit)];
 713 }
 714
 715 // Scalar SSE2 floating point registers.
 716 def FR32 : RegisterClass<"X86", [f32], 32,
 717                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 718                           XMM8, XMM9, XMM10, XMM11,
 719                           XMM12, XMM13, XMM14, XMM15]> {
 720   let MethodProtos = [{
 721     iterator allocation_order_end(const MachineFunction &MF) const;
 722   }];
 723   let MethodBodies = [{
 724     FR32Class::iterator
 725     FR32Class::allocation_order_end(const MachineFunction &MF) const {
 726       const TargetMachine &TM = MF.getTarget();
 727       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 728       if (!Subtarget.is64Bit())
 729         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 730       else
 731         return end();
 732     }
 733   }];
 734 }
 735
 736 def FR64 : RegisterClass<"X86", [f64], 64,
 737                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 738                           XMM8, XMM9, XMM10, XMM11,
 739                           XMM12, XMM13, XMM14, XMM15]> {
 740   let MethodProtos = [{
 741     iterator allocation_order_end(const MachineFunction &MF) const;
 742   }];
 743   let MethodBodies = [{
 744     FR64Class::iterator
 745     FR64Class::allocation_order_end(const MachineFunction &MF) const {
 746       const TargetMachine &TM = MF.getTarget();
 747       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 748       if (!Subtarget.is64Bit())
 749         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 750       else
 751         return end();
 752     }
 753   }];
 754 }
 755
 756
 757 // FIXME: This sets up the floating point register files as though they are f64
 758 // values, though they really are f80 values.  This will cause us to spill
 759 // values as 64-bit quantities instead of 80-bit quantities, which is much much
 760 // faster on common hardware.  In reality, this should be controlled by a
 761 // command line option or something.
 762
 763 def RFP32 : RegisterClass<"X86",[f32], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 764 def RFP64 : RegisterClass<"X86",[f64], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 765 def RFP80 : RegisterClass<"X86",[f80], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 766
 767 // Floating point stack registers (these are not allocatable by the
 768 // register allocator - the floating point stackifier is responsible
 769 // for transforming FPn allocations to STn registers)
 770 def RST : RegisterClass<"X86", [f80, f64, f32], 32,
 771                         [ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7]> {
 772     let MethodProtos = [{
 773     iterator allocation_order_end(const MachineFunction &MF) const;
 774   }];
 775   let MethodBodies = [{
 776     RSTClass::iterator
 777     RSTClass::allocation_order_end(const MachineFunction &MF) const {
 778       return begin();
 779     }
 780   }];
 781 }
 782
 783 // Generic vector registers: VR64 and VR128.
 784 def VR64  : RegisterClass<"X86", [v8i8, v4i16, v2i32, v1i64], 64,
 785                           [MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7]>;
 786 def VR128 : RegisterClass<"X86", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],128,
 787                           [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 788                            XMM8, XMM9, XMM10, XMM11,
 789                            XMM12, XMM13, XMM14, XMM15]> {
 790   let SubRegClasses = [(FR32 sub_ss), (FR64 sub_sd)];
 791
 792   let MethodProtos = [{
 793     iterator allocation_order_end(const MachineFunction &MF) const;
 794   }];
 795   let MethodBodies = [{
 796     VR128Class::iterator
 797     VR128Class::allocation_order_end(const MachineFunction &MF) const {
 798       const TargetMachine &TM = MF.getTarget();
 799       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 800       if (!Subtarget.is64Bit())
 801         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 802       else
 803         return end();
 804     }
 805   }];
 806 }
 807
 808 def VR256 : RegisterClass<"X86", [v8i32, v4i64, v8f32, v4f64], 256,
 809                           [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 810                            YMM8, YMM9, YMM10, YMM11,
 811                            YMM12, YMM13, YMM14, YMM15]> {
 812   let SubRegClasses = [(FR32 sub_ss), (FR64 sub_sd), (VR128 sub_xmm)];
 813
 814   let MethodProtos = [{
 815     iterator allocation_order_end(const MachineFunction &MF) const;
 816   }];
 817   let MethodBodies = [{
 818     VR256Class::iterator
 819     VR256Class::allocation_order_end(const MachineFunction &MF) const {
 820       const TargetMachine &TM = MF.getTarget();
 821       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 822       if (!Subtarget.is64Bit())
 823         return end()-8; // Only YMM0 to YMM7 are available in 32-bit mode.
 824       else
 825         return end();
 826     }
 827   }];
 828 }
 829
 830 // Status flags registers.
 831 def CCR : RegisterClass<"X86", [i32], 32, [EFLAGS]> {
 832   let CopyCost = -1;  // Don't allow copying of status registers.
 833 }