lib/Target/X86/X86RegisterInfo.td

   1 //===- X86RegisterInfo.td - Describe the X86 Register File --*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 Register file, defining the registers themselves,
  11 // aliases between the registers, and the register classes built out of the
  12 // registers.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 //  Register definitions...
  18 //
  19 let Namespace = "X86" in {
  20
  21   // In the register alias definitions below, we define which registers alias
  22   // which others.  We only specify which registers the small registers alias,
  23   // because the register file generator is smart enough to figure out that
  24   // AL aliases AX if we tell it that AX aliased AL (for example).
  25
  26   // Dwarf numbering is different for 32-bit and 64-bit, and there are
  27   // variations by target as well. Currently the first entry is for X86-64,
  28   // second - for EH on X86-32/Darwin and third is 'generic' one (X86-32/Linux
  29   // and debug information on X86-32/Darwin)
  30
  31   // 8-bit registers
  32   // Low registers
  33   def AL : Register<"al">, DwarfRegNum<[0, 0, 0]>;
  34   def DL : Register<"dl">, DwarfRegNum<[1, 2, 2]>;
  35   def CL : Register<"cl">, DwarfRegNum<[2, 1, 1]>;
  36   def BL : Register<"bl">, DwarfRegNum<[3, 3, 3]>;
  37
  38   // X86-64 only
  39   def SIL : Register<"sil">, DwarfRegNum<[4, 6, 6]>;
  40   def DIL : Register<"dil">, DwarfRegNum<[5, 7, 7]>;
  41   def BPL : Register<"bpl">, DwarfRegNum<[6, 4, 5]>;
  42   def SPL : Register<"spl">, DwarfRegNum<[7, 5, 4]>;
  43   def R8B  : Register<"r8b">,  DwarfRegNum<[8, -2, -2]>;
  44   def R9B  : Register<"r9b">,  DwarfRegNum<[9, -2, -2]>;
  45   def R10B : Register<"r10b">, DwarfRegNum<[10, -2, -2]>;
  46   def R11B : Register<"r11b">, DwarfRegNum<[11, -2, -2]>;
  47   def R12B : Register<"r12b">, DwarfRegNum<[12, -2, -2]>;
  48   def R13B : Register<"r13b">, DwarfRegNum<[13, -2, -2]>;
  49   def R14B : Register<"r14b">, DwarfRegNum<[14, -2, -2]>;
  50   def R15B : Register<"r15b">, DwarfRegNum<[15, -2, -2]>;
  51
  52   // High registers X86-32 only
  53   def AH : Register<"ah">, DwarfRegNum<[0, 0, 0]>;
  54   def DH : Register<"dh">, DwarfRegNum<[1, 2, 2]>;
  55   def CH : Register<"ch">, DwarfRegNum<[2, 1, 1]>;
  56   def BH : Register<"bh">, DwarfRegNum<[3, 3, 3]>;
  57
  58   // 16-bit registers
  59   def AX : RegisterWithSubRegs<"ax", [AH,AL]>, DwarfRegNum<[0, 0, 0]>;
  60   def DX : RegisterWithSubRegs<"dx", [DH,DL]>, DwarfRegNum<[1, 2, 2]>;
  61   def CX : RegisterWithSubRegs<"cx", [CH,CL]>, DwarfRegNum<[2, 1, 1]>;
  62   def BX : RegisterWithSubRegs<"bx", [BH,BL]>, DwarfRegNum<[3, 3, 3]>;
  63   def SI : RegisterWithSubRegs<"si", [SIL]>, DwarfRegNum<[4, 6, 6]>;
  64   def DI : RegisterWithSubRegs<"di", [DIL]>, DwarfRegNum<[5, 7, 7]>;
  65   def BP : RegisterWithSubRegs<"bp", [BPL]>, DwarfRegNum<[6, 4, 5]>;
  66   def SP : RegisterWithSubRegs<"sp", [SPL]>, DwarfRegNum<[7, 5, 4]>;
  67   def IP : Register<"ip">, DwarfRegNum<[16]>;
  68
  69   // X86-64 only
  70   def R8W  : RegisterWithSubRegs<"r8w", [R8B]>, DwarfRegNum<[8, -2, -2]>;
  71   def R9W  : RegisterWithSubRegs<"r9w", [R9B]>, DwarfRegNum<[9, -2, -2]>;
  72   def R10W : RegisterWithSubRegs<"r10w", [R10B]>, DwarfRegNum<[10, -2, -2]>;
  73   def R11W : RegisterWithSubRegs<"r11w", [R11B]>, DwarfRegNum<[11, -2, -2]>;
  74   def R12W : RegisterWithSubRegs<"r12w", [R12B]>, DwarfRegNum<[12, -2, -2]>;
  75   def R13W : RegisterWithSubRegs<"r13w", [R13B]>, DwarfRegNum<[13, -2, -2]>;
  76   def R14W : RegisterWithSubRegs<"r14w", [R14B]>, DwarfRegNum<[14, -2, -2]>;
  77   def R15W : RegisterWithSubRegs<"r15w", [R15B]>, DwarfRegNum<[15, -2, -2]>;
  78
  79   // 32-bit registers
  80   def EAX : RegisterWithSubRegs<"eax", [AX]>, DwarfRegNum<[0, 0, 0]>;
  81   def EDX : RegisterWithSubRegs<"edx", [DX]>, DwarfRegNum<[1, 2, 2]>;
  82   def ECX : RegisterWithSubRegs<"ecx", [CX]>, DwarfRegNum<[2, 1, 1]>;
  83   def EBX : RegisterWithSubRegs<"ebx", [BX]>, DwarfRegNum<[3, 3, 3]>;
  84   def ESI : RegisterWithSubRegs<"esi", [SI]>, DwarfRegNum<[4, 6, 6]>;
  85   def EDI : RegisterWithSubRegs<"edi", [DI]>, DwarfRegNum<[5, 7, 7]>;
  86   def EBP : RegisterWithSubRegs<"ebp", [BP]>, DwarfRegNum<[6, 4, 5]>;
  87   def ESP : RegisterWithSubRegs<"esp", [SP]>, DwarfRegNum<[7, 5, 4]>;
  88   def EIP : RegisterWithSubRegs<"eip", [IP]>, DwarfRegNum<[16, 8, 8]>;
  89
  90   // X86-64 only
  91   def R8D  : RegisterWithSubRegs<"r8d", [R8W]>, DwarfRegNum<[8, -2, -2]>;
  92   def R9D  : RegisterWithSubRegs<"r9d", [R9W]>, DwarfRegNum<[9, -2, -2]>;
  93   def R10D : RegisterWithSubRegs<"r10d", [R10W]>, DwarfRegNum<[10, -2, -2]>;
  94   def R11D : RegisterWithSubRegs<"r11d", [R11W]>, DwarfRegNum<[11, -2, -2]>;
  95   def R12D : RegisterWithSubRegs<"r12d", [R12W]>, DwarfRegNum<[12, -2, -2]>;
  96   def R13D : RegisterWithSubRegs<"r13d", [R13W]>, DwarfRegNum<[13, -2, -2]>;
  97   def R14D : RegisterWithSubRegs<"r14d", [R14W]>, DwarfRegNum<[14, -2, -2]>;
  98   def R15D : RegisterWithSubRegs<"r15d", [R15W]>, DwarfRegNum<[15, -2, -2]>;
  99
 100   // 64-bit registers, X86-64 only
 101   def RAX : RegisterWithSubRegs<"rax", [EAX]>, DwarfRegNum<[0, -2, -2]>;
 102   def RDX : RegisterWithSubRegs<"rdx", [EDX]>, DwarfRegNum<[1, -2, -2]>;
 103   def RCX : RegisterWithSubRegs<"rcx", [ECX]>, DwarfRegNum<[2, -2, -2]>;
 104   def RBX : RegisterWithSubRegs<"rbx", [EBX]>, DwarfRegNum<[3, -2, -2]>;
 105   def RSI : RegisterWithSubRegs<"rsi", [ESI]>, DwarfRegNum<[4, -2, -2]>;
 106   def RDI : RegisterWithSubRegs<"rdi", [EDI]>, DwarfRegNum<[5, -2, -2]>;
 107   def RBP : RegisterWithSubRegs<"rbp", [EBP]>, DwarfRegNum<[6, -2, -2]>;
 108   def RSP : RegisterWithSubRegs<"rsp", [ESP]>, DwarfRegNum<[7, -2, -2]>;
 109
 110   def R8  : RegisterWithSubRegs<"r8", [R8D]>, DwarfRegNum<[8, -2, -2]>;
 111   def R9  : RegisterWithSubRegs<"r9", [R9D]>, DwarfRegNum<[9, -2, -2]>;
 112   def R10 : RegisterWithSubRegs<"r10", [R10D]>, DwarfRegNum<[10, -2, -2]>;
 113   def R11 : RegisterWithSubRegs<"r11", [R11D]>, DwarfRegNum<[11, -2, -2]>;
 114   def R12 : RegisterWithSubRegs<"r12", [R12D]>, DwarfRegNum<[12, -2, -2]>;
 115   def R13 : RegisterWithSubRegs<"r13", [R13D]>, DwarfRegNum<[13, -2, -2]>;
 116   def R14 : RegisterWithSubRegs<"r14", [R14D]>, DwarfRegNum<[14, -2, -2]>;
 117   def R15 : RegisterWithSubRegs<"r15", [R15D]>, DwarfRegNum<[15, -2, -2]>;
 118   def RIP : RegisterWithSubRegs<"rip", [EIP]>,  DwarfRegNum<[16, -2, -2]>;
 119
 120   // MMX Registers. These are actually aliased to ST0 .. ST7
 121   def MM0 : Register<"mm0">, DwarfRegNum<[41, 29, 29]>;
 122   def MM1 : Register<"mm1">, DwarfRegNum<[42, 30, 30]>;
 123   def MM2 : Register<"mm2">, DwarfRegNum<[43, 31, 31]>;
 124   def MM3 : Register<"mm3">, DwarfRegNum<[44, 32, 32]>;
 125   def MM4 : Register<"mm4">, DwarfRegNum<[45, 33, 33]>;
 126   def MM5 : Register<"mm5">, DwarfRegNum<[46, 34, 34]>;
 127   def MM6 : Register<"mm6">, DwarfRegNum<[47, 35, 35]>;
 128   def MM7 : Register<"mm7">, DwarfRegNum<[48, 36, 36]>;
 129
 130   // Pseudo Floating Point registers
 131   def FP0 : Register<"fp0">;
 132   def FP1 : Register<"fp1">;
 133   def FP2 : Register<"fp2">;
 134   def FP3 : Register<"fp3">;
 135   def FP4 : Register<"fp4">;
 136   def FP5 : Register<"fp5">;
 137   def FP6 : Register<"fp6">;
 138
 139   // XMM Registers, used by the various SSE instruction set extensions
 140   def XMM0: Register<"xmm0">, DwarfRegNum<[17, 21, 21]>;
 141   def XMM1: Register<"xmm1">, DwarfRegNum<[18, 22, 22]>;
 142   def XMM2: Register<"xmm2">, DwarfRegNum<[19, 23, 23]>;
 143   def XMM3: Register<"xmm3">, DwarfRegNum<[20, 24, 24]>;
 144   def XMM4: Register<"xmm4">, DwarfRegNum<[21, 25, 25]>;
 145   def XMM5: Register<"xmm5">, DwarfRegNum<[22, 26, 26]>;
 146   def XMM6: Register<"xmm6">, DwarfRegNum<[23, 27, 27]>;
 147   def XMM7: Register<"xmm7">, DwarfRegNum<[24, 28, 28]>;
 148
 149   // X86-64 only
 150   def XMM8:  Register<"xmm8">,  DwarfRegNum<[25, -2, -2]>;
 151   def XMM9:  Register<"xmm9">,  DwarfRegNum<[26, -2, -2]>;
 152   def XMM10: Register<"xmm10">, DwarfRegNum<[27, -2, -2]>;
 153   def XMM11: Register<"xmm11">, DwarfRegNum<[28, -2, -2]>;
 154   def XMM12: Register<"xmm12">, DwarfRegNum<[29, -2, -2]>;
 155   def XMM13: Register<"xmm13">, DwarfRegNum<[30, -2, -2]>;
 156   def XMM14: Register<"xmm14">, DwarfRegNum<[31, -2, -2]>;
 157   def XMM15: Register<"xmm15">, DwarfRegNum<[32, -2, -2]>;
 158
 159   // Floating point stack registers
 160   def ST0 : Register<"st(0)">, DwarfRegNum<[33, 12, 11]>;
 161   def ST1 : Register<"st(1)">, DwarfRegNum<[34, 13, 12]>;
 162   def ST2 : Register<"st(2)">, DwarfRegNum<[35, 14, 13]>;
 163   def ST3 : Register<"st(3)">, DwarfRegNum<[36, 15, 14]>;
 164   def ST4 : Register<"st(4)">, DwarfRegNum<[37, 16, 15]>;
 165   def ST5 : Register<"st(5)">, DwarfRegNum<[38, 17, 16]>;
 166   def ST6 : Register<"st(6)">, DwarfRegNum<[39, 18, 17]>;
 167   def ST7 : Register<"st(7)">, DwarfRegNum<[40, 19, 18]>;
 168
 169   // Status flags register
 170   def EFLAGS : Register<"eflags">;
 171 }
 172
 173
 174 //===----------------------------------------------------------------------===//
 175 // Subregister Set Definitions... now that we have all of the pieces, define the
 176 // sub registers for each register.
 177 //
 178
 179 def x86_subreg_8bit    : PatLeaf<(i32 1)>;
 180 def x86_subreg_16bit   : PatLeaf<(i32 2)>;
 181 def x86_subreg_32bit   : PatLeaf<(i32 3)>;
 182
 183 def : SubRegSet<1, [AX, CX, DX, BX, SP,  BP,  SI,  DI,
 184                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W],
 185                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 186                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 187
 188 // It's unclear if this subreg set is safe, given that not all registers
 189 // in the class have an 'H' subreg.
 190 // def : SubRegSet<2, [AX, CX, DX, BX],
 191 //                    [AH, CH, DH, BH]>;
 192
 193 def : SubRegSet<1, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 194                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 195                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 196                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 197
 198 def : SubRegSet<2, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 199                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 200                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 201                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 202
 203
 204 def : SubRegSet<1, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 205                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 206                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 207                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 208
 209 def : SubRegSet<2, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 210                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 211                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 212                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 213
 214 def : SubRegSet<3, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 215                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 216                    [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 217                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D]>;
 218
 219 //===----------------------------------------------------------------------===//
 220 // Register Class Definitions... now that we have all of the pieces, define the
 221 // top-level register classes.  The order specified in the register list is
 222 // implicitly defined to be the register allocation order.
 223 //
 224
 225 // List call-clobbered registers before callee-save registers. RBX, RBP, (and
 226 // R12, R13, R14, and R15 for X86-64) are callee-save registers.
 227 // In 64-mode, there are 12 additional i8 registers, SIL, DIL, BPL, SPL, and
 228 // R8B, ... R15B.
 229 // Allocate R12 and R13 last, as these require an extra byte when
 230 // encoded in x86_64 instructions.
 231 // FIXME: Allow AH, CH, DH, BH in 64-mode for non-REX instructions,
 232 def GR8 : RegisterClass<"X86", [i8],  8,
 233                         [AL, CL, DL, BL, AH, CH, DH, BH, SIL, DIL, BPL, SPL,
 234                          R8B, R9B, R10B, R11B, R14B, R15B, R12B, R13B]> {
 235   let MethodProtos = [{
 236     iterator allocation_order_begin(const MachineFunction &MF) const;
 237     iterator allocation_order_end(const MachineFunction &MF) const;
 238   }];
 239   let MethodBodies = [{
 240       // Does the function dedicate RBP / EBP to being a frame ptr?
 241       // If so, don't allocate SPL or BPL.
 242       static const unsigned X86_GR8_AO_64_fp[] =
 243       {X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 244        X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 245        X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B};
 246       // If not, just don't allocate SPL.
 247       static const unsigned X86_GR8_AO_64[] =
 248       {X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 249        X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 250        X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B, X86::BPL};
 251       // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 252       static const unsigned X86_GR8_AO_32[] =
 253       {X86::AL, X86::CL, X86::DL, X86::AH, X86::CH, X86::DH, X86::BL, X86::BH};
 254
 255     GR8Class::iterator
 256     GR8Class::allocation_order_begin(const MachineFunction &MF) const {
 257       const TargetMachine &TM = MF.getTarget();
 258       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 259       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 260       if (!Subtarget.is64Bit())
 261         return X86_GR8_AO_32;
 262       else if (RI->hasFP(MF))
 263         return X86_GR8_AO_64_fp;
 264       else
 265         return X86_GR8_AO_64;
 266     }
 267
 268     GR8Class::iterator
 269     GR8Class::allocation_order_end(const MachineFunction &MF) const {
 270       const TargetMachine &TM = MF.getTarget();
 271       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 272       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 273       if (!Subtarget.is64Bit())
 274         return X86_GR8_AO_32 + (sizeof(X86_GR8_AO_32) / sizeof(unsigned));
 275       else if (RI->hasFP(MF))
 276         return X86_GR8_AO_64_fp + (sizeof(X86_GR8_AO_64_fp) / sizeof(unsigned));
 277       else
 278         return X86_GR8_AO_64 + (sizeof(X86_GR8_AO_64) / sizeof(unsigned));
 279     }
 280   }];
 281 }
 282
 283
 284 def GR16 : RegisterClass<"X86", [i16], 16,
 285                          [AX, CX, DX, SI, DI, BX, BP, SP,
 286                           R8W, R9W, R10W, R11W, R14W, R15W, R12W, R13W]> {
 287   let SubRegClassList = [GR8];
 288   let MethodProtos = [{
 289     iterator allocation_order_begin(const MachineFunction &MF) const;
 290     iterator allocation_order_end(const MachineFunction &MF) const;
 291   }];
 292   let MethodBodies = [{
 293       // Does the function dedicate RBP / EBP to being a frame ptr?
 294       // If so, don't allocate SP or BP.
 295       static const unsigned X86_GR16_AO_64_fp[] =
 296       {X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 297        X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 298        X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W};
 299       static const unsigned X86_GR16_AO_32_fp[] =
 300       {X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX};
 301       // If not, just don't allocate SPL.
 302       static const unsigned X86_GR16_AO_64[] =
 303       {X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 304        X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 305        X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W, X86::BP};
 306       static const unsigned X86_GR16_AO_32[] =
 307       {X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX, X86::BP};
 308
 309     GR16Class::iterator
 310     GR16Class::allocation_order_begin(const MachineFunction &MF) const {
 311       const TargetMachine &TM = MF.getTarget();
 312       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 313       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 314       if (Subtarget.is64Bit()) {
 315         if (RI->hasFP(MF))
 316           return X86_GR16_AO_64_fp;
 317         else
 318           return X86_GR16_AO_64;
 319       } else {
 320         if (RI->hasFP(MF))
 321           return X86_GR16_AO_32_fp;
 322         else
 323           return X86_GR16_AO_32;
 324       }
 325     }
 326
 327     GR16Class::iterator
 328     GR16Class::allocation_order_end(const MachineFunction &MF) const {
 329       const TargetMachine &TM = MF.getTarget();
 330       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 331       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 332       if (Subtarget.is64Bit()) {
 333         if (RI->hasFP(MF))
 334           return X86_GR16_AO_64_fp+(sizeof(X86_GR16_AO_64_fp)/sizeof(unsigned));
 335         else
 336           return X86_GR16_AO_64 + (sizeof(X86_GR16_AO_64) / sizeof(unsigned));
 337       } else {
 338         if (RI->hasFP(MF))
 339           return X86_GR16_AO_32_fp+(sizeof(X86_GR16_AO_32_fp)/sizeof(unsigned));
 340         else
 341           return X86_GR16_AO_32 + (sizeof(X86_GR16_AO_32) / sizeof(unsigned));
 342       }
 343     }
 344   }];
 345 }
 346
 347
 348 def GR32 : RegisterClass<"X86", [i32], 32,
 349                          [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP,
 350                           R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 351   let SubRegClassList = [GR8, GR16];
 352   let MethodProtos = [{
 353     iterator allocation_order_begin(const MachineFunction &MF) const;
 354     iterator allocation_order_end(const MachineFunction &MF) const;
 355   }];
 356   let MethodBodies = [{
 357       // Does the function dedicate RBP / EBP to being a frame ptr?
 358       // If so, don't allocate ESP or EBP.
 359       static const unsigned X86_GR32_AO_64_fp[] =
 360       {X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 361        X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 362        X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D};
 363       static const unsigned X86_GR32_AO_32_fp[] =
 364       {X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX};
 365       // If not, just don't allocate SPL.
 366       static const unsigned X86_GR32_AO_64[] =
 367       {X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 368        X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 369        X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP};
 370       static const unsigned X86_GR32_AO_32[] =
 371       {X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP};
 372
 373     GR32Class::iterator
 374     GR32Class::allocation_order_begin(const MachineFunction &MF) const {
 375       const TargetMachine &TM = MF.getTarget();
 376       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 377       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 378       if (Subtarget.is64Bit()) {
 379         if (RI->hasFP(MF))
 380           return X86_GR32_AO_64_fp;
 381         else
 382           return X86_GR32_AO_64;
 383       } else {
 384         if (RI->hasFP(MF))
 385           return X86_GR32_AO_32_fp;
 386         else
 387           return X86_GR32_AO_32;
 388       }
 389     }
 390
 391     GR32Class::iterator
 392     GR32Class::allocation_order_end(const MachineFunction &MF) const {
 393       const TargetMachine &TM = MF.getTarget();
 394       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 395       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 396       if (Subtarget.is64Bit()) {
 397         if (RI->hasFP(MF))
 398           return X86_GR32_AO_64_fp+(sizeof(X86_GR32_AO_64_fp)/sizeof(unsigned));
 399         else
 400           return X86_GR32_AO_64 + (sizeof(X86_GR32_AO_64) / sizeof(unsigned));
 401       } else {
 402         if (RI->hasFP(MF))
 403           return X86_GR32_AO_32_fp+(sizeof(X86_GR32_AO_32_fp)/sizeof(unsigned));
 404         else
 405           return X86_GR32_AO_32 + (sizeof(X86_GR32_AO_32) / sizeof(unsigned));
 406       }
 407     }
 408   }];
 409 }
 410
 411
 412 def GR64 : RegisterClass<"X86", [i64], 64,
 413                          [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 414                           RBX, R14, R15, R12, R13, RBP, RSP]> {
 415   let SubRegClassList = [GR8, GR16, GR32];
 416   let MethodProtos = [{
 417     iterator allocation_order_end(const MachineFunction &MF) const;
 418   }];
 419   let MethodBodies = [{
 420     GR64Class::iterator
 421     GR64Class::allocation_order_end(const MachineFunction &MF) const {
 422       const TargetMachine &TM = MF.getTarget();
 423       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 424       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 425       if (!Subtarget.is64Bit())
 426         return begin();  // None of these are allocatable in 32-bit.
 427       if (RI->hasFP(MF)) // Does the function dedicate RBP to being a frame ptr?
 428         return end()-2;  // If so, don't allocate RSP or RBP
 429       else
 430         return end()-1;  // If not, just don't allocate RSP
 431     }
 432   }];
 433 }
 434
 435
 436 // GR16, GR32 subclasses which contain registers that have GR8 sub-registers.
 437 // These should only be used for 32-bit mode.
 438 def GR16_ : RegisterClass<"X86", [i16], 16, [AX, CX, DX, BX]> {
 439   let SubRegClassList = [GR8];
 440 }
 441 def GR32_ : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX, EBX]> {
 442   let SubRegClassList = [GR8, GR16];
 443 }
 444
 445 // A class to support the 'A' assembler constraint: EAX then EDX.
 446 def GRAD : RegisterClass<"X86", [i32], 32, [EAX, EDX]>;
 447
 448 // Scalar SSE2 floating point registers.
 449 def FR32 : RegisterClass<"X86", [f32], 32,
 450                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 451                           XMM8, XMM9, XMM10, XMM11,
 452                           XMM12, XMM13, XMM14, XMM15]> {
 453   let MethodProtos = [{
 454     iterator allocation_order_end(const MachineFunction &MF) const;
 455   }];
 456   let MethodBodies = [{
 457     FR32Class::iterator
 458     FR32Class::allocation_order_end(const MachineFunction &MF) const {
 459       const TargetMachine &TM = MF.getTarget();
 460       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 461       if (!Subtarget.is64Bit())
 462         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 463       else
 464         return end();
 465     }
 466   }];
 467 }
 468
 469 def FR64 : RegisterClass<"X86", [f64], 64,
 470                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 471                           XMM8, XMM9, XMM10, XMM11,
 472                           XMM12, XMM13, XMM14, XMM15]> {
 473   let MethodProtos = [{
 474     iterator allocation_order_end(const MachineFunction &MF) const;
 475   }];
 476   let MethodBodies = [{
 477     FR64Class::iterator
 478     FR64Class::allocation_order_end(const MachineFunction &MF) const {
 479       const TargetMachine &TM = MF.getTarget();
 480       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 481       if (!Subtarget.is64Bit())
 482         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 483       else
 484         return end();
 485     }
 486   }];
 487 }
 488
 489
 490 // FIXME: This sets up the floating point register files as though they are f64
 491 // values, though they really are f80 values.  This will cause us to spill
 492 // values as 64-bit quantities instead of 80-bit quantities, which is much much
 493 // faster on common hardware.  In reality, this should be controlled by a
 494 // command line option or something.
 495
 496 def RFP32 : RegisterClass<"X86",[f32], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 497 def RFP64 : RegisterClass<"X86",[f64], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 498 def RFP80 : RegisterClass<"X86",[f80], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 499
 500 // Floating point stack registers (these are not allocatable by the
 501 // register allocator - the floating point stackifier is responsible
 502 // for transforming FPn allocations to STn registers)
 503 def RST : RegisterClass<"X86", [f80, f64, f32], 32,
 504                         [ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7]> {
 505     let MethodProtos = [{
 506     iterator allocation_order_end(const MachineFunction &MF) const;
 507   }];
 508   let MethodBodies = [{
 509     RSTClass::iterator
 510     RSTClass::allocation_order_end(const MachineFunction &MF) const {
 511       return begin();
 512     }
 513   }];
 514 }
 515
 516 // Generic vector registers: VR64 and VR128.
 517 def VR64  : RegisterClass<"X86", [v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 518                           [MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7]>;
 519 def VR128 : RegisterClass<"X86", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],128,
 520                           [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 521                            XMM8, XMM9, XMM10, XMM11,
 522                            XMM12, XMM13, XMM14, XMM15]> {
 523   let MethodProtos = [{
 524     iterator allocation_order_end(const MachineFunction &MF) const;
 525   }];
 526   let MethodBodies = [{
 527     VR128Class::iterator
 528     VR128Class::allocation_order_end(const MachineFunction &MF) const {
 529       const TargetMachine &TM = MF.getTarget();
 530       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 531       if (!Subtarget.is64Bit())
 532         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 533       else
 534         return end();
 535     }
 536   }];
 537 }
 538
 539 // Status flags registers.
 540 def CCR : RegisterClass<"X86", [i32], 32, [EFLAGS]> {
 541   let CopyCost = -1;  // Don't allow copying of status registers.
 542 }