lib/Target/X86/X86RegisterInfo.td

   1 //===- X86RegisterInfo.td - Describe the X86 Register File --*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 Register file, defining the registers themselves,
  11 // aliases between the registers, and the register classes built out of the
  12 // registers.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 //  Register definitions...
  18 //
  19 let Namespace = "X86" in {
  20
  21   // In the register alias definitions below, we define which registers alias
  22   // which others.  We only specify which registers the small registers alias,
  23   // because the register file generator is smart enough to figure out that
  24   // AL aliases AX if we tell it that AX aliased AL (for example).
  25
  26   // Dwarf numbering is different for 32-bit and 64-bit, and there are
  27   // variations by target as well. Currently the first entry is for X86-64,
  28   // second - for EH on X86-32/Darwin and third is 'generic' one (X86-32/Linux
  29   // and debug information on X86-32/Darwin)
  30
  31   // 8-bit registers
  32   // Low registers
  33   def AL : Register<"al">, DwarfRegNum<[0, 0, 0]>;
  34   def DL : Register<"dl">, DwarfRegNum<[1, 2, 2]>;
  35   def CL : Register<"cl">, DwarfRegNum<[2, 1, 1]>;
  36   def BL : Register<"bl">, DwarfRegNum<[3, 3, 3]>;
  37
  38   // X86-64 only
  39   def SIL : Register<"sil">, DwarfRegNum<[4, 6, 6]>;
  40   def DIL : Register<"dil">, DwarfRegNum<[5, 7, 7]>;
  41   def BPL : Register<"bpl">, DwarfRegNum<[6, 4, 5]>;
  42   def SPL : Register<"spl">, DwarfRegNum<[7, 5, 4]>;
  43   def R8B  : Register<"r8b">,  DwarfRegNum<[8, -2, -2]>;
  44   def R9B  : Register<"r9b">,  DwarfRegNum<[9, -2, -2]>;
  45   def R10B : Register<"r10b">, DwarfRegNum<[10, -2, -2]>;
  46   def R11B : Register<"r11b">, DwarfRegNum<[11, -2, -2]>;
  47   def R12B : Register<"r12b">, DwarfRegNum<[12, -2, -2]>;
  48   def R13B : Register<"r13b">, DwarfRegNum<[13, -2, -2]>;
  49   def R14B : Register<"r14b">, DwarfRegNum<[14, -2, -2]>;
  50   def R15B : Register<"r15b">, DwarfRegNum<[15, -2, -2]>;
  51
  52   // High registers. On x86-64, these cannot be used in any instruction
  53   // with a REX prefix.
  54   def AH : Register<"ah">, DwarfRegNum<[0, 0, 0]>;
  55   def DH : Register<"dh">, DwarfRegNum<[1, 2, 2]>;
  56   def CH : Register<"ch">, DwarfRegNum<[2, 1, 1]>;
  57   def BH : Register<"bh">, DwarfRegNum<[3, 3, 3]>;
  58
  59   // 16-bit registers
  60   def AX : RegisterWithSubRegs<"ax", [AL,AH]>, DwarfRegNum<[0, 0, 0]>;
  61   def DX : RegisterWithSubRegs<"dx", [DL,DH]>, DwarfRegNum<[1, 2, 2]>;
  62   def CX : RegisterWithSubRegs<"cx", [CL,CH]>, DwarfRegNum<[2, 1, 1]>;
  63   def BX : RegisterWithSubRegs<"bx", [BL,BH]>, DwarfRegNum<[3, 3, 3]>;
  64   def SI : RegisterWithSubRegs<"si", [SIL]>, DwarfRegNum<[4, 6, 6]>;
  65   def DI : RegisterWithSubRegs<"di", [DIL]>, DwarfRegNum<[5, 7, 7]>;
  66   def BP : RegisterWithSubRegs<"bp", [BPL]>, DwarfRegNum<[6, 4, 5]>;
  67   def SP : RegisterWithSubRegs<"sp", [SPL]>, DwarfRegNum<[7, 5, 4]>;
  68   def IP : Register<"ip">, DwarfRegNum<[16]>;
  69
  70   // X86-64 only
  71   def R8W  : RegisterWithSubRegs<"r8w", [R8B]>, DwarfRegNum<[8, -2, -2]>;
  72   def R9W  : RegisterWithSubRegs<"r9w", [R9B]>, DwarfRegNum<[9, -2, -2]>;
  73   def R10W : RegisterWithSubRegs<"r10w", [R10B]>, DwarfRegNum<[10, -2, -2]>;
  74   def R11W : RegisterWithSubRegs<"r11w", [R11B]>, DwarfRegNum<[11, -2, -2]>;
  75   def R12W : RegisterWithSubRegs<"r12w", [R12B]>, DwarfRegNum<[12, -2, -2]>;
  76   def R13W : RegisterWithSubRegs<"r13w", [R13B]>, DwarfRegNum<[13, -2, -2]>;
  77   def R14W : RegisterWithSubRegs<"r14w", [R14B]>, DwarfRegNum<[14, -2, -2]>;
  78   def R15W : RegisterWithSubRegs<"r15w", [R15B]>, DwarfRegNum<[15, -2, -2]>;
  79
  80   // 32-bit registers
  81   def EAX : RegisterWithSubRegs<"eax", [AX]>, DwarfRegNum<[0, 0, 0]>;
  82   def EDX : RegisterWithSubRegs<"edx", [DX]>, DwarfRegNum<[1, 2, 2]>;
  83   def ECX : RegisterWithSubRegs<"ecx", [CX]>, DwarfRegNum<[2, 1, 1]>;
  84   def EBX : RegisterWithSubRegs<"ebx", [BX]>, DwarfRegNum<[3, 3, 3]>;
  85   def ESI : RegisterWithSubRegs<"esi", [SI]>, DwarfRegNum<[4, 6, 6]>;
  86   def EDI : RegisterWithSubRegs<"edi", [DI]>, DwarfRegNum<[5, 7, 7]>;
  87   def EBP : RegisterWithSubRegs<"ebp", [BP]>, DwarfRegNum<[6, 4, 5]>;
  88   def ESP : RegisterWithSubRegs<"esp", [SP]>, DwarfRegNum<[7, 5, 4]>;
  89   def EIP : RegisterWithSubRegs<"eip", [IP]>, DwarfRegNum<[16, 8, 8]>;
  90
  91   // X86-64 only
  92   def R8D  : RegisterWithSubRegs<"r8d", [R8W]>, DwarfRegNum<[8, -2, -2]>;
  93   def R9D  : RegisterWithSubRegs<"r9d", [R9W]>, DwarfRegNum<[9, -2, -2]>;
  94   def R10D : RegisterWithSubRegs<"r10d", [R10W]>, DwarfRegNum<[10, -2, -2]>;
  95   def R11D : RegisterWithSubRegs<"r11d", [R11W]>, DwarfRegNum<[11, -2, -2]>;
  96   def R12D : RegisterWithSubRegs<"r12d", [R12W]>, DwarfRegNum<[12, -2, -2]>;
  97   def R13D : RegisterWithSubRegs<"r13d", [R13W]>, DwarfRegNum<[13, -2, -2]>;
  98   def R14D : RegisterWithSubRegs<"r14d", [R14W]>, DwarfRegNum<[14, -2, -2]>;
  99   def R15D : RegisterWithSubRegs<"r15d", [R15W]>, DwarfRegNum<[15, -2, -2]>;
 100
 101   // 64-bit registers, X86-64 only
 102   def RAX : RegisterWithSubRegs<"rax", [EAX]>, DwarfRegNum<[0, -2, -2]>;
 103   def RDX : RegisterWithSubRegs<"rdx", [EDX]>, DwarfRegNum<[1, -2, -2]>;
 104   def RCX : RegisterWithSubRegs<"rcx", [ECX]>, DwarfRegNum<[2, -2, -2]>;
 105   def RBX : RegisterWithSubRegs<"rbx", [EBX]>, DwarfRegNum<[3, -2, -2]>;
 106   def RSI : RegisterWithSubRegs<"rsi", [ESI]>, DwarfRegNum<[4, -2, -2]>;
 107   def RDI : RegisterWithSubRegs<"rdi", [EDI]>, DwarfRegNum<[5, -2, -2]>;
 108   def RBP : RegisterWithSubRegs<"rbp", [EBP]>, DwarfRegNum<[6, -2, -2]>;
 109   def RSP : RegisterWithSubRegs<"rsp", [ESP]>, DwarfRegNum<[7, -2, -2]>;
 110
 111   def R8  : RegisterWithSubRegs<"r8", [R8D]>, DwarfRegNum<[8, -2, -2]>;
 112   def R9  : RegisterWithSubRegs<"r9", [R9D]>, DwarfRegNum<[9, -2, -2]>;
 113   def R10 : RegisterWithSubRegs<"r10", [R10D]>, DwarfRegNum<[10, -2, -2]>;
 114   def R11 : RegisterWithSubRegs<"r11", [R11D]>, DwarfRegNum<[11, -2, -2]>;
 115   def R12 : RegisterWithSubRegs<"r12", [R12D]>, DwarfRegNum<[12, -2, -2]>;
 116   def R13 : RegisterWithSubRegs<"r13", [R13D]>, DwarfRegNum<[13, -2, -2]>;
 117   def R14 : RegisterWithSubRegs<"r14", [R14D]>, DwarfRegNum<[14, -2, -2]>;
 118   def R15 : RegisterWithSubRegs<"r15", [R15D]>, DwarfRegNum<[15, -2, -2]>;
 119   def RIP : RegisterWithSubRegs<"rip", [EIP]>,  DwarfRegNum<[16, -2, -2]>;
 120
 121   // MMX Registers. These are actually aliased to ST0 .. ST7
 122   def MM0 : Register<"mm0">, DwarfRegNum<[41, 29, 29]>;
 123   def MM1 : Register<"mm1">, DwarfRegNum<[42, 30, 30]>;
 124   def MM2 : Register<"mm2">, DwarfRegNum<[43, 31, 31]>;
 125   def MM3 : Register<"mm3">, DwarfRegNum<[44, 32, 32]>;
 126   def MM4 : Register<"mm4">, DwarfRegNum<[45, 33, 33]>;
 127   def MM5 : Register<"mm5">, DwarfRegNum<[46, 34, 34]>;
 128   def MM6 : Register<"mm6">, DwarfRegNum<[47, 35, 35]>;
 129   def MM7 : Register<"mm7">, DwarfRegNum<[48, 36, 36]>;
 130
 131   // Pseudo Floating Point registers
 132   def FP0 : Register<"fp0">;
 133   def FP1 : Register<"fp1">;
 134   def FP2 : Register<"fp2">;
 135   def FP3 : Register<"fp3">;
 136   def FP4 : Register<"fp4">;
 137   def FP5 : Register<"fp5">;
 138   def FP6 : Register<"fp6">;
 139
 140   // XMM Registers, used by the various SSE instruction set extensions
 141   def XMM0: Register<"xmm0">, DwarfRegNum<[17, 21, 21]>;
 142   def XMM1: Register<"xmm1">, DwarfRegNum<[18, 22, 22]>;
 143   def XMM2: Register<"xmm2">, DwarfRegNum<[19, 23, 23]>;
 144   def XMM3: Register<"xmm3">, DwarfRegNum<[20, 24, 24]>;
 145   def XMM4: Register<"xmm4">, DwarfRegNum<[21, 25, 25]>;
 146   def XMM5: Register<"xmm5">, DwarfRegNum<[22, 26, 26]>;
 147   def XMM6: Register<"xmm6">, DwarfRegNum<[23, 27, 27]>;
 148   def XMM7: Register<"xmm7">, DwarfRegNum<[24, 28, 28]>;
 149
 150   // X86-64 only
 151   def XMM8:  Register<"xmm8">,  DwarfRegNum<[25, -2, -2]>;
 152   def XMM9:  Register<"xmm9">,  DwarfRegNum<[26, -2, -2]>;
 153   def XMM10: Register<"xmm10">, DwarfRegNum<[27, -2, -2]>;
 154   def XMM11: Register<"xmm11">, DwarfRegNum<[28, -2, -2]>;
 155   def XMM12: Register<"xmm12">, DwarfRegNum<[29, -2, -2]>;
 156   def XMM13: Register<"xmm13">, DwarfRegNum<[30, -2, -2]>;
 157   def XMM14: Register<"xmm14">, DwarfRegNum<[31, -2, -2]>;
 158   def XMM15: Register<"xmm15">, DwarfRegNum<[32, -2, -2]>;
 159
 160   // YMM Registers, used by AVX instructions
 161   def YMM0: Register<"ymm0">, DwarfRegNum<[17, 21, 21]>;
 162   def YMM1: Register<"ymm1">, DwarfRegNum<[18, 22, 22]>;
 163   def YMM2: Register<"ymm2">, DwarfRegNum<[19, 23, 23]>;
 164   def YMM3: Register<"ymm3">, DwarfRegNum<[20, 24, 24]>;
 165   def YMM4: Register<"ymm4">, DwarfRegNum<[21, 25, 25]>;
 166   def YMM5: Register<"ymm5">, DwarfRegNum<[22, 26, 26]>;
 167   def YMM6: Register<"ymm6">, DwarfRegNum<[23, 27, 27]>;
 168   def YMM7: Register<"ymm7">, DwarfRegNum<[24, 28, 28]>;
 169   def YMM8:  Register<"ymm8">,  DwarfRegNum<[25, -2, -2]>;
 170   def YMM9:  Register<"ymm9">,  DwarfRegNum<[26, -2, -2]>;
 171   def YMM10: Register<"ymm10">, DwarfRegNum<[27, -2, -2]>;
 172   def YMM11: Register<"ymm11">, DwarfRegNum<[28, -2, -2]>;
 173   def YMM12: Register<"ymm12">, DwarfRegNum<[29, -2, -2]>;
 174   def YMM13: Register<"ymm13">, DwarfRegNum<[30, -2, -2]>;
 175   def YMM14: Register<"ymm14">, DwarfRegNum<[31, -2, -2]>;
 176   def YMM15: Register<"ymm15">, DwarfRegNum<[32, -2, -2]>;
 177
 178   // Floating point stack registers
 179   def ST0 : Register<"st(0)">, DwarfRegNum<[33, 12, 11]>;
 180   def ST1 : Register<"st(1)">, DwarfRegNum<[34, 13, 12]>;
 181   def ST2 : Register<"st(2)">, DwarfRegNum<[35, 14, 13]>;
 182   def ST3 : Register<"st(3)">, DwarfRegNum<[36, 15, 14]>;
 183   def ST4 : Register<"st(4)">, DwarfRegNum<[37, 16, 15]>;
 184   def ST5 : Register<"st(5)">, DwarfRegNum<[38, 17, 16]>;
 185   def ST6 : Register<"st(6)">, DwarfRegNum<[39, 18, 17]>;
 186   def ST7 : Register<"st(7)">, DwarfRegNum<[40, 19, 18]>;
 187
 188   // Status flags register
 189   def EFLAGS : Register<"flags">;
 190
 191   // Segment registers
 192   def CS : Register<"cs">;
 193   def DS : Register<"ds">;
 194   def SS : Register<"ss">;
 195   def ES : Register<"es">;
 196   def FS : Register<"fs">;
 197   def GS : Register<"gs">;
 198 }
 199
 200
 201 //===----------------------------------------------------------------------===//
 202 // Subregister Set Definitions... now that we have all of the pieces, define the
 203 // sub registers for each register.
 204 //
 205
 206 def x86_subreg_8bit    : PatLeaf<(i32 1)>;
 207 def x86_subreg_8bit_hi : PatLeaf<(i32 2)>;
 208 def x86_subreg_16bit   : PatLeaf<(i32 3)>;
 209 def x86_subreg_32bit   : PatLeaf<(i32 4)>;
 210
 211 def : SubRegSet<1, [AX, CX, DX, BX, SP,  BP,  SI,  DI,
 212                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W],
 213                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 214                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 215
 216 def : SubRegSet<2, [AX, CX, DX, BX],
 217                    [AH, CH, DH, BH]>;
 218
 219 def : SubRegSet<1, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 220                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 221                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 222                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 223
 224 def : SubRegSet<2, [EAX, ECX, EDX, EBX],
 225                    [AH, CH, DH, BH]>;
 226
 227 def : SubRegSet<3, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 228                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 229                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 230                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 231
 232 def : SubRegSet<1, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 233                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 234                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 235                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 236
 237 def : SubRegSet<2, [RAX, RCX, RDX, RBX],
 238                    [AH, CH, DH, BH]>;
 239
 240 def : SubRegSet<3, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 241                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 242                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 243                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 244
 245 def : SubRegSet<4, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 246                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 247                    [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 248                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D]>;
 249
 250 def : SubRegSet<1, [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 251                     YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15],
 252                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 253                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 254
 255 //===----------------------------------------------------------------------===//
 256 // Register Class Definitions... now that we have all of the pieces, define the
 257 // top-level register classes.  The order specified in the register list is
 258 // implicitly defined to be the register allocation order.
 259 //
 260
 261 // List call-clobbered registers before callee-save registers. RBX, RBP, (and
 262 // R12, R13, R14, and R15 for X86-64) are callee-save registers.
 263 // In 64-mode, there are 12 additional i8 registers, SIL, DIL, BPL, SPL, and
 264 // R8B, ... R15B.
 265 // Allocate R12 and R13 last, as these require an extra byte when
 266 // encoded in x86_64 instructions.
 267 // FIXME: Allow AH, CH, DH, BH to be used as general-purpose registers in
 268 // 64-bit mode. The main complication is that they cannot be encoded in an
 269 // instruction requiring a REX prefix, while SIL, DIL, BPL, R8D, etc.
 270 // require a REX prefix. For example, "addb %ah, %dil" and "movzbl %ah, %r8d"
 271 // cannot be encoded.
 272 def GR8 : RegisterClass<"X86", [i8],  8,
 273                         [AL, CL, DL, BL, AH, CH, DH, BH, SIL, DIL, BPL, SPL,
 274                          R8B, R9B, R10B, R11B, R14B, R15B, R12B, R13B]> {
 275   let MethodProtos = [{
 276     iterator allocation_order_begin(const MachineFunction &MF) const;
 277     iterator allocation_order_end(const MachineFunction &MF) const;
 278   }];
 279   let MethodBodies = [{
 280     // Does the function dedicate RBP / EBP to being a frame ptr?
 281     // If so, don't allocate SPL or BPL.
 282     static const unsigned X86_GR8_AO_64_fp[] = {
 283       X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 284       X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 285       X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B
 286     };
 287     // If not, just don't allocate SPL.
 288     static const unsigned X86_GR8_AO_64[] = {
 289       X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 290       X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 291       X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B, X86::BPL
 292     };
 293     // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 294     static const unsigned X86_GR8_AO_32[] = {
 295       X86::AL, X86::CL, X86::DL, X86::AH, X86::CH, X86::DH, X86::BL, X86::BH
 296     };
 297
 298     GR8Class::iterator
 299     GR8Class::allocation_order_begin(const MachineFunction &MF) const {
 300       const TargetMachine &TM = MF.getTarget();
 301       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 302       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 303       if (!Subtarget.is64Bit())
 304         return X86_GR8_AO_32;
 305       else if (RI->hasFP(MF))
 306         return X86_GR8_AO_64_fp;
 307       else
 308         return X86_GR8_AO_64;
 309     }
 310
 311     GR8Class::iterator
 312     GR8Class::allocation_order_end(const MachineFunction &MF) const {
 313       const TargetMachine &TM = MF.getTarget();
 314       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 315       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 316       if (!Subtarget.is64Bit())
 317         return array_endof(X86_GR8_AO_32);
 318       else if (RI->hasFP(MF))
 319         return array_endof(X86_GR8_AO_64_fp);
 320       else
 321         return array_endof(X86_GR8_AO_64);
 322     }
 323   }];
 324 }
 325
 326
 327 def GR16 : RegisterClass<"X86", [i16], 16,
 328                          [AX, CX, DX, SI, DI, BX, BP, SP,
 329                           R8W, R9W, R10W, R11W, R14W, R15W, R12W, R13W]> {
 330   let SubRegClassList = [GR8, GR8];
 331   let MethodProtos = [{
 332     iterator allocation_order_begin(const MachineFunction &MF) const;
 333     iterator allocation_order_end(const MachineFunction &MF) const;
 334   }];
 335   let MethodBodies = [{
 336     // Does the function dedicate RBP / EBP to being a frame ptr?
 337     // If so, don't allocate SP or BP.
 338     static const unsigned X86_GR16_AO_64_fp[] = {
 339       X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 340       X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 341       X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W
 342     };
 343     static const unsigned X86_GR16_AO_32_fp[] = {
 344       X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX
 345     };
 346     // If not, just don't allocate SP.
 347     static const unsigned X86_GR16_AO_64[] = {
 348       X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 349       X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 350       X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W, X86::BP
 351     };
 352     static const unsigned X86_GR16_AO_32[] = {
 353       X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX, X86::BP
 354     };
 355
 356     GR16Class::iterator
 357     GR16Class::allocation_order_begin(const MachineFunction &MF) const {
 358       const TargetMachine &TM = MF.getTarget();
 359       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 360       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 361       if (Subtarget.is64Bit()) {
 362         if (RI->hasFP(MF))
 363           return X86_GR16_AO_64_fp;
 364         else
 365           return X86_GR16_AO_64;
 366       } else {
 367         if (RI->hasFP(MF))
 368           return X86_GR16_AO_32_fp;
 369         else
 370           return X86_GR16_AO_32;
 371       }
 372     }
 373
 374     GR16Class::iterator
 375     GR16Class::allocation_order_end(const MachineFunction &MF) const {
 376       const TargetMachine &TM = MF.getTarget();
 377       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 378       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 379       if (Subtarget.is64Bit()) {
 380         if (RI->hasFP(MF))
 381           return array_endof(X86_GR16_AO_64_fp);
 382         else
 383           return array_endof(X86_GR16_AO_64);
 384       } else {
 385         if (RI->hasFP(MF))
 386           return array_endof(X86_GR16_AO_32_fp);
 387         else
 388           return array_endof(X86_GR16_AO_32);
 389       }
 390     }
 391   }];
 392 }
 393
 394
 395 def GR32 : RegisterClass<"X86", [i32], 32,
 396                          [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP,
 397                           R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 398   let SubRegClassList = [GR8, GR8, GR16];
 399   let MethodProtos = [{
 400     iterator allocation_order_begin(const MachineFunction &MF) const;
 401     iterator allocation_order_end(const MachineFunction &MF) const;
 402   }];
 403   let MethodBodies = [{
 404     // Does the function dedicate RBP / EBP to being a frame ptr?
 405     // If so, don't allocate ESP or EBP.
 406     static const unsigned X86_GR32_AO_64_fp[] = {
 407       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 408       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 409       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D
 410     };
 411     static const unsigned X86_GR32_AO_32_fp[] = {
 412       X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX
 413     };
 414     // If not, just don't allocate ESP.
 415     static const unsigned X86_GR32_AO_64[] = {
 416       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 417       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 418       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 419     };
 420     static const unsigned X86_GR32_AO_32[] = {
 421       X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP
 422     };
 423
 424     GR32Class::iterator
 425     GR32Class::allocation_order_begin(const MachineFunction &MF) const {
 426       const TargetMachine &TM = MF.getTarget();
 427       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 428       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 429       if (Subtarget.is64Bit()) {
 430         if (RI->hasFP(MF))
 431           return X86_GR32_AO_64_fp;
 432         else
 433           return X86_GR32_AO_64;
 434       } else {
 435         if (RI->hasFP(MF))
 436           return X86_GR32_AO_32_fp;
 437         else
 438           return X86_GR32_AO_32;
 439       }
 440     }
 441
 442     GR32Class::iterator
 443     GR32Class::allocation_order_end(const MachineFunction &MF) const {
 444       const TargetMachine &TM = MF.getTarget();
 445       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 446       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 447       if (Subtarget.is64Bit()) {
 448         if (RI->hasFP(MF))
 449           return array_endof(X86_GR32_AO_64_fp);
 450         else
 451           return array_endof(X86_GR32_AO_64);
 452       } else {
 453         if (RI->hasFP(MF))
 454           return array_endof(X86_GR32_AO_32_fp);
 455         else
 456           return array_endof(X86_GR32_AO_32);
 457       }
 458     }
 459   }];
 460 }
 461
 462
 463 def GR64 : RegisterClass<"X86", [i64], 64,
 464                          [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 465                           RBX, R14, R15, R12, R13, RBP, RSP, RIP]> {
 466   let SubRegClassList = [GR8, GR8, GR16, GR32];
 467   let MethodProtos = [{
 468     iterator allocation_order_end(const MachineFunction &MF) const;
 469   }];
 470   let MethodBodies = [{
 471     GR64Class::iterator
 472     GR64Class::allocation_order_end(const MachineFunction &MF) const {
 473       const TargetMachine &TM = MF.getTarget();
 474       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 475       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 476       if (!Subtarget.is64Bit())
 477         return begin();  // None of these are allocatable in 32-bit.
 478       if (RI->hasFP(MF)) // Does the function dedicate RBP to being a frame ptr?
 479         return end()-3;  // If so, don't allocate RIP, RSP or RBP
 480       else
 481         return end()-2;  // If not, just don't allocate RIP or RSP
 482     }
 483   }];
 484 }
 485
 486
 487 // GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD, GR64_ABCD - Subclasses of
 488 // GR8, GR16, GR32, and GR64 which contain just the "a" "b", "c", and "d"
 489 // registers. On x86-32, GR16_ABCD and GR32_ABCD are classes for registers
 490 // that support 8-bit subreg operations. On x86-64, GR16_ABCD, GR32_ABCD,
 491 // and GR64_ABCD are classes for registers that support 8-bit h-register
 492 // operations.
 493 def GR8_ABCD_L : RegisterClass<"X86", [i8], 8, [AL, CL, DL, BL]> {
 494 }
 495 def GR8_ABCD_H : RegisterClass<"X86", [i8], 8, [AH, CH, DH, BH]> {
 496 }
 497 def GR16_ABCD : RegisterClass<"X86", [i16], 16, [AX, CX, DX, BX]> {
 498   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H];
 499 }
 500 def GR32_ABCD : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX, EBX]> {
 501   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD];
 502 }
 503 def GR64_ABCD : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RBX]> {
 504   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD];
 505 }
 506
 507 // GR8_NOREX, GR16_NOREX, GR32_NOREX, GR64_NOREX - Subclasses of
 508 // GR8, GR16, GR32, and GR64 which contain only the first 8 GPRs.
 509 // On x86-64, GR64_NOREX, GR32_NOREX and GR16_NOREX are the classes
 510 // of registers which do not by themselves require a REX prefix.
 511 def GR8_NOREX : RegisterClass<"X86", [i8], 8,
 512                               [AL, CL, DL, BL, AH, CH, DH, BH,
 513                                SIL, DIL, BPL, SPL]> {
 514   let MethodProtos = [{
 515     iterator allocation_order_begin(const MachineFunction &MF) const;
 516     iterator allocation_order_end(const MachineFunction &MF) const;
 517   }];
 518   let MethodBodies = [{
 519     // Does the function dedicate RBP / EBP to being a frame ptr?
 520     // If so, don't allocate SPL or BPL.
 521     static const unsigned X86_GR8_NOREX_AO_64_fp[] = {
 522       X86::AL, X86::CL, X86::DL, X86::SIL, X86::DIL, X86::BL
 523     };
 524     // If not, just don't allocate SPL.
 525     static const unsigned X86_GR8_NOREX_AO_64[] = {
 526       X86::AL, X86::CL, X86::DL, X86::SIL, X86::DIL, X86::BL, X86::BPL
 527     };
 528     // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 529     static const unsigned X86_GR8_NOREX_AO_32[] = {
 530       X86::AL, X86::CL, X86::DL, X86::AH, X86::CH, X86::DH, X86::BL, X86::BH
 531     };
 532
 533     GR8_NOREXClass::iterator
 534     GR8_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 535       const TargetMachine &TM = MF.getTarget();
 536       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 537       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 538       if (!Subtarget.is64Bit())
 539         return X86_GR8_NOREX_AO_32;
 540       else if (RI->hasFP(MF))
 541         return X86_GR8_NOREX_AO_64_fp;
 542       else
 543         return X86_GR8_NOREX_AO_64;
 544     }
 545
 546     GR8_NOREXClass::iterator
 547     GR8_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 548       const TargetMachine &TM = MF.getTarget();
 549       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 550       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 551       if (!Subtarget.is64Bit())
 552         return array_endof(X86_GR8_NOREX_AO_32);
 553       else if (RI->hasFP(MF))
 554         return array_endof(X86_GR8_NOREX_AO_64_fp);
 555       else
 556         return array_endof(X86_GR8_NOREX_AO_64);
 557     }
 558   }];
 559 }
 560 def GR16_NOREX : RegisterClass<"X86", [i16], 16,
 561                                [AX, CX, DX, SI, DI, BX, BP, SP]> {
 562   let SubRegClassList = [GR8_NOREX, GR8_NOREX];
 563   let MethodProtos = [{
 564     iterator allocation_order_begin(const MachineFunction &MF) const;
 565     iterator allocation_order_end(const MachineFunction &MF) const;
 566   }];
 567   let MethodBodies = [{
 568     // Does the function dedicate RBP / EBP to being a frame ptr?
 569     // If so, don't allocate SP or BP.
 570     static const unsigned X86_GR16_AO_fp[] = {
 571       X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX
 572     };
 573     // If not, just don't allocate SP.
 574     static const unsigned X86_GR16_AO[] = {
 575       X86::AX, X86::CX, X86::DX, X86::SI, X86::DI, X86::BX, X86::BP
 576     };
 577
 578     GR16_NOREXClass::iterator
 579     GR16_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 580       const TargetMachine &TM = MF.getTarget();
 581       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 582       if (RI->hasFP(MF))
 583         return X86_GR16_AO_fp;
 584       else
 585         return X86_GR16_AO;
 586     }
 587
 588     GR16_NOREXClass::iterator
 589     GR16_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 590       const TargetMachine &TM = MF.getTarget();
 591       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 592       if (RI->hasFP(MF))
 593         return array_endof(X86_GR16_AO_fp);
 594       else
 595         return array_endof(X86_GR16_AO);
 596     }
 597   }];
 598 }
 599 // GR32_NOREX - GR32 registers which do not require a REX prefix.
 600 def GR32_NOREX : RegisterClass<"X86", [i32], 32,
 601                                [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP]> {
 602   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX];
 603   let MethodProtos = [{
 604     iterator allocation_order_begin(const MachineFunction &MF) const;
 605     iterator allocation_order_end(const MachineFunction &MF) const;
 606   }];
 607   let MethodBodies = [{
 608     // Does the function dedicate RBP / EBP to being a frame ptr?
 609     // If so, don't allocate ESP or EBP.
 610     static const unsigned X86_GR32_NOREX_AO_fp[] = {
 611       X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX
 612     };
 613     // If not, just don't allocate ESP.
 614     static const unsigned X86_GR32_NOREX_AO[] = {
 615       X86::EAX, X86::ECX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP
 616     };
 617
 618     GR32_NOREXClass::iterator
 619     GR32_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 620       const TargetMachine &TM = MF.getTarget();
 621       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 622       if (RI->hasFP(MF))
 623         return X86_GR32_NOREX_AO_fp;
 624       else
 625         return X86_GR32_NOREX_AO;
 626     }
 627
 628     GR32_NOREXClass::iterator
 629     GR32_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 630       const TargetMachine &TM = MF.getTarget();
 631       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 632       if (RI->hasFP(MF))
 633         return array_endof(X86_GR32_NOREX_AO_fp);
 634       else
 635         return array_endof(X86_GR32_NOREX_AO);
 636     }
 637   }];
 638 }
 639
 640 // GR64_NOREX - GR64 registers which do not require a REX prefix.
 641 def GR64_NOREX : RegisterClass<"X86", [i64], 64,
 642                                [RAX, RCX, RDX, RSI, RDI, RBX, RBP, RSP]> {
 643   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX, GR32_NOREX];
 644   let MethodProtos = [{
 645     iterator allocation_order_begin(const MachineFunction &MF) const;
 646     iterator allocation_order_end(const MachineFunction &MF) const;
 647   }];
 648   let MethodBodies = [{
 649     // Does the function dedicate RBP / EBP to being a frame ptr?
 650     // If so, don't allocate RSP or RBP.
 651     static const unsigned X86_GR64_NOREX_AO_fp[] = {
 652       X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::RBX
 653     };
 654     // If not, just don't allocate RSP.
 655     static const unsigned X86_GR64_NOREX_AO[] = {
 656       X86::RAX, X86::RCX, X86::RDX, X86::RSI, X86::RDI, X86::RBX, X86::RBP
 657     };
 658
 659     GR64_NOREXClass::iterator
 660     GR64_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 661       const TargetMachine &TM = MF.getTarget();
 662       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 663       if (RI->hasFP(MF))
 664         return X86_GR64_NOREX_AO_fp;
 665       else
 666         return X86_GR64_NOREX_AO;
 667     }
 668
 669     GR64_NOREXClass::iterator
 670     GR64_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 671       const TargetMachine &TM = MF.getTarget();
 672       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 673       if (RI->hasFP(MF))
 674         return array_endof(X86_GR64_NOREX_AO_fp);
 675       else
 676         return array_endof(X86_GR64_NOREX_AO);
 677     }
 678   }];
 679 }
 680
 681 // A class to support the 'A' assembler constraint: EAX then EDX.
 682 def GRAD : RegisterClass<"X86", [i32], 32, [EAX, EDX]>;
 683
 684 // Scalar SSE2 floating point registers.
 685 def FR32 : RegisterClass<"X86", [f32], 32,
 686                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 687                           XMM8, XMM9, XMM10, XMM11,
 688                           XMM12, XMM13, XMM14, XMM15]> {
 689   let MethodProtos = [{
 690     iterator allocation_order_end(const MachineFunction &MF) const;
 691   }];
 692   let MethodBodies = [{
 693     FR32Class::iterator
 694     FR32Class::allocation_order_end(const MachineFunction &MF) const {
 695       const TargetMachine &TM = MF.getTarget();
 696       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 697       if (!Subtarget.is64Bit())
 698         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 699       else
 700         return end();
 701     }
 702   }];
 703 }
 704
 705 def FR64 : RegisterClass<"X86", [f64], 64,
 706                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 707                           XMM8, XMM9, XMM10, XMM11,
 708                           XMM12, XMM13, XMM14, XMM15]> {
 709   let MethodProtos = [{
 710     iterator allocation_order_end(const MachineFunction &MF) const;
 711   }];
 712   let MethodBodies = [{
 713     FR64Class::iterator
 714     FR64Class::allocation_order_end(const MachineFunction &MF) const {
 715       const TargetMachine &TM = MF.getTarget();
 716       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 717       if (!Subtarget.is64Bit())
 718         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 719       else
 720         return end();
 721     }
 722   }];
 723 }
 724
 725
 726 // FIXME: This sets up the floating point register files as though they are f64
 727 // values, though they really are f80 values.  This will cause us to spill
 728 // values as 64-bit quantities instead of 80-bit quantities, which is much much
 729 // faster on common hardware.  In reality, this should be controlled by a
 730 // command line option or something.
 731
 732 def RFP32 : RegisterClass<"X86",[f32], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 733 def RFP64 : RegisterClass<"X86",[f64], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 734 def RFP80 : RegisterClass<"X86",[f80], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 735
 736 // Floating point stack registers (these are not allocatable by the
 737 // register allocator - the floating point stackifier is responsible
 738 // for transforming FPn allocations to STn registers)
 739 def RST : RegisterClass<"X86", [f80, f64, f32], 32,
 740                         [ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7]> {
 741     let MethodProtos = [{
 742     iterator allocation_order_end(const MachineFunction &MF) const;
 743   }];
 744   let MethodBodies = [{
 745     RSTClass::iterator
 746     RSTClass::allocation_order_end(const MachineFunction &MF) const {
 747       return begin();
 748     }
 749   }];
 750 }
 751
 752 // Generic vector registers: VR64 and VR128.
 753 def VR64  : RegisterClass<"X86", [v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 754                           [MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7]>;
 755 def VR128 : RegisterClass<"X86", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],128,
 756                           [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 757                            XMM8, XMM9, XMM10, XMM11,
 758                            XMM12, XMM13, XMM14, XMM15]> {
 759   let MethodProtos = [{
 760     iterator allocation_order_end(const MachineFunction &MF) const;
 761   }];
 762   let MethodBodies = [{
 763     VR128Class::iterator
 764     VR128Class::allocation_order_end(const MachineFunction &MF) const {
 765       const TargetMachine &TM = MF.getTarget();
 766       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 767       if (!Subtarget.is64Bit())
 768         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 769       else
 770         return end();
 771     }
 772   }];
 773 }
 774 def VR256 : RegisterClass<"X86", [ v8i32, v4i64, v8f32, v4f64],256,
 775                           [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 776                            YMM8, YMM9, YMM10, YMM11,
 777                            YMM12, YMM13, YMM14, YMM15]>;
 778
 779 // Status flags registers.
 780 def CCR : RegisterClass<"X86", [i32], 32, [EFLAGS]> {
 781   let CopyCost = -1;  // Don't allow copying of status registers.
 782 }