lib/Target/X86/X86RegisterInfo.td

   1 //===- X86RegisterInfo.td - Describe the X86 Register File --*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 Register file, defining the registers themselves,
  11 // aliases between the registers, and the register classes built out of the
  12 // registers.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 //  Register definitions...
  18 //
  19 let Namespace = "X86" in {
  20
  21   // Subregister indices.
  22   def sub_8bit    : SubRegIndex;
  23   def sub_8bit_hi : SubRegIndex;
  24   def sub_16bit   : SubRegIndex;
  25   def sub_32bit   : SubRegIndex;
  26
  27   def sub_ss  : SubRegIndex;
  28   def sub_sd  : SubRegIndex;
  29   def sub_xmm : SubRegIndex;
  30
  31
  32   // In the register alias definitions below, we define which registers alias
  33   // which others.  We only specify which registers the small registers alias,
  34   // because the register file generator is smart enough to figure out that
  35   // AL aliases AX if we tell it that AX aliased AL (for example).
  36
  37   // Dwarf numbering is different for 32-bit and 64-bit, and there are
  38   // variations by target as well. Currently the first entry is for X86-64,
  39   // second - for EH on X86-32/Darwin and third is 'generic' one (X86-32/Linux
  40   // and debug information on X86-32/Darwin)
  41
  42   // 8-bit registers
  43   // Low registers
  44   def AL : Register<"al">, DwarfRegNum<[0, 0, 0]>;
  45   def DL : Register<"dl">, DwarfRegNum<[1, 2, 2]>;
  46   def CL : Register<"cl">, DwarfRegNum<[2, 1, 1]>;
  47   def BL : Register<"bl">, DwarfRegNum<[3, 3, 3]>;
  48
  49   // X86-64 only
  50   def SIL : Register<"sil">, DwarfRegNum<[4, 6, 6]>;
  51   def DIL : Register<"dil">, DwarfRegNum<[5, 7, 7]>;
  52   def BPL : Register<"bpl">, DwarfRegNum<[6, 4, 5]>;
  53   def SPL : Register<"spl">, DwarfRegNum<[7, 5, 4]>;
  54   def R8B  : Register<"r8b">,  DwarfRegNum<[8, -2, -2]>;
  55   def R9B  : Register<"r9b">,  DwarfRegNum<[9, -2, -2]>;
  56   def R10B : Register<"r10b">, DwarfRegNum<[10, -2, -2]>;
  57   def R11B : Register<"r11b">, DwarfRegNum<[11, -2, -2]>;
  58   def R12B : Register<"r12b">, DwarfRegNum<[12, -2, -2]>;
  59   def R13B : Register<"r13b">, DwarfRegNum<[13, -2, -2]>;
  60   def R14B : Register<"r14b">, DwarfRegNum<[14, -2, -2]>;
  61   def R15B : Register<"r15b">, DwarfRegNum<[15, -2, -2]>;
  62
  63   // High registers. On x86-64, these cannot be used in any instruction
  64   // with a REX prefix.
  65   def AH : Register<"ah">, DwarfRegNum<[0, 0, 0]>;
  66   def DH : Register<"dh">, DwarfRegNum<[1, 2, 2]>;
  67   def CH : Register<"ch">, DwarfRegNum<[2, 1, 1]>;
  68   def BH : Register<"bh">, DwarfRegNum<[3, 3, 3]>;
  69
  70   // 16-bit registers
  71   let SubRegIndices = [sub_8bit, sub_8bit_hi] in {
  72   def AX : RegisterWithSubRegs<"ax", [AL,AH]>, DwarfRegNum<[0, 0, 0]>;
  73   def DX : RegisterWithSubRegs<"dx", [DL,DH]>, DwarfRegNum<[1, 2, 2]>;
  74   def CX : RegisterWithSubRegs<"cx", [CL,CH]>, DwarfRegNum<[2, 1, 1]>;
  75   def BX : RegisterWithSubRegs<"bx", [BL,BH]>, DwarfRegNum<[3, 3, 3]>;
  76   }
  77   let SubRegIndices = [sub_8bit] in {
  78   def SI : RegisterWithSubRegs<"si", [SIL]>, DwarfRegNum<[4, 6, 6]>;
  79   def DI : RegisterWithSubRegs<"di", [DIL]>, DwarfRegNum<[5, 7, 7]>;
  80   def BP : RegisterWithSubRegs<"bp", [BPL]>, DwarfRegNum<[6, 4, 5]>;
  81   def SP : RegisterWithSubRegs<"sp", [SPL]>, DwarfRegNum<[7, 5, 4]>;
  82   }
  83   def IP : Register<"ip">, DwarfRegNum<[16]>;
  84
  85   // X86-64 only
  86   let SubRegIndices = [sub_8bit] in {
  87   def R8W  : RegisterWithSubRegs<"r8w", [R8B]>, DwarfRegNum<[8, -2, -2]>;
  88   def R9W  : RegisterWithSubRegs<"r9w", [R9B]>, DwarfRegNum<[9, -2, -2]>;
  89   def R10W : RegisterWithSubRegs<"r10w", [R10B]>, DwarfRegNum<[10, -2, -2]>;
  90   def R11W : RegisterWithSubRegs<"r11w", [R11B]>, DwarfRegNum<[11, -2, -2]>;
  91   def R12W : RegisterWithSubRegs<"r12w", [R12B]>, DwarfRegNum<[12, -2, -2]>;
  92   def R13W : RegisterWithSubRegs<"r13w", [R13B]>, DwarfRegNum<[13, -2, -2]>;
  93   def R14W : RegisterWithSubRegs<"r14w", [R14B]>, DwarfRegNum<[14, -2, -2]>;
  94   def R15W : RegisterWithSubRegs<"r15w", [R15B]>, DwarfRegNum<[15, -2, -2]>;
  95   }
  96   // 32-bit registers
  97   let SubRegIndices = [sub_16bit] in {
  98   def EAX : RegisterWithSubRegs<"eax", [AX]>, DwarfRegNum<[0, 0, 0]>;
  99   def EDX : RegisterWithSubRegs<"edx", [DX]>, DwarfRegNum<[1, 2, 2]>;
 100   def ECX : RegisterWithSubRegs<"ecx", [CX]>, DwarfRegNum<[2, 1, 1]>;
 101   def EBX : RegisterWithSubRegs<"ebx", [BX]>, DwarfRegNum<[3, 3, 3]>;
 102   def ESI : RegisterWithSubRegs<"esi", [SI]>, DwarfRegNum<[4, 6, 6]>;
 103   def EDI : RegisterWithSubRegs<"edi", [DI]>, DwarfRegNum<[5, 7, 7]>;
 104   def EBP : RegisterWithSubRegs<"ebp", [BP]>, DwarfRegNum<[6, 4, 5]>;
 105   def ESP : RegisterWithSubRegs<"esp", [SP]>, DwarfRegNum<[7, 5, 4]>;
 106   def EIP : RegisterWithSubRegs<"eip", [IP]>, DwarfRegNum<[16, 8, 8]>;
 107
 108   // X86-64 only
 109   def R8D  : RegisterWithSubRegs<"r8d", [R8W]>, DwarfRegNum<[8, -2, -2]>;
 110   def R9D  : RegisterWithSubRegs<"r9d", [R9W]>, DwarfRegNum<[9, -2, -2]>;
 111   def R10D : RegisterWithSubRegs<"r10d", [R10W]>, DwarfRegNum<[10, -2, -2]>;
 112   def R11D : RegisterWithSubRegs<"r11d", [R11W]>, DwarfRegNum<[11, -2, -2]>;
 113   def R12D : RegisterWithSubRegs<"r12d", [R12W]>, DwarfRegNum<[12, -2, -2]>;
 114   def R13D : RegisterWithSubRegs<"r13d", [R13W]>, DwarfRegNum<[13, -2, -2]>;
 115   def R14D : RegisterWithSubRegs<"r14d", [R14W]>, DwarfRegNum<[14, -2, -2]>;
 116   def R15D : RegisterWithSubRegs<"r15d", [R15W]>, DwarfRegNum<[15, -2, -2]>;
 117   }
 118
 119   // 64-bit registers, X86-64 only
 120   let SubRegIndices = [sub_32bit] in {
 121   def RAX : RegisterWithSubRegs<"rax", [EAX]>, DwarfRegNum<[0, -2, -2]>;
 122   def RDX : RegisterWithSubRegs<"rdx", [EDX]>, DwarfRegNum<[1, -2, -2]>;
 123   def RCX : RegisterWithSubRegs<"rcx", [ECX]>, DwarfRegNum<[2, -2, -2]>;
 124   def RBX : RegisterWithSubRegs<"rbx", [EBX]>, DwarfRegNum<[3, -2, -2]>;
 125   def RSI : RegisterWithSubRegs<"rsi", [ESI]>, DwarfRegNum<[4, -2, -2]>;
 126   def RDI : RegisterWithSubRegs<"rdi", [EDI]>, DwarfRegNum<[5, -2, -2]>;
 127   def RBP : RegisterWithSubRegs<"rbp", [EBP]>, DwarfRegNum<[6, -2, -2]>;
 128   def RSP : RegisterWithSubRegs<"rsp", [ESP]>, DwarfRegNum<[7, -2, -2]>;
 129
 130   def R8  : RegisterWithSubRegs<"r8", [R8D]>, DwarfRegNum<[8, -2, -2]>;
 131   def R9  : RegisterWithSubRegs<"r9", [R9D]>, DwarfRegNum<[9, -2, -2]>;
 132   def R10 : RegisterWithSubRegs<"r10", [R10D]>, DwarfRegNum<[10, -2, -2]>;
 133   def R11 : RegisterWithSubRegs<"r11", [R11D]>, DwarfRegNum<[11, -2, -2]>;
 134   def R12 : RegisterWithSubRegs<"r12", [R12D]>, DwarfRegNum<[12, -2, -2]>;
 135   def R13 : RegisterWithSubRegs<"r13", [R13D]>, DwarfRegNum<[13, -2, -2]>;
 136   def R14 : RegisterWithSubRegs<"r14", [R14D]>, DwarfRegNum<[14, -2, -2]>;
 137   def R15 : RegisterWithSubRegs<"r15", [R15D]>, DwarfRegNum<[15, -2, -2]>;
 138   def RIP : RegisterWithSubRegs<"rip", [EIP]>,  DwarfRegNum<[16, -2, -2]>;
 139   }
 140
 141   // MMX Registers. These are actually aliased to ST0 .. ST7
 142   def MM0 : Register<"mm0">, DwarfRegNum<[41, 29, 29]>;
 143   def MM1 : Register<"mm1">, DwarfRegNum<[42, 30, 30]>;
 144   def MM2 : Register<"mm2">, DwarfRegNum<[43, 31, 31]>;
 145   def MM3 : Register<"mm3">, DwarfRegNum<[44, 32, 32]>;
 146   def MM4 : Register<"mm4">, DwarfRegNum<[45, 33, 33]>;
 147   def MM5 : Register<"mm5">, DwarfRegNum<[46, 34, 34]>;
 148   def MM6 : Register<"mm6">, DwarfRegNum<[47, 35, 35]>;
 149   def MM7 : Register<"mm7">, DwarfRegNum<[48, 36, 36]>;
 150
 151   // Pseudo Floating Point registers
 152   def FP0 : Register<"fp0">;
 153   def FP1 : Register<"fp1">;
 154   def FP2 : Register<"fp2">;
 155   def FP3 : Register<"fp3">;
 156   def FP4 : Register<"fp4">;
 157   def FP5 : Register<"fp5">;
 158   def FP6 : Register<"fp6">;
 159
 160   // XMM Registers, used by the various SSE instruction set extensions.
 161   // The sub_ss and sub_sd subregs are the same registers with another regclass.
 162   let CompositeIndices = [(sub_ss), (sub_sd)] in {
 163   def XMM0: Register<"xmm0">, DwarfRegNum<[17, 21, 21]>;
 164   def XMM1: Register<"xmm1">, DwarfRegNum<[18, 22, 22]>;
 165   def XMM2: Register<"xmm2">, DwarfRegNum<[19, 23, 23]>;
 166   def XMM3: Register<"xmm3">, DwarfRegNum<[20, 24, 24]>;
 167   def XMM4: Register<"xmm4">, DwarfRegNum<[21, 25, 25]>;
 168   def XMM5: Register<"xmm5">, DwarfRegNum<[22, 26, 26]>;
 169   def XMM6: Register<"xmm6">, DwarfRegNum<[23, 27, 27]>;
 170   def XMM7: Register<"xmm7">, DwarfRegNum<[24, 28, 28]>;
 171
 172   // X86-64 only
 173   def XMM8:  Register<"xmm8">,  DwarfRegNum<[25, -2, -2]>;
 174   def XMM9:  Register<"xmm9">,  DwarfRegNum<[26, -2, -2]>;
 175   def XMM10: Register<"xmm10">, DwarfRegNum<[27, -2, -2]>;
 176   def XMM11: Register<"xmm11">, DwarfRegNum<[28, -2, -2]>;
 177   def XMM12: Register<"xmm12">, DwarfRegNum<[29, -2, -2]>;
 178   def XMM13: Register<"xmm13">, DwarfRegNum<[30, -2, -2]>;
 179   def XMM14: Register<"xmm14">, DwarfRegNum<[31, -2, -2]>;
 180   def XMM15: Register<"xmm15">, DwarfRegNum<[32, -2, -2]>;
 181   }
 182
 183   // YMM Registers, used by AVX instructions
 184   let SubRegIndices = [sub_xmm] in {
 185   def YMM0: RegisterWithSubRegs<"ymm0", [XMM0]>, DwarfRegNum<[17, 21, 21]>;
 186   def YMM1: RegisterWithSubRegs<"ymm1", [XMM1]>, DwarfRegNum<[18, 22, 22]>;
 187   def YMM2: RegisterWithSubRegs<"ymm2", [XMM2]>, DwarfRegNum<[19, 23, 23]>;
 188   def YMM3: RegisterWithSubRegs<"ymm3", [XMM3]>, DwarfRegNum<[20, 24, 24]>;
 189   def YMM4: RegisterWithSubRegs<"ymm4", [XMM4]>, DwarfRegNum<[21, 25, 25]>;
 190   def YMM5: RegisterWithSubRegs<"ymm5", [XMM5]>, DwarfRegNum<[22, 26, 26]>;
 191   def YMM6: RegisterWithSubRegs<"ymm6", [XMM6]>, DwarfRegNum<[23, 27, 27]>;
 192   def YMM7: RegisterWithSubRegs<"ymm7", [XMM7]>, DwarfRegNum<[24, 28, 28]>;
 193   def YMM8:  RegisterWithSubRegs<"ymm8", [XMM8]>,  DwarfRegNum<[25, -2, -2]>;
 194   def YMM9:  RegisterWithSubRegs<"ymm9", [XMM9]>,  DwarfRegNum<[26, -2, -2]>;
 195   def YMM10: RegisterWithSubRegs<"ymm10", [XMM10]>, DwarfRegNum<[27, -2, -2]>;
 196   def YMM11: RegisterWithSubRegs<"ymm11", [XMM11]>, DwarfRegNum<[28, -2, -2]>;
 197   def YMM12: RegisterWithSubRegs<"ymm12", [XMM12]>, DwarfRegNum<[29, -2, -2]>;
 198   def YMM13: RegisterWithSubRegs<"ymm13", [XMM13]>, DwarfRegNum<[30, -2, -2]>;
 199   def YMM14: RegisterWithSubRegs<"ymm14", [XMM14]>, DwarfRegNum<[31, -2, -2]>;
 200   def YMM15: RegisterWithSubRegs<"ymm15", [XMM15]>, DwarfRegNum<[32, -2, -2]>;
 201   }
 202
 203   // Floating point stack registers
 204   def ST0 : Register<"st(0)">, DwarfRegNum<[33, 12, 11]>;
 205   def ST1 : Register<"st(1)">, DwarfRegNum<[34, 13, 12]>;
 206   def ST2 : Register<"st(2)">, DwarfRegNum<[35, 14, 13]>;
 207   def ST3 : Register<"st(3)">, DwarfRegNum<[36, 15, 14]>;
 208   def ST4 : Register<"st(4)">, DwarfRegNum<[37, 16, 15]>;
 209   def ST5 : Register<"st(5)">, DwarfRegNum<[38, 17, 16]>;
 210   def ST6 : Register<"st(6)">, DwarfRegNum<[39, 18, 17]>;
 211   def ST7 : Register<"st(7)">, DwarfRegNum<[40, 19, 18]>;
 212
 213   // Status flags register
 214   def EFLAGS : Register<"flags">;
 215
 216   // Segment registers
 217   def CS : Register<"cs">;
 218   def DS : Register<"ds">;
 219   def SS : Register<"ss">;
 220   def ES : Register<"es">;
 221   def FS : Register<"fs">;
 222   def GS : Register<"gs">;
 223
 224   // Debug registers
 225   def DR0 : Register<"dr0">;
 226   def DR1 : Register<"dr1">;
 227   def DR2 : Register<"dr2">;
 228   def DR3 : Register<"dr3">;
 229   def DR4 : Register<"dr4">;
 230   def DR5 : Register<"dr5">;
 231   def DR6 : Register<"dr6">;
 232   def DR7 : Register<"dr7">;
 233
 234   // Control registers
 235   def CR0 : Register<"cr0">;
 236   def CR1 : Register<"cr1">;
 237   def CR2 : Register<"cr2">;
 238   def CR3 : Register<"cr3">;
 239   def CR4 : Register<"cr4">;
 240   def CR5 : Register<"cr5">;
 241   def CR6 : Register<"cr6">;
 242   def CR7 : Register<"cr7">;
 243   def CR8 : Register<"cr8">;
 244   def CR9 : Register<"cr9">;
 245   def CR10 : Register<"cr10">;
 246   def CR11 : Register<"cr11">;
 247   def CR12 : Register<"cr12">;
 248   def CR13 : Register<"cr13">;
 249   def CR14 : Register<"cr14">;
 250   def CR15 : Register<"cr15">;
 251
 252   // Pseudo index registers
 253   def EIZ : Register<"eiz">;
 254   def RIZ : Register<"riz">;
 255 }
 256
 257
 258 //===----------------------------------------------------------------------===//
 259 // Register Class Definitions... now that we have all of the pieces, define the
 260 // top-level register classes.  The order specified in the register list is
 261 // implicitly defined to be the register allocation order.
 262 //
 263
 264 class X86RegisterClass<string namespace, list<ValueType> regTypes,
 265                        int alignment, string instrsuffix,
 266                        list<Register> regList>
 267   : RegisterClass<namespace, regTypes, alignment, regList> {
 268   // This is the suffix used on instructions with this class of register.  For
 269   // example, GR8 -> "b", GR16 -> "w", GR32 -> "l", GR64 -> "q".
 270   string InstrSuffix = instrsuffix;
 271 }
 272
 273
 274 // List call-clobbered registers before callee-save registers. RBX, RBP, (and
 275 // R12, R13, R14, and R15 for X86-64) are callee-save registers.
 276 // In 64-mode, there are 12 additional i8 registers, SIL, DIL, BPL, SPL, and
 277 // R8B, ... R15B.
 278 // Allocate R12 and R13 last, as these require an extra byte when
 279 // encoded in x86_64 instructions.
 280 // FIXME: Allow AH, CH, DH, BH to be used as general-purpose registers in
 281 // 64-bit mode. The main complication is that they cannot be encoded in an
 282 // instruction requiring a REX prefix, while SIL, DIL, BPL, R8D, etc.
 283 // require a REX prefix. For example, "addb %ah, %dil" and "movzbl %ah, %r8d"
 284 // cannot be encoded.
 285 def GR8 : X86RegisterClass<"X86", [i8],  8, "b",
 286                            [AL, CL, DL, AH, CH, DH, BL, BH, SIL, DIL, BPL, SPL,
 287                             R8B, R9B, R10B, R11B, R14B, R15B, R12B, R13B]> {
 288   let MethodProtos = [{
 289     iterator allocation_order_begin(const MachineFunction &MF) const;
 290     iterator allocation_order_end(const MachineFunction &MF) const;
 291   }];
 292   let MethodBodies = [{
 293     static const unsigned X86_GR8_AO_64[] = {
 294       X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 295       X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 296       X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B, X86::BPL
 297     };
 298
 299     GR8Class::iterator
 300     GR8Class::allocation_order_begin(const MachineFunction &MF) const {
 301       const TargetMachine &TM = MF.getTarget();
 302       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 303       if (Subtarget.is64Bit())
 304         return X86_GR8_AO_64;
 305       else
 306         return begin();
 307     }
 308
 309     GR8Class::iterator
 310     GR8Class::allocation_order_end(const MachineFunction &MF) const {
 311       const TargetMachine &TM = MF.getTarget();
 312       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 313       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 314       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 315       // Does the function dedicate RBP / EBP to being a frame ptr?
 316       if (!Subtarget.is64Bit())
 317         // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 318         return begin() + 8;
 319       else if (RI->hasFP(MF) || MFI->getReserveFP())
 320         // If so, don't allocate SPL or BPL.
 321         return array_endof(X86_GR8_AO_64) - 1;
 322       else
 323         // If not, just don't allocate SPL.
 324         return array_endof(X86_GR8_AO_64);
 325     }
 326   }];
 327 }
 328
 329 def GR16 : X86RegisterClass<"X86", [i16], 16, "w",
 330                             [AX, CX, DX, SI, DI, BX, BP, SP,
 331                              R8W, R9W, R10W, R11W, R14W, R15W, R12W, R13W]> {
 332   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi)];
 333   let MethodProtos = [{
 334     iterator allocation_order_begin(const MachineFunction &MF) const;
 335     iterator allocation_order_end(const MachineFunction &MF) const;
 336   }];
 337   let MethodBodies = [{
 338     static const unsigned X86_GR16_AO_64[] = {
 339       X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 340       X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 341       X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W, X86::BP
 342     };
 343
 344     GR16Class::iterator
 345     GR16Class::allocation_order_begin(const MachineFunction &MF) const {
 346       const TargetMachine &TM = MF.getTarget();
 347       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 348       if (Subtarget.is64Bit())
 349         return X86_GR16_AO_64;
 350       else
 351         return begin();
 352     }
 353
 354     GR16Class::iterator
 355     GR16Class::allocation_order_end(const MachineFunction &MF) const {
 356       const TargetMachine &TM = MF.getTarget();
 357       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 358       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 359       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 360       if (Subtarget.is64Bit()) {
 361         // Does the function dedicate RBP to being a frame ptr?
 362         if (RI->hasFP(MF) || MFI->getReserveFP())
 363           // If so, don't allocate SP or BP.
 364           return array_endof(X86_GR16_AO_64) - 1;
 365         else
 366           // If not, just don't allocate SP.
 367           return array_endof(X86_GR16_AO_64);
 368       } else {
 369         // Does the function dedicate EBP to being a frame ptr?
 370         if (RI->hasFP(MF) || MFI->getReserveFP())
 371           // If so, don't allocate SP or BP.
 372           return begin() + 6;
 373         else
 374           // If not, just don't allocate SP.
 375           return begin() + 7;
 376       }
 377     }
 378   }];
 379 }
 380
 381 def GR32 : X86RegisterClass<"X86", [i32], 32, "l",
 382                             [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP,
 383                              R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 384   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi), (GR16 sub_16bit)];
 385   let MethodProtos = [{
 386     iterator allocation_order_begin(const MachineFunction &MF) const;
 387     iterator allocation_order_end(const MachineFunction &MF) const;
 388   }];
 389   let MethodBodies = [{
 390     static const unsigned X86_GR32_AO_64[] = {
 391       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 392       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 393       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 394     };
 395
 396     GR32Class::iterator
 397     GR32Class::allocation_order_begin(const MachineFunction &MF) const {
 398       const TargetMachine &TM = MF.getTarget();
 399       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 400       if (Subtarget.is64Bit())
 401         return X86_GR32_AO_64;
 402       else
 403         return begin();
 404     }
 405
 406     GR32Class::iterator
 407     GR32Class::allocation_order_end(const MachineFunction &MF) const {
 408       const TargetMachine &TM = MF.getTarget();
 409       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 410       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 411       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 412       if (Subtarget.is64Bit()) {
 413         // Does the function dedicate RBP to being a frame ptr?
 414         if (RI->hasFP(MF) || MFI->getReserveFP())
 415           // If so, don't allocate ESP or EBP.
 416           return array_endof(X86_GR32_AO_64) - 1;
 417         else
 418           // If not, just don't allocate ESP.
 419           return array_endof(X86_GR32_AO_64);
 420       } else {
 421         // Does the function dedicate EBP to being a frame ptr?
 422         if (RI->hasFP(MF) || MFI->getReserveFP())
 423           // If so, don't allocate ESP or EBP.
 424           return begin() + 6;
 425         else
 426           // If not, just don't allocate ESP.
 427           return begin() + 7;
 428       }
 429     }
 430   }];
 431 }
 432
 433 // GR64 - 64-bit GPRs. This oddly includes RIP, which isn't accurate, since
 434 // RIP isn't really a register and it can't be used anywhere except in an
 435 // address, but it doesn't cause trouble.
 436 def GR64 : X86RegisterClass<"X86", [i64], 64, "q",
 437                             [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 438                              RBX, R14, R15, R12, R13, RBP, RSP, RIP]> {
 439   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi),
 440                        (GR16 sub_16bit),
 441                        (GR32 sub_32bit)];
 442   let MethodProtos = [{
 443     iterator allocation_order_end(const MachineFunction &MF) const;
 444   }];
 445   let MethodBodies = [{
 446     GR64Class::iterator
 447     GR64Class::allocation_order_end(const MachineFunction &MF) const {
 448       const TargetMachine &TM = MF.getTarget();
 449       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 450       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 451       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 452       if (!Subtarget.is64Bit())
 453         return begin();  // None of these are allocatable in 32-bit.
 454       // Does the function dedicate RBP to being a frame ptr?
 455       if (RI->hasFP(MF) || MFI->getReserveFP())
 456         return end()-3;  // If so, don't allocate RIP, RSP or RBP
 457       else
 458         return end()-2;  // If not, just don't allocate RIP or RSP
 459     }
 460   }];
 461 }
 462
 463 // Segment registers for use by MOV instructions (and others) that have a
 464 //   segment register as one operand.  Always contain a 16-bit segment
 465 //   descriptor.
 466 def SEGMENT_REG : RegisterClass<"X86", [i16], 16, [CS, DS, SS, ES, FS, GS]> {
 467 }
 468
 469 // Debug registers.
 470 def DEBUG_REG : RegisterClass<"X86", [i32], 32,
 471                               [DR0, DR1, DR2, DR3, DR4, DR5, DR6, DR7]> {
 472 }
 473
 474 // Control registers.
 475 def CONTROL_REG : RegisterClass<"X86", [i64], 64,
 476                                 [CR0, CR1, CR2, CR3, CR4, CR5, CR6, CR7, CR8,
 477                                  CR9, CR10, CR11, CR12, CR13, CR14, CR15]> {
 478 }
 479
 480 // GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD, GR64_ABCD - Subclasses of
 481 // GR8, GR16, GR32, and GR64 which contain just the "a" "b", "c", and "d"
 482 // registers. On x86-32, GR16_ABCD and GR32_ABCD are classes for registers
 483 // that support 8-bit subreg operations. On x86-64, GR16_ABCD, GR32_ABCD,
 484 // and GR64_ABCD are classes for registers that support 8-bit h-register
 485 // operations.
 486 def GR8_ABCD_L : RegisterClass<"X86", [i8], 8, [AL, CL, DL, BL]> {
 487 }
 488 def GR8_ABCD_H : RegisterClass<"X86", [i8], 8, [AH, CH, DH, BH]> {
 489 }
 490 def GR16_ABCD : RegisterClass<"X86", [i16], 16, [AX, CX, DX, BX]> {
 491   let SubRegClasses = [(GR8_ABCD_L sub_8bit), (GR8_ABCD_H sub_8bit_hi)];
 492 }
 493 def GR32_ABCD : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX, EBX]> {
 494   let SubRegClasses = [(GR8_ABCD_L sub_8bit),
 495                        (GR8_ABCD_H sub_8bit_hi),
 496                        (GR16_ABCD sub_16bit)];
 497 }
 498 def GR64_ABCD : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RBX]> {
 499   let SubRegClasses = [(GR8_ABCD_L sub_8bit),
 500                        (GR8_ABCD_H sub_8bit_hi),
 501                        (GR16_ABCD sub_16bit),
 502                        (GR32_ABCD sub_32bit)];
 503 }
 504 def GR32_TC   : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX]> {
 505   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi), (GR16 sub_16bit)];
 506 }
 507 def GR64_TC   : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RSI, RDI,
 508                                                  R8, R9, R11]> {
 509   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi),
 510                        (GR16 sub_16bit),
 511                        (GR32_TC sub_32bit)];
 512 }
 513
 514 // GR8_NOREX - GR8 registers which do not require a REX prefix.
 515 def GR8_NOREX : RegisterClass<"X86", [i8], 8,
 516                               [AL, CL, DL, AH, CH, DH, BL, BH]> {
 517   let MethodProtos = [{
 518     iterator allocation_order_begin(const MachineFunction &MF) const;
 519     iterator allocation_order_end(const MachineFunction &MF) const;
 520   }];
 521   let MethodBodies = [{
 522     // In 64-bit mode, it's not safe to blindly allocate H registers.
 523     static const unsigned X86_GR8_NOREX_AO_64[] = {
 524       X86::AL, X86::CL, X86::DL, X86::BL
 525     };
 526
 527     GR8_NOREXClass::iterator
 528     GR8_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 529       const TargetMachine &TM = MF.getTarget();
 530       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 531       if (Subtarget.is64Bit())
 532         return X86_GR8_NOREX_AO_64;
 533       else
 534         return begin();
 535     }
 536
 537     GR8_NOREXClass::iterator
 538     GR8_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 539       const TargetMachine &TM = MF.getTarget();
 540       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 541       if (Subtarget.is64Bit())
 542         return array_endof(X86_GR8_NOREX_AO_64);
 543       else
 544         return end();
 545     }
 546   }];
 547 }
 548 // GR16_NOREX - GR16 registers which do not require a REX prefix.
 549 def GR16_NOREX : RegisterClass<"X86", [i16], 16,
 550                                [AX, CX, DX, SI, DI, BX, BP, SP]> {
 551   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi)];
 552   let MethodProtos = [{
 553     iterator allocation_order_end(const MachineFunction &MF) const;
 554   }];
 555   let MethodBodies = [{
 556     GR16_NOREXClass::iterator
 557     GR16_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 558       const TargetMachine &TM = MF.getTarget();
 559       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 560       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 561       // Does the function dedicate RBP / EBP to being a frame ptr?
 562       if (RI->hasFP(MF) || MFI->getReserveFP())
 563         // If so, don't allocate SP or BP.
 564         return end() - 2;
 565       else
 566         // If not, just don't allocate SP.
 567         return end() - 1;
 568     }
 569   }];
 570 }
 571 // GR32_NOREX - GR32 registers which do not require a REX prefix.
 572 def GR32_NOREX : RegisterClass<"X86", [i32], 32,
 573                                [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP]> {
 574   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi),
 575                        (GR16_NOREX sub_16bit)];
 576   let MethodProtos = [{
 577     iterator allocation_order_end(const MachineFunction &MF) const;
 578   }];
 579   let MethodBodies = [{
 580     GR32_NOREXClass::iterator
 581     GR32_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 582       const TargetMachine &TM = MF.getTarget();
 583       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 584       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 585       // Does the function dedicate RBP / EBP to being a frame ptr?
 586       if (RI->hasFP(MF) || MFI->getReserveFP())
 587         // If so, don't allocate ESP or EBP.
 588         return end() - 2;
 589       else
 590         // If not, just don't allocate ESP.
 591         return end() - 1;
 592     }
 593   }];
 594 }
 595 // GR64_NOREX - GR64 registers which do not require a REX prefix.
 596 def GR64_NOREX : RegisterClass<"X86", [i64], 64,
 597                                [RAX, RCX, RDX, RSI, RDI, RBX, RBP, RSP, RIP]> {
 598   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi),
 599                        (GR16_NOREX sub_16bit),
 600                        (GR32_NOREX sub_32bit)];
 601   let MethodProtos = [{
 602     iterator allocation_order_end(const MachineFunction &MF) const;
 603   }];
 604   let MethodBodies = [{
 605     GR64_NOREXClass::iterator
 606     GR64_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 607       const TargetMachine &TM = MF.getTarget();
 608       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 609       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 610       // Does the function dedicate RBP to being a frame ptr?
 611       if (RI->hasFP(MF) || MFI->getReserveFP())
 612         // If so, don't allocate RIP, RSP or RBP.
 613         return end() - 3;
 614       else
 615         // If not, just don't allocate RIP or RSP.
 616         return end() - 2;
 617     }
 618   }];
 619 }
 620
 621 // GR32_NOSP - GR32 registers except ESP.
 622 def GR32_NOSP : RegisterClass<"X86", [i32], 32,
 623                               [EAX, ECX, EDX, ESI, EDI, EBX, EBP,
 624                                R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 625   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi), (GR16 sub_16bit)];
 626   let MethodProtos = [{
 627     iterator allocation_order_begin(const MachineFunction &MF) const;
 628     iterator allocation_order_end(const MachineFunction &MF) const;
 629   }];
 630   let MethodBodies = [{
 631     static const unsigned X86_GR32_NOSP_AO_64[] = {
 632       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 633       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 634       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 635     };
 636
 637     GR32_NOSPClass::iterator
 638     GR32_NOSPClass::allocation_order_begin(const MachineFunction &MF) const {
 639       const TargetMachine &TM = MF.getTarget();
 640       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 641       if (Subtarget.is64Bit())
 642         return X86_GR32_NOSP_AO_64;
 643       else
 644         return begin();
 645     }
 646
 647     GR32_NOSPClass::iterator
 648     GR32_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 649       const TargetMachine &TM = MF.getTarget();
 650       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 651       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 652       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 653       if (Subtarget.is64Bit()) {
 654         // Does the function dedicate RBP to being a frame ptr?
 655         if (RI->hasFP(MF) || MFI->getReserveFP())
 656           // If so, don't allocate EBP.
 657           return array_endof(X86_GR32_NOSP_AO_64) - 1;
 658         else
 659           // If not, any reg in this class is ok.
 660           return array_endof(X86_GR32_NOSP_AO_64);
 661       } else {
 662         // Does the function dedicate EBP to being a frame ptr?
 663         if (RI->hasFP(MF) || MFI->getReserveFP())
 664           // If so, don't allocate EBP.
 665           return begin() + 6;
 666         else
 667           // If not, any reg in this class is ok.
 668           return begin() + 7;
 669       }
 670     }
 671   }];
 672 }
 673
 674 // GR64_NOSP - GR64 registers except RSP (and RIP).
 675 def GR64_NOSP : RegisterClass<"X86", [i64], 64,
 676                               [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 677                                RBX, R14, R15, R12, R13, RBP]> {
 678   let SubRegClasses = [(GR8 sub_8bit, sub_8bit_hi),
 679                        (GR16 sub_16bit),
 680                        (GR32_NOSP sub_32bit)];
 681   let MethodProtos = [{
 682     iterator allocation_order_end(const MachineFunction &MF) const;
 683   }];
 684   let MethodBodies = [{
 685     GR64_NOSPClass::iterator
 686     GR64_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 687       const TargetMachine &TM = MF.getTarget();
 688       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 689       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 690       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 691       if (!Subtarget.is64Bit())
 692         return begin();  // None of these are allocatable in 32-bit.
 693       // Does the function dedicate RBP to being a frame ptr?
 694       if (RI->hasFP(MF) || MFI->getReserveFP())
 695         return end()-1;  // If so, don't allocate RBP
 696       else
 697         return end();  // If not, any reg in this class is ok.
 698     }
 699   }];
 700 }
 701
 702 // GR64_NOREX_NOSP - GR64_NOREX registers except RSP.
 703 def GR64_NOREX_NOSP : RegisterClass<"X86", [i64], 64,
 704                                     [RAX, RCX, RDX, RSI, RDI, RBX, RBP]> {
 705   let SubRegClasses = [(GR8_NOREX sub_8bit, sub_8bit_hi),
 706                        (GR16_NOREX sub_16bit),
 707                        (GR32_NOREX sub_32bit)];
 708   let MethodProtos = [{
 709     iterator allocation_order_end(const MachineFunction &MF) const;
 710   }];
 711   let MethodBodies = [{
 712     GR64_NOREX_NOSPClass::iterator
 713     GR64_NOREX_NOSPClass::allocation_order_end(const MachineFunction &MF) const
 714   {
 715       const TargetMachine &TM = MF.getTarget();
 716       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 717       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 718       // Does the function dedicate RBP to being a frame ptr?
 719       if (RI->hasFP(MF) || MFI->getReserveFP())
 720         // If so, don't allocate RBP.
 721         return end() - 1;
 722       else
 723         // If not, any reg in this class is ok.
 724         return end();
 725     }
 726   }];
 727 }
 728
 729 // A class to support the 'A' assembler constraint: EAX then EDX.
 730 def GR32_AD : RegisterClass<"X86", [i32], 32, [EAX, EDX]> {
 731   let SubRegClasses = [(GR8_ABCD_L sub_8bit),
 732                        (GR8_ABCD_H sub_8bit_hi),
 733                        (GR16_ABCD sub_16bit)];
 734 }
 735
 736 // Scalar SSE2 floating point registers.
 737 def FR32 : RegisterClass<"X86", [f32], 32,
 738                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 739                           XMM8, XMM9, XMM10, XMM11,
 740                           XMM12, XMM13, XMM14, XMM15]> {
 741   let MethodProtos = [{
 742     iterator allocation_order_end(const MachineFunction &MF) const;
 743   }];
 744   let MethodBodies = [{
 745     FR32Class::iterator
 746     FR32Class::allocation_order_end(const MachineFunction &MF) const {
 747       const TargetMachine &TM = MF.getTarget();
 748       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 749       if (!Subtarget.is64Bit())
 750         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 751       else
 752         return end();
 753     }
 754   }];
 755 }
 756
 757 def FR64 : RegisterClass<"X86", [f64], 64,
 758                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 759                           XMM8, XMM9, XMM10, XMM11,
 760                           XMM12, XMM13, XMM14, XMM15]> {
 761   let MethodProtos = [{
 762     iterator allocation_order_end(const MachineFunction &MF) const;
 763   }];
 764   let MethodBodies = [{
 765     FR64Class::iterator
 766     FR64Class::allocation_order_end(const MachineFunction &MF) const {
 767       const TargetMachine &TM = MF.getTarget();
 768       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 769       if (!Subtarget.is64Bit())
 770         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 771       else
 772         return end();
 773     }
 774   }];
 775 }
 776
 777
 778 // FIXME: This sets up the floating point register files as though they are f64
 779 // values, though they really are f80 values.  This will cause us to spill
 780 // values as 64-bit quantities instead of 80-bit quantities, which is much much
 781 // faster on common hardware.  In reality, this should be controlled by a
 782 // command line option or something.
 783
 784 def RFP32 : RegisterClass<"X86",[f32], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 785 def RFP64 : RegisterClass<"X86",[f64], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 786 def RFP80 : RegisterClass<"X86",[f80], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 787
 788 // Floating point stack registers (these are not allocatable by the
 789 // register allocator - the floating point stackifier is responsible
 790 // for transforming FPn allocations to STn registers)
 791 def RST : RegisterClass<"X86", [f80, f64, f32], 32,
 792                         [ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7]> {
 793     let MethodProtos = [{
 794     iterator allocation_order_end(const MachineFunction &MF) const;
 795   }];
 796   let MethodBodies = [{
 797     RSTClass::iterator
 798     RSTClass::allocation_order_end(const MachineFunction &MF) const {
 799       return begin();
 800     }
 801   }];
 802 }
 803
 804 // Generic vector registers: VR64 and VR128.
 805 def VR64: RegisterClass<"X86", [x86mmx], 64,
 806                           [MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7]>;
 807 def VR128 : RegisterClass<"X86", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],128,
 808                           [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 809                            XMM8, XMM9, XMM10, XMM11,
 810                            XMM12, XMM13, XMM14, XMM15]> {
 811   let SubRegClasses = [(FR32 sub_ss), (FR64 sub_sd)];
 812
 813   let MethodProtos = [{
 814     iterator allocation_order_end(const MachineFunction &MF) const;
 815   }];
 816   let MethodBodies = [{
 817     VR128Class::iterator
 818     VR128Class::allocation_order_end(const MachineFunction &MF) const {
 819       const TargetMachine &TM = MF.getTarget();
 820       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 821       if (!Subtarget.is64Bit())
 822         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 823       else
 824         return end();
 825     }
 826   }];
 827 }
 828
 829 def VR256 : RegisterClass<"X86", [v32i8, v8i32, v4i64, v8f32, v4f64], 256,
 830                           [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 831                            YMM8, YMM9, YMM10, YMM11,
 832                            YMM12, YMM13, YMM14, YMM15]> {
 833   let SubRegClasses = [(FR32 sub_ss), (FR64 sub_sd), (VR128 sub_xmm)];
 834
 835   let MethodProtos = [{
 836     iterator allocation_order_end(const MachineFunction &MF) const;
 837   }];
 838   let MethodBodies = [{
 839     VR256Class::iterator
 840     VR256Class::allocation_order_end(const MachineFunction &MF) const {
 841       const TargetMachine &TM = MF.getTarget();
 842       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 843       if (!Subtarget.is64Bit())
 844         return end()-8; // Only YMM0 to YMM7 are available in 32-bit mode.
 845       else
 846         return end();
 847     }
 848   }];
 849 }
 850
 851 // Status flags registers.
 852 def CCR : RegisterClass<"X86", [i32], 32, [EFLAGS]> {
 853   let CopyCost = -1;  // Don't allow copying of status registers.
 854
 855   // EFLAGS is not allocatable.
 856   let MethodProtos = [{
 857     iterator allocation_order_end(const MachineFunction &MF) const;
 858   }];
 859   let MethodBodies = [{
 860     CCRClass::iterator
 861     CCRClass::allocation_order_end(const MachineFunction &MF) const {
 862       return allocation_order_begin(MF);
 863     }
 864   }];
 865 }