lib/Target/X86/X86RegisterInfo.td

   1 //===- X86RegisterInfo.td - Describe the X86 Register File --*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 Register file, defining the registers themselves,
  11 // aliases between the registers, and the register classes built out of the
  12 // registers.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 //  Register definitions...
  18 //
  19 let Namespace = "X86" in {
  20
  21   // In the register alias definitions below, we define which registers alias
  22   // which others.  We only specify which registers the small registers alias,
  23   // because the register file generator is smart enough to figure out that
  24   // AL aliases AX if we tell it that AX aliased AL (for example).
  25
  26   // Dwarf numbering is different for 32-bit and 64-bit, and there are
  27   // variations by target as well. Currently the first entry is for X86-64,
  28   // second - for EH on X86-32/Darwin and third is 'generic' one (X86-32/Linux
  29   // and debug information on X86-32/Darwin)
  30
  31   // 8-bit registers
  32   // Low registers
  33   def AL : Register<"al">, DwarfRegNum<[0, 0, 0]>;
  34   def DL : Register<"dl">, DwarfRegNum<[1, 2, 2]>;
  35   def CL : Register<"cl">, DwarfRegNum<[2, 1, 1]>;
  36   def BL : Register<"bl">, DwarfRegNum<[3, 3, 3]>;
  37
  38   // X86-64 only
  39   def SIL : Register<"sil">, DwarfRegNum<[4, 6, 6]>;
  40   def DIL : Register<"dil">, DwarfRegNum<[5, 7, 7]>;
  41   def BPL : Register<"bpl">, DwarfRegNum<[6, 4, 5]>;
  42   def SPL : Register<"spl">, DwarfRegNum<[7, 5, 4]>;
  43   def R8B  : Register<"r8b">,  DwarfRegNum<[8, -2, -2]>;
  44   def R9B  : Register<"r9b">,  DwarfRegNum<[9, -2, -2]>;
  45   def R10B : Register<"r10b">, DwarfRegNum<[10, -2, -2]>;
  46   def R11B : Register<"r11b">, DwarfRegNum<[11, -2, -2]>;
  47   def R12B : Register<"r12b">, DwarfRegNum<[12, -2, -2]>;
  48   def R13B : Register<"r13b">, DwarfRegNum<[13, -2, -2]>;
  49   def R14B : Register<"r14b">, DwarfRegNum<[14, -2, -2]>;
  50   def R15B : Register<"r15b">, DwarfRegNum<[15, -2, -2]>;
  51
  52   // High registers. On x86-64, these cannot be used in any instruction
  53   // with a REX prefix.
  54   def AH : Register<"ah">, DwarfRegNum<[0, 0, 0]>;
  55   def DH : Register<"dh">, DwarfRegNum<[1, 2, 2]>;
  56   def CH : Register<"ch">, DwarfRegNum<[2, 1, 1]>;
  57   def BH : Register<"bh">, DwarfRegNum<[3, 3, 3]>;
  58
  59   // 16-bit registers
  60   def AX : RegisterWithSubRegs<"ax", [AL,AH]>, DwarfRegNum<[0, 0, 0]>;
  61   def DX : RegisterWithSubRegs<"dx", [DL,DH]>, DwarfRegNum<[1, 2, 2]>;
  62   def CX : RegisterWithSubRegs<"cx", [CL,CH]>, DwarfRegNum<[2, 1, 1]>;
  63   def BX : RegisterWithSubRegs<"bx", [BL,BH]>, DwarfRegNum<[3, 3, 3]>;
  64   def SI : RegisterWithSubRegs<"si", [SIL]>, DwarfRegNum<[4, 6, 6]>;
  65   def DI : RegisterWithSubRegs<"di", [DIL]>, DwarfRegNum<[5, 7, 7]>;
  66   def BP : RegisterWithSubRegs<"bp", [BPL]>, DwarfRegNum<[6, 4, 5]>;
  67   def SP : RegisterWithSubRegs<"sp", [SPL]>, DwarfRegNum<[7, 5, 4]>;
  68   def IP : Register<"ip">, DwarfRegNum<[16]>;
  69
  70   // X86-64 only
  71   def R8W  : RegisterWithSubRegs<"r8w", [R8B]>, DwarfRegNum<[8, -2, -2]>;
  72   def R9W  : RegisterWithSubRegs<"r9w", [R9B]>, DwarfRegNum<[9, -2, -2]>;
  73   def R10W : RegisterWithSubRegs<"r10w", [R10B]>, DwarfRegNum<[10, -2, -2]>;
  74   def R11W : RegisterWithSubRegs<"r11w", [R11B]>, DwarfRegNum<[11, -2, -2]>;
  75   def R12W : RegisterWithSubRegs<"r12w", [R12B]>, DwarfRegNum<[12, -2, -2]>;
  76   def R13W : RegisterWithSubRegs<"r13w", [R13B]>, DwarfRegNum<[13, -2, -2]>;
  77   def R14W : RegisterWithSubRegs<"r14w", [R14B]>, DwarfRegNum<[14, -2, -2]>;
  78   def R15W : RegisterWithSubRegs<"r15w", [R15B]>, DwarfRegNum<[15, -2, -2]>;
  79
  80   // 32-bit registers
  81   def EAX : RegisterWithSubRegs<"eax", [AX]>, DwarfRegNum<[0, 0, 0]>;
  82   def EDX : RegisterWithSubRegs<"edx", [DX]>, DwarfRegNum<[1, 2, 2]>;
  83   def ECX : RegisterWithSubRegs<"ecx", [CX]>, DwarfRegNum<[2, 1, 1]>;
  84   def EBX : RegisterWithSubRegs<"ebx", [BX]>, DwarfRegNum<[3, 3, 3]>;
  85   def ESI : RegisterWithSubRegs<"esi", [SI]>, DwarfRegNum<[4, 6, 6]>;
  86   def EDI : RegisterWithSubRegs<"edi", [DI]>, DwarfRegNum<[5, 7, 7]>;
  87   def EBP : RegisterWithSubRegs<"ebp", [BP]>, DwarfRegNum<[6, 4, 5]>;
  88   def ESP : RegisterWithSubRegs<"esp", [SP]>, DwarfRegNum<[7, 5, 4]>;
  89   def EIP : RegisterWithSubRegs<"eip", [IP]>, DwarfRegNum<[16, 8, 8]>;
  90
  91   // X86-64 only
  92   def R8D  : RegisterWithSubRegs<"r8d", [R8W]>, DwarfRegNum<[8, -2, -2]>;
  93   def R9D  : RegisterWithSubRegs<"r9d", [R9W]>, DwarfRegNum<[9, -2, -2]>;
  94   def R10D : RegisterWithSubRegs<"r10d", [R10W]>, DwarfRegNum<[10, -2, -2]>;
  95   def R11D : RegisterWithSubRegs<"r11d", [R11W]>, DwarfRegNum<[11, -2, -2]>;
  96   def R12D : RegisterWithSubRegs<"r12d", [R12W]>, DwarfRegNum<[12, -2, -2]>;
  97   def R13D : RegisterWithSubRegs<"r13d", [R13W]>, DwarfRegNum<[13, -2, -2]>;
  98   def R14D : RegisterWithSubRegs<"r14d", [R14W]>, DwarfRegNum<[14, -2, -2]>;
  99   def R15D : RegisterWithSubRegs<"r15d", [R15W]>, DwarfRegNum<[15, -2, -2]>;
 100
 101   // 64-bit registers, X86-64 only
 102   def RAX : RegisterWithSubRegs<"rax", [EAX]>, DwarfRegNum<[0, -2, -2]>;
 103   def RDX : RegisterWithSubRegs<"rdx", [EDX]>, DwarfRegNum<[1, -2, -2]>;
 104   def RCX : RegisterWithSubRegs<"rcx", [ECX]>, DwarfRegNum<[2, -2, -2]>;
 105   def RBX : RegisterWithSubRegs<"rbx", [EBX]>, DwarfRegNum<[3, -2, -2]>;
 106   def RSI : RegisterWithSubRegs<"rsi", [ESI]>, DwarfRegNum<[4, -2, -2]>;
 107   def RDI : RegisterWithSubRegs<"rdi", [EDI]>, DwarfRegNum<[5, -2, -2]>;
 108   def RBP : RegisterWithSubRegs<"rbp", [EBP]>, DwarfRegNum<[6, -2, -2]>;
 109   def RSP : RegisterWithSubRegs<"rsp", [ESP]>, DwarfRegNum<[7, -2, -2]>;
 110
 111   def R8  : RegisterWithSubRegs<"r8", [R8D]>, DwarfRegNum<[8, -2, -2]>;
 112   def R9  : RegisterWithSubRegs<"r9", [R9D]>, DwarfRegNum<[9, -2, -2]>;
 113   def R10 : RegisterWithSubRegs<"r10", [R10D]>, DwarfRegNum<[10, -2, -2]>;
 114   def R11 : RegisterWithSubRegs<"r11", [R11D]>, DwarfRegNum<[11, -2, -2]>;
 115   def R12 : RegisterWithSubRegs<"r12", [R12D]>, DwarfRegNum<[12, -2, -2]>;
 116   def R13 : RegisterWithSubRegs<"r13", [R13D]>, DwarfRegNum<[13, -2, -2]>;
 117   def R14 : RegisterWithSubRegs<"r14", [R14D]>, DwarfRegNum<[14, -2, -2]>;
 118   def R15 : RegisterWithSubRegs<"r15", [R15D]>, DwarfRegNum<[15, -2, -2]>;
 119   def RIP : RegisterWithSubRegs<"rip", [EIP]>,  DwarfRegNum<[16, -2, -2]>;
 120
 121   // MMX Registers. These are actually aliased to ST0 .. ST7
 122   def MM0 : Register<"mm0">, DwarfRegNum<[41, 29, 29]>;
 123   def MM1 : Register<"mm1">, DwarfRegNum<[42, 30, 30]>;
 124   def MM2 : Register<"mm2">, DwarfRegNum<[43, 31, 31]>;
 125   def MM3 : Register<"mm3">, DwarfRegNum<[44, 32, 32]>;
 126   def MM4 : Register<"mm4">, DwarfRegNum<[45, 33, 33]>;
 127   def MM5 : Register<"mm5">, DwarfRegNum<[46, 34, 34]>;
 128   def MM6 : Register<"mm6">, DwarfRegNum<[47, 35, 35]>;
 129   def MM7 : Register<"mm7">, DwarfRegNum<[48, 36, 36]>;
 130
 131   // Pseudo Floating Point registers
 132   def FP0 : Register<"fp0">;
 133   def FP1 : Register<"fp1">;
 134   def FP2 : Register<"fp2">;
 135   def FP3 : Register<"fp3">;
 136   def FP4 : Register<"fp4">;
 137   def FP5 : Register<"fp5">;
 138   def FP6 : Register<"fp6">;
 139
 140   // XMM Registers, used by the various SSE instruction set extensions
 141   def XMM0: Register<"xmm0">, DwarfRegNum<[17, 21, 21]>;
 142   def XMM1: Register<"xmm1">, DwarfRegNum<[18, 22, 22]>;
 143   def XMM2: Register<"xmm2">, DwarfRegNum<[19, 23, 23]>;
 144   def XMM3: Register<"xmm3">, DwarfRegNum<[20, 24, 24]>;
 145   def XMM4: Register<"xmm4">, DwarfRegNum<[21, 25, 25]>;
 146   def XMM5: Register<"xmm5">, DwarfRegNum<[22, 26, 26]>;
 147   def XMM6: Register<"xmm6">, DwarfRegNum<[23, 27, 27]>;
 148   def XMM7: Register<"xmm7">, DwarfRegNum<[24, 28, 28]>;
 149
 150   // X86-64 only
 151   def XMM8:  Register<"xmm8">,  DwarfRegNum<[25, -2, -2]>;
 152   def XMM9:  Register<"xmm9">,  DwarfRegNum<[26, -2, -2]>;
 153   def XMM10: Register<"xmm10">, DwarfRegNum<[27, -2, -2]>;
 154   def XMM11: Register<"xmm11">, DwarfRegNum<[28, -2, -2]>;
 155   def XMM12: Register<"xmm12">, DwarfRegNum<[29, -2, -2]>;
 156   def XMM13: Register<"xmm13">, DwarfRegNum<[30, -2, -2]>;
 157   def XMM14: Register<"xmm14">, DwarfRegNum<[31, -2, -2]>;
 158   def XMM15: Register<"xmm15">, DwarfRegNum<[32, -2, -2]>;
 159
 160   // YMM Registers, used by AVX instructions
 161   def YMM0: RegisterWithSubRegs<"ymm0", [XMM0]>, DwarfRegNum<[17, 21, 21]>;
 162   def YMM1: RegisterWithSubRegs<"ymm1", [XMM1]>, DwarfRegNum<[18, 22, 22]>;
 163   def YMM2: RegisterWithSubRegs<"ymm2", [XMM2]>, DwarfRegNum<[19, 23, 23]>;
 164   def YMM3: RegisterWithSubRegs<"ymm3", [XMM3]>, DwarfRegNum<[20, 24, 24]>;
 165   def YMM4: RegisterWithSubRegs<"ymm4", [XMM4]>, DwarfRegNum<[21, 25, 25]>;
 166   def YMM5: RegisterWithSubRegs<"ymm5", [XMM5]>, DwarfRegNum<[22, 26, 26]>;
 167   def YMM6: RegisterWithSubRegs<"ymm6", [XMM6]>, DwarfRegNum<[23, 27, 27]>;
 168   def YMM7: RegisterWithSubRegs<"ymm7", [XMM7]>, DwarfRegNum<[24, 28, 28]>;
 169   def YMM8:  RegisterWithSubRegs<"ymm8", [XMM8]>,  DwarfRegNum<[25, -2, -2]>;
 170   def YMM9:  RegisterWithSubRegs<"ymm9", [XMM9]>,  DwarfRegNum<[26, -2, -2]>;
 171   def YMM10: RegisterWithSubRegs<"ymm10", [XMM10]>, DwarfRegNum<[27, -2, -2]>;
 172   def YMM11: RegisterWithSubRegs<"ymm11", [XMM11]>, DwarfRegNum<[28, -2, -2]>;
 173   def YMM12: RegisterWithSubRegs<"ymm12", [XMM12]>, DwarfRegNum<[29, -2, -2]>;
 174   def YMM13: RegisterWithSubRegs<"ymm13", [XMM13]>, DwarfRegNum<[30, -2, -2]>;
 175   def YMM14: RegisterWithSubRegs<"ymm14", [XMM14]>, DwarfRegNum<[31, -2, -2]>;
 176   def YMM15: RegisterWithSubRegs<"ymm15", [XMM15]>, DwarfRegNum<[32, -2, -2]>;
 177
 178   // Floating point stack registers
 179   def ST0 : Register<"st(0)">, DwarfRegNum<[33, 12, 11]>;
 180   def ST1 : Register<"st(1)">, DwarfRegNum<[34, 13, 12]>;
 181   def ST2 : Register<"st(2)">, DwarfRegNum<[35, 14, 13]>;
 182   def ST3 : Register<"st(3)">, DwarfRegNum<[36, 15, 14]>;
 183   def ST4 : Register<"st(4)">, DwarfRegNum<[37, 16, 15]>;
 184   def ST5 : Register<"st(5)">, DwarfRegNum<[38, 17, 16]>;
 185   def ST6 : Register<"st(6)">, DwarfRegNum<[39, 18, 17]>;
 186   def ST7 : Register<"st(7)">, DwarfRegNum<[40, 19, 18]>;
 187
 188   // Status flags register
 189   def EFLAGS : Register<"flags">;
 190
 191   // Segment registers
 192   def CS : Register<"cs">;
 193   def DS : Register<"ds">;
 194   def SS : Register<"ss">;
 195   def ES : Register<"es">;
 196   def FS : Register<"fs">;
 197   def GS : Register<"gs">;
 198
 199   // Debug registers
 200   def DR0 : Register<"dr0">;
 201   def DR1 : Register<"dr1">;
 202   def DR2 : Register<"dr2">;
 203   def DR3 : Register<"dr3">;
 204   def DR4 : Register<"dr4">;
 205   def DR5 : Register<"dr5">;
 206   def DR6 : Register<"dr6">;
 207   def DR7 : Register<"dr7">;
 208
 209   // Condition registers
 210   def CR0 : Register<"cr0">;
 211   def CR1 : Register<"cr1">;
 212   def CR2 : Register<"cr2">;
 213   def CR3 : Register<"cr3">;
 214   def CR4 : Register<"cr4">;
 215   def CR5 : Register<"cr5">;
 216   def CR6 : Register<"cr6">;
 217   def CR7 : Register<"cr7">;
 218   def CR8 : Register<"cr8">;
 219 }
 220
 221
 222 //===----------------------------------------------------------------------===//
 223 // Subregister Set Definitions... now that we have all of the pieces, define the
 224 // sub registers for each register.
 225 //
 226
 227 def x86_subreg_8bit    : PatLeaf<(i32 1)>;
 228 def x86_subreg_8bit_hi : PatLeaf<(i32 2)>;
 229 def x86_subreg_16bit   : PatLeaf<(i32 3)>;
 230 def x86_subreg_32bit   : PatLeaf<(i32 4)>;
 231
 232 def x86_subreg_ss   : PatLeaf<(i32 1)>;
 233 def x86_subreg_sd   : PatLeaf<(i32 2)>;
 234 def x86_subreg_xmm  : PatLeaf<(i32 3)>;
 235
 236 def : SubRegSet<1, [AX, CX, DX, BX, SP,  BP,  SI,  DI,
 237                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W],
 238                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 239                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 240
 241 def : SubRegSet<2, [AX, CX, DX, BX],
 242                    [AH, CH, DH, BH]>;
 243
 244 def : SubRegSet<1, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 245                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 246                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 247                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 248
 249 def : SubRegSet<2, [EAX, ECX, EDX, EBX],
 250                    [AH, CH, DH, BH]>;
 251
 252 def : SubRegSet<3, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 253                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 254                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 255                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 256
 257 def : SubRegSet<1, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 258                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 259                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 260                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 261
 262 def : SubRegSet<2, [RAX, RCX, RDX, RBX],
 263                    [AH, CH, DH, BH]>;
 264
 265 def : SubRegSet<3, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 266                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 267                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 268                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 269
 270 def : SubRegSet<4, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 271                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 272                    [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 273                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D]>;
 274
 275 def : SubRegSet<1, [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 276                     YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15],
 277                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 278                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 279
 280 def : SubRegSet<2, [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 281                     YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15],
 282                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 283                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 284
 285 def : SubRegSet<3, [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 286                     YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15],
 287                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 288                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 289
 290 def : SubRegSet<1, [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 291                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15],
 292                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 293                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 294
 295 def : SubRegSet<2, [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 296                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15],
 297                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 298                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 299
 300 //===----------------------------------------------------------------------===//
 301 // Register Class Definitions... now that we have all of the pieces, define the
 302 // top-level register classes.  The order specified in the register list is
 303 // implicitly defined to be the register allocation order.
 304 //
 305
 306 // List call-clobbered registers before callee-save registers. RBX, RBP, (and
 307 // R12, R13, R14, and R15 for X86-64) are callee-save registers.
 308 // In 64-mode, there are 12 additional i8 registers, SIL, DIL, BPL, SPL, and
 309 // R8B, ... R15B.
 310 // Allocate R12 and R13 last, as these require an extra byte when
 311 // encoded in x86_64 instructions.
 312 // FIXME: Allow AH, CH, DH, BH to be used as general-purpose registers in
 313 // 64-bit mode. The main complication is that they cannot be encoded in an
 314 // instruction requiring a REX prefix, while SIL, DIL, BPL, R8D, etc.
 315 // require a REX prefix. For example, "addb %ah, %dil" and "movzbl %ah, %r8d"
 316 // cannot be encoded.
 317 def GR8 : RegisterClass<"X86", [i8],  8,
 318                         [AL, CL, DL, AH, CH, DH, BL, BH, SIL, DIL, BPL, SPL,
 319                          R8B, R9B, R10B, R11B, R14B, R15B, R12B, R13B]> {
 320   let MethodProtos = [{
 321     iterator allocation_order_begin(const MachineFunction &MF) const;
 322     iterator allocation_order_end(const MachineFunction &MF) const;
 323   }];
 324   let MethodBodies = [{
 325     static const unsigned X86_GR8_AO_64[] = {
 326       X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 327       X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 328       X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B, X86::BPL
 329     };
 330
 331     GR8Class::iterator
 332     GR8Class::allocation_order_begin(const MachineFunction &MF) const {
 333       const TargetMachine &TM = MF.getTarget();
 334       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 335       if (Subtarget.is64Bit())
 336         return X86_GR8_AO_64;
 337       else
 338         return begin();
 339     }
 340
 341     GR8Class::iterator
 342     GR8Class::allocation_order_end(const MachineFunction &MF) const {
 343       const TargetMachine &TM = MF.getTarget();
 344       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 345       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 346       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 347       // Does the function dedicate RBP / EBP to being a frame ptr?
 348       if (!Subtarget.is64Bit())
 349         // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 350         return begin() + 8;
 351       else if (RI->hasFP(MF) || MFI->getReserveFP())
 352         // If so, don't allocate SPL or BPL.
 353         return array_endof(X86_GR8_AO_64) - 1;
 354       else
 355         // If not, just don't allocate SPL.
 356         return array_endof(X86_GR8_AO_64);
 357     }
 358   }];
 359 }
 360
 361 def GR16 : RegisterClass<"X86", [i16], 16,
 362                          [AX, CX, DX, SI, DI, BX, BP, SP,
 363                           R8W, R9W, R10W, R11W, R14W, R15W, R12W, R13W]> {
 364   let SubRegClassList = [GR8, GR8];
 365   let MethodProtos = [{
 366     iterator allocation_order_begin(const MachineFunction &MF) const;
 367     iterator allocation_order_end(const MachineFunction &MF) const;
 368   }];
 369   let MethodBodies = [{
 370     static const unsigned X86_GR16_AO_64[] = {
 371       X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 372       X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 373       X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W, X86::BP
 374     };
 375
 376     GR16Class::iterator
 377     GR16Class::allocation_order_begin(const MachineFunction &MF) const {
 378       const TargetMachine &TM = MF.getTarget();
 379       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 380       if (Subtarget.is64Bit())
 381         return X86_GR16_AO_64;
 382       else
 383         return begin();
 384     }
 385
 386     GR16Class::iterator
 387     GR16Class::allocation_order_end(const MachineFunction &MF) const {
 388       const TargetMachine &TM = MF.getTarget();
 389       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 390       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 391       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 392       if (Subtarget.is64Bit()) {
 393         // Does the function dedicate RBP to being a frame ptr?
 394         if (RI->hasFP(MF) || MFI->getReserveFP())
 395           // If so, don't allocate SP or BP.
 396           return array_endof(X86_GR16_AO_64) - 1;
 397         else
 398           // If not, just don't allocate SP.
 399           return array_endof(X86_GR16_AO_64);
 400       } else {
 401         // Does the function dedicate EBP to being a frame ptr?
 402         if (RI->hasFP(MF) || MFI->getReserveFP())
 403           // If so, don't allocate SP or BP.
 404           return begin() + 6;
 405         else
 406           // If not, just don't allocate SP.
 407           return begin() + 7;
 408       }
 409     }
 410   }];
 411 }
 412
 413 def GR32 : RegisterClass<"X86", [i32], 32,
 414                          [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP,
 415                           R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 416   let SubRegClassList = [GR8, GR8, GR16];
 417   let MethodProtos = [{
 418     iterator allocation_order_begin(const MachineFunction &MF) const;
 419     iterator allocation_order_end(const MachineFunction &MF) const;
 420   }];
 421   let MethodBodies = [{
 422     static const unsigned X86_GR32_AO_64[] = {
 423       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 424       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 425       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 426     };
 427
 428     GR32Class::iterator
 429     GR32Class::allocation_order_begin(const MachineFunction &MF) const {
 430       const TargetMachine &TM = MF.getTarget();
 431       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 432       if (Subtarget.is64Bit())
 433         return X86_GR32_AO_64;
 434       else
 435         return begin();
 436     }
 437
 438     GR32Class::iterator
 439     GR32Class::allocation_order_end(const MachineFunction &MF) const {
 440       const TargetMachine &TM = MF.getTarget();
 441       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 442       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 443       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 444       if (Subtarget.is64Bit()) {
 445         // Does the function dedicate RBP to being a frame ptr?
 446         if (RI->hasFP(MF) || MFI->getReserveFP())
 447           // If so, don't allocate ESP or EBP.
 448           return array_endof(X86_GR32_AO_64) - 1;
 449         else
 450           // If not, just don't allocate ESP.
 451           return array_endof(X86_GR32_AO_64);
 452       } else {
 453         // Does the function dedicate EBP to being a frame ptr?
 454         if (RI->hasFP(MF) || MFI->getReserveFP())
 455           // If so, don't allocate ESP or EBP.
 456           return begin() + 6;
 457         else
 458           // If not, just don't allocate ESP.
 459           return begin() + 7;
 460       }
 461     }
 462   }];
 463 }
 464
 465 // GR64 - 64-bit GPRs. This oddly includes RIP, which isn't accurate, since
 466 // RIP isn't really a register and it can't be used anywhere except in an
 467 // address, but it doesn't cause trouble.
 468 def GR64 : RegisterClass<"X86", [i64], 64,
 469                          [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 470                           RBX, R14, R15, R12, R13, RBP, RSP, RIP]> {
 471   let SubRegClassList = [GR8, GR8, GR16, GR32];
 472   let MethodProtos = [{
 473     iterator allocation_order_end(const MachineFunction &MF) const;
 474   }];
 475   let MethodBodies = [{
 476     GR64Class::iterator
 477     GR64Class::allocation_order_end(const MachineFunction &MF) const {
 478       const TargetMachine &TM = MF.getTarget();
 479       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 480       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 481       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 482       if (!Subtarget.is64Bit())
 483         return begin();  // None of these are allocatable in 32-bit.
 484       // Does the function dedicate RBP to being a frame ptr?
 485       if (RI->hasFP(MF) || MFI->getReserveFP())
 486         return end()-3;  // If so, don't allocate RIP, RSP or RBP
 487       else
 488         return end()-2;  // If not, just don't allocate RIP or RSP
 489     }
 490   }];
 491 }
 492
 493 // Segment registers for use by MOV instructions (and others) that have a
 494 //   segment register as one operand.  Always contain a 16-bit segment
 495 //   descriptor.
 496 def SEGMENT_REG : RegisterClass<"X86", [i16], 16, [CS, DS, SS, ES, FS, GS]> {
 497 }
 498
 499 // Debug registers.
 500 def DEBUG_REG : RegisterClass<"X86", [i32], 32,
 501                               [DR0, DR1, DR2, DR3, DR4, DR5, DR6, DR7]> {
 502 }
 503
 504 // Control registers.
 505 def CONTROL_REG : RegisterClass<"X86", [i64], 64,
 506                                 [CR0, CR1, CR2, CR3, CR4, CR5, CR6, CR7, CR8]> {
 507 }
 508
 509 // GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD, GR64_ABCD - Subclasses of
 510 // GR8, GR16, GR32, and GR64 which contain just the "a" "b", "c", and "d"
 511 // registers. On x86-32, GR16_ABCD and GR32_ABCD are classes for registers
 512 // that support 8-bit subreg operations. On x86-64, GR16_ABCD, GR32_ABCD,
 513 // and GR64_ABCD are classes for registers that support 8-bit h-register
 514 // operations.
 515 def GR8_ABCD_L : RegisterClass<"X86", [i8], 8, [AL, CL, DL, BL]> {
 516 }
 517 def GR8_ABCD_H : RegisterClass<"X86", [i8], 8, [AH, CH, DH, BH]> {
 518 }
 519 def GR16_ABCD : RegisterClass<"X86", [i16], 16, [AX, CX, DX, BX]> {
 520   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H];
 521 }
 522 def GR32_ABCD : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX, EBX]> {
 523   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD];
 524 }
 525 def GR64_ABCD : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RBX]> {
 526   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD];
 527 }
 528 def GR32_TC   : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX]> {
 529   let SubRegClassList = [GR8, GR8, GR16];
 530 }
 531 def GR64_TC   : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RSI, RDI,
 532                                                  R8, R9, R11]> {
 533   let SubRegClassList = [GR8, GR8, GR16, GR32_TC];
 534 }
 535
 536 // GR8_NOREX - GR8 registers which do not require a REX prefix.
 537 def GR8_NOREX : RegisterClass<"X86", [i8], 8,
 538                               [AL, CL, DL, AH, CH, DH, BL, BH]> {
 539   let MethodProtos = [{
 540     iterator allocation_order_begin(const MachineFunction &MF) const;
 541     iterator allocation_order_end(const MachineFunction &MF) const;
 542   }];
 543   let MethodBodies = [{
 544     // In 64-bit mode, it's not safe to blindly allocate H registers.
 545     static const unsigned X86_GR8_NOREX_AO_64[] = {
 546       X86::AL, X86::CL, X86::DL, X86::BL
 547     };
 548
 549     GR8_NOREXClass::iterator
 550     GR8_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 551       const TargetMachine &TM = MF.getTarget();
 552       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 553       if (Subtarget.is64Bit())
 554         return X86_GR8_NOREX_AO_64;
 555       else
 556         return begin();
 557     }
 558
 559     GR8_NOREXClass::iterator
 560     GR8_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 561       const TargetMachine &TM = MF.getTarget();
 562       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 563       if (Subtarget.is64Bit())
 564         return array_endof(X86_GR8_NOREX_AO_64);
 565       else
 566         return end();
 567     }
 568   }];
 569 }
 570 // GR16_NOREX - GR16 registers which do not require a REX prefix.
 571 def GR16_NOREX : RegisterClass<"X86", [i16], 16,
 572                                [AX, CX, DX, SI, DI, BX, BP, SP]> {
 573   let SubRegClassList = [GR8_NOREX, GR8_NOREX];
 574   let MethodProtos = [{
 575     iterator allocation_order_end(const MachineFunction &MF) const;
 576   }];
 577   let MethodBodies = [{
 578     GR16_NOREXClass::iterator
 579     GR16_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 580       const TargetMachine &TM = MF.getTarget();
 581       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 582       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 583       // Does the function dedicate RBP / EBP to being a frame ptr?
 584       if (RI->hasFP(MF) || MFI->getReserveFP())
 585         // If so, don't allocate SP or BP.
 586         return end() - 2;
 587       else
 588         // If not, just don't allocate SP.
 589         return end() - 1;
 590     }
 591   }];
 592 }
 593 // GR32_NOREX - GR32 registers which do not require a REX prefix.
 594 def GR32_NOREX : RegisterClass<"X86", [i32], 32,
 595                                [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP]> {
 596   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX];
 597   let MethodProtos = [{
 598     iterator allocation_order_end(const MachineFunction &MF) const;
 599   }];
 600   let MethodBodies = [{
 601     GR32_NOREXClass::iterator
 602     GR32_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 603       const TargetMachine &TM = MF.getTarget();
 604       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 605       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 606       // Does the function dedicate RBP / EBP to being a frame ptr?
 607       if (RI->hasFP(MF) || MFI->getReserveFP())
 608         // If so, don't allocate ESP or EBP.
 609         return end() - 2;
 610       else
 611         // If not, just don't allocate ESP.
 612         return end() - 1;
 613     }
 614   }];
 615 }
 616 // GR64_NOREX - GR64 registers which do not require a REX prefix.
 617 def GR64_NOREX : RegisterClass<"X86", [i64], 64,
 618                                [RAX, RCX, RDX, RSI, RDI, RBX, RBP, RSP, RIP]> {
 619   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX, GR32_NOREX];
 620   let MethodProtos = [{
 621     iterator allocation_order_end(const MachineFunction &MF) const;
 622   }];
 623   let MethodBodies = [{
 624     GR64_NOREXClass::iterator
 625     GR64_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 626       const TargetMachine &TM = MF.getTarget();
 627       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 628       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 629       // Does the function dedicate RBP to being a frame ptr?
 630       if (RI->hasFP(MF) || MFI->getReserveFP())
 631         // If so, don't allocate RIP, RSP or RBP.
 632         return end() - 3;
 633       else
 634         // If not, just don't allocate RIP or RSP.
 635         return end() - 2;
 636     }
 637   }];
 638 }
 639
 640 // GR32_NOSP - GR32 registers except ESP.
 641 def GR32_NOSP : RegisterClass<"X86", [i32], 32,
 642                               [EAX, ECX, EDX, ESI, EDI, EBX, EBP,
 643                                R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 644   let SubRegClassList = [GR8, GR8, GR16];
 645   let MethodProtos = [{
 646     iterator allocation_order_begin(const MachineFunction &MF) const;
 647     iterator allocation_order_end(const MachineFunction &MF) const;
 648   }];
 649   let MethodBodies = [{
 650     static const unsigned X86_GR32_NOSP_AO_64[] = {
 651       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 652       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 653       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 654     };
 655
 656     GR32_NOSPClass::iterator
 657     GR32_NOSPClass::allocation_order_begin(const MachineFunction &MF) const {
 658       const TargetMachine &TM = MF.getTarget();
 659       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 660       if (Subtarget.is64Bit())
 661         return X86_GR32_NOSP_AO_64;
 662       else
 663         return begin();
 664     }
 665
 666     GR32_NOSPClass::iterator
 667     GR32_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 668       const TargetMachine &TM = MF.getTarget();
 669       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 670       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 671       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 672       if (Subtarget.is64Bit()) {
 673         // Does the function dedicate RBP to being a frame ptr?
 674         if (RI->hasFP(MF) || MFI->getReserveFP())
 675           // If so, don't allocate EBP.
 676           return array_endof(X86_GR32_NOSP_AO_64) - 1;
 677         else
 678           // If not, any reg in this class is ok.
 679           return array_endof(X86_GR32_NOSP_AO_64);
 680       } else {
 681         // Does the function dedicate EBP to being a frame ptr?
 682         if (RI->hasFP(MF) || MFI->getReserveFP())
 683           // If so, don't allocate EBP.
 684           return begin() + 6;
 685         else
 686           // If not, any reg in this class is ok.
 687           return begin() + 7;
 688       }
 689     }
 690   }];
 691 }
 692
 693 // GR64_NOSP - GR64 registers except RSP (and RIP).
 694 def GR64_NOSP : RegisterClass<"X86", [i64], 64,
 695                               [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 696                                RBX, R14, R15, R12, R13, RBP]> {
 697   let SubRegClassList = [GR8, GR8, GR16, GR32_NOSP];
 698   let MethodProtos = [{
 699     iterator allocation_order_end(const MachineFunction &MF) const;
 700   }];
 701   let MethodBodies = [{
 702     GR64_NOSPClass::iterator
 703     GR64_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 704       const TargetMachine &TM = MF.getTarget();
 705       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 706       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 707       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 708       if (!Subtarget.is64Bit())
 709         return begin();  // None of these are allocatable in 32-bit.
 710       // Does the function dedicate RBP to being a frame ptr?
 711       if (RI->hasFP(MF) || MFI->getReserveFP())
 712         return end()-1;  // If so, don't allocate RBP
 713       else
 714         return end();  // If not, any reg in this class is ok.
 715     }
 716   }];
 717 }
 718
 719 // GR64_NOREX_NOSP - GR64_NOREX registers except RSP.
 720 def GR64_NOREX_NOSP : RegisterClass<"X86", [i64], 64,
 721                                     [RAX, RCX, RDX, RSI, RDI, RBX, RBP]> {
 722   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX, GR32_NOREX];
 723   let MethodProtos = [{
 724     iterator allocation_order_end(const MachineFunction &MF) const;
 725   }];
 726   let MethodBodies = [{
 727     GR64_NOREX_NOSPClass::iterator
 728     GR64_NOREX_NOSPClass::allocation_order_end(const MachineFunction &MF) const
 729   {
 730       const TargetMachine &TM = MF.getTarget();
 731       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 732       const X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
 733       // Does the function dedicate RBP to being a frame ptr?
 734       if (RI->hasFP(MF) || MFI->getReserveFP())
 735         // If so, don't allocate RBP.
 736         return end() - 1;
 737       else
 738         // If not, any reg in this class is ok.
 739         return end();
 740     }
 741   }];
 742 }
 743
 744 // A class to support the 'A' assembler constraint: EAX then EDX.
 745 def GR32_AD : RegisterClass<"X86", [i32], 32, [EAX, EDX]> {
 746   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD];
 747 }
 748
 749 // Scalar SSE2 floating point registers.
 750 def FR32 : RegisterClass<"X86", [f32], 32,
 751                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 752                           XMM8, XMM9, XMM10, XMM11,
 753                           XMM12, XMM13, XMM14, XMM15]> {
 754   let MethodProtos = [{
 755     iterator allocation_order_end(const MachineFunction &MF) const;
 756   }];
 757   let MethodBodies = [{
 758     FR32Class::iterator
 759     FR32Class::allocation_order_end(const MachineFunction &MF) const {
 760       const TargetMachine &TM = MF.getTarget();
 761       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 762       if (!Subtarget.is64Bit())
 763         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 764       else
 765         return end();
 766     }
 767   }];
 768 }
 769
 770 def FR64 : RegisterClass<"X86", [f64], 64,
 771                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 772                           XMM8, XMM9, XMM10, XMM11,
 773                           XMM12, XMM13, XMM14, XMM15]> {
 774   let MethodProtos = [{
 775     iterator allocation_order_end(const MachineFunction &MF) const;
 776   }];
 777   let MethodBodies = [{
 778     FR64Class::iterator
 779     FR64Class::allocation_order_end(const MachineFunction &MF) const {
 780       const TargetMachine &TM = MF.getTarget();
 781       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 782       if (!Subtarget.is64Bit())
 783         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 784       else
 785         return end();
 786     }
 787   }];
 788 }
 789
 790
 791 // FIXME: This sets up the floating point register files as though they are f64
 792 // values, though they really are f80 values.  This will cause us to spill
 793 // values as 64-bit quantities instead of 80-bit quantities, which is much much
 794 // faster on common hardware.  In reality, this should be controlled by a
 795 // command line option or something.
 796
 797 def RFP32 : RegisterClass<"X86",[f32], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 798 def RFP64 : RegisterClass<"X86",[f64], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 799 def RFP80 : RegisterClass<"X86",[f80], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 800
 801 // Floating point stack registers (these are not allocatable by the
 802 // register allocator - the floating point stackifier is responsible
 803 // for transforming FPn allocations to STn registers)
 804 def RST : RegisterClass<"X86", [f80, f64, f32], 32,
 805                         [ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7]> {
 806     let MethodProtos = [{
 807     iterator allocation_order_end(const MachineFunction &MF) const;
 808   }];
 809   let MethodBodies = [{
 810     RSTClass::iterator
 811     RSTClass::allocation_order_end(const MachineFunction &MF) const {
 812       return begin();
 813     }
 814   }];
 815 }
 816
 817 // Generic vector registers: VR64 and VR128.
 818 def VR64  : RegisterClass<"X86", [v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 819                           [MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7]>;
 820 def VR128 : RegisterClass<"X86", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],128,
 821                           [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 822                            XMM8, XMM9, XMM10, XMM11,
 823                            XMM12, XMM13, XMM14, XMM15]> {
 824   let SubRegClassList = [FR32, FR64];
 825   let MethodProtos = [{
 826     iterator allocation_order_end(const MachineFunction &MF) const;
 827   }];
 828   let MethodBodies = [{
 829     VR128Class::iterator
 830     VR128Class::allocation_order_end(const MachineFunction &MF) const {
 831       const TargetMachine &TM = MF.getTarget();
 832       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 833       if (!Subtarget.is64Bit())
 834         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 835       else
 836         return end();
 837     }
 838   }];
 839 }
 840 def VR256 : RegisterClass<"X86", [ v8i32, v4i64, v8f32, v4f64],256,
 841                           [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 842                            YMM8, YMM9, YMM10, YMM11,
 843                            YMM12, YMM13, YMM14, YMM15]> {
 844   let SubRegClassList = [FR32, FR64, VR128];
 845 }
 846
 847 // Status flags registers.
 848 def CCR : RegisterClass<"X86", [i32], 32, [EFLAGS]> {
 849   let CopyCost = -1;  // Don't allow copying of status registers.
 850 }