lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/ValueTypes.h"
  31 #include "llvm/Constants.h"
  32 #include "llvm/Function.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Target/TargetFrameLowering.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/Target/TargetMachine.h"
  39 #include "llvm/Target/TargetOptions.h"
  40 #include "llvm/Type.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  58                                  const TargetInstrInfo &tii)
  59   : X86GenRegisterInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  60                          ? X86::RIP : X86::EIP),
  61                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  62                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true),
  63                        (tm.getSubtarget<X86Subtarget>().is64Bit()
  64                          ? X86::RIP : X86::EIP)),
  65                        TM(tm), TII(tii) {
  66   X86_MC::InitLLVM2SEHRegisterMapping(this);
  67
  68   // Cache some information.
  69   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  70   Is64Bit = Subtarget->is64Bit();
  71   IsWin64 = Subtarget->isTargetWin64();
  72
  73   if (Is64Bit) {
  74     SlotSize = 8;
  75     StackPtr = X86::RSP;
  76     FramePtr = X86::RBP;
  77   } else {
  78     SlotSize = 4;
  79     StackPtr = X86::ESP;
  80     FramePtr = X86::EBP;
  81   }
  82   // Use a callee-saved register as the base pointer.  These registers must
  83   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  84   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  85   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  86 }
  87
  88 /// getCompactUnwindRegNum - This function maps the register to the number for
  89 /// compact unwind encoding. Return -1 if the register isn't valid.
  90 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  91   switch (getLLVMRegNum(RegNum, isEH)) {
  92   case X86::EBX: case X86::RBX: return 1;
  93   case X86::ECX: case X86::R12: return 2;
  94   case X86::EDX: case X86::R13: return 3;
  95   case X86::EDI: case X86::R14: return 4;
  96   case X86::ESI: case X86::R15: return 5;
  97   case X86::EBP: case X86::RBP: return 6;
  98   }
  99
 100   return -1;
 101 }
 102
 103 bool
 104 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
 105   // Only enable when post-RA scheduling is enabled and this is needed.
 106   return TM.getSubtargetImpl()->postRAScheduler();
 107 }
 108
 109 int
 110 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 111   return getEncodingValue(i);
 112 }
 113
 114 const TargetRegisterClass *
 115 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 116                                        unsigned Idx) const {
 117   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 118   // It behaves just like the sub_8bit_hi index.
 119   if (!Is64Bit && Idx == X86::sub_8bit)
 120     Idx = X86::sub_8bit_hi;
 121
 122   // Forward to TableGen's default version.
 123   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 124 }
 125
 126 const TargetRegisterClass *
 127 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 128                                           const TargetRegisterClass *B,
 129                                           unsigned SubIdx) const {
 130   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 131   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 132     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 133     if (!A)
 134       return 0;
 135   }
 136   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 137 }
 138
 139 const TargetRegisterClass*
 140 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 141   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 142   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 143   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 144   // reigster class inflation.
 145   //
 146   // The GR8_NOREX class is always used in a way that won't be constrained to a
 147   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 148   // full GR8 class.
 149   if (RC == &X86::GR8_NOREXRegClass)
 150     return RC;
 151
 152   const TargetRegisterClass *Super = RC;
 153   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 154   do {
 155     switch (Super->getID()) {
 156     case X86::GR8RegClassID:
 157     case X86::GR16RegClassID:
 158     case X86::GR32RegClassID:
 159     case X86::GR64RegClassID:
 160     case X86::FR32RegClassID:
 161     case X86::FR64RegClassID:
 162     case X86::RFP32RegClassID:
 163     case X86::RFP64RegClassID:
 164     case X86::RFP80RegClassID:
 165     case X86::VR128RegClassID:
 166     case X86::VR256RegClassID:
 167       // Don't return a super-class that would shrink the spill size.
 168       // That can happen with the vector and float classes.
 169       if (Super->getSize() == RC->getSize())
 170         return Super;
 171     }
 172     Super = *I++;
 173   } while (Super);
 174   return RC;
 175 }
 176
 177 const TargetRegisterClass *
 178 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
 179                                                                          const {
 180   switch (Kind) {
 181   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 182   case 0: // Normal GPRs.
 183     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 184       return &X86::GR64RegClass;
 185     return &X86::GR32RegClass;
 186   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 187     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 188       return &X86::GR64_NOSPRegClass;
 189     return &X86::GR32_NOSPRegClass;
 190   case 2: // Available for tailcall (not callee-saved GPRs).
 191     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 192       return &X86::GR64_TCW64RegClass;
 193     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 194       return &X86::GR64_TCRegClass;
 195
 196     const Function *F = MF.getFunction();
 197     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 198     if (hasHipeCC)
 199       return &X86::GR32RegClass;
 200     return &X86::GR32_TCRegClass;
 201   }
 202 }
 203
 204 const TargetRegisterClass *
 205 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 206   if (RC == &X86::CCRRegClass) {
 207     if (Is64Bit)
 208       return &X86::GR64RegClass;
 209     else
 210       return &X86::GR32RegClass;
 211   }
 212   return RC;
 213 }
 214
 215 unsigned
 216 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 217                                      MachineFunction &MF) const {
 218   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 219
 220   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 221   switch (RC->getID()) {
 222   default:
 223     return 0;
 224   case X86::GR32RegClassID:
 225     return 4 - FPDiff;
 226   case X86::GR64RegClassID:
 227     return 12 - FPDiff;
 228   case X86::VR128RegClassID:
 229     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 230   case X86::VR64RegClassID:
 231     return 4;
 232   }
 233 }
 234
 235 const uint16_t *
 236 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 237   bool callsEHReturn = false;
 238   bool ghcCall = false;
 239   bool oclBiCall = false;
 240   bool hipeCall = false;
 241   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 242
 243   if (MF) {
 244     callsEHReturn = MF->getMMI().callsEHReturn();
 245     const Function *F = MF->getFunction();
 246     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 247     oclBiCall = (F ? F->getCallingConv() == CallingConv::Intel_OCL_BI : false);
 248     hipeCall = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 249   }
 250
 251   if (ghcCall || hipeCall)
 252     return CSR_NoRegs_SaveList;
 253   if (oclBiCall) {
 254     if (HasAVX && IsWin64)
 255         return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 256     if (HasAVX && Is64Bit)
 257         return CSR_64_Intel_OCL_BI_AVX_SaveList;
 258     if (!HasAVX && !IsWin64 && Is64Bit)
 259         return CSR_64_Intel_OCL_BI_SaveList;
 260   }
 261   if (Is64Bit) {
 262     if (IsWin64)
 263       return CSR_Win64_SaveList;
 264     if (callsEHReturn)
 265       return CSR_64EHRet_SaveList;
 266     return CSR_64_SaveList;
 267   }
 268   if (callsEHReturn)
 269     return CSR_32EHRet_SaveList;
 270   return CSR_32_SaveList;
 271 }
 272
 273 const uint32_t*
 274 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 275   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 276
 277   if (CC == CallingConv::Intel_OCL_BI) {
 278     if (IsWin64 && HasAVX)
 279       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 280     if (Is64Bit && HasAVX)
 281       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 282     if (!HasAVX && !IsWin64 && Is64Bit)
 283       return CSR_64_Intel_OCL_BI_RegMask;
 284   }
 285   if (CC == CallingConv::GHC || CC == CallingConv::HiPE)
 286     return CSR_NoRegs_RegMask;
 287   if (!Is64Bit)
 288     return CSR_32_RegMask;
 289   if (IsWin64)
 290     return CSR_Win64_RegMask;
 291   return CSR_64_RegMask;
 292 }
 293
 294 const uint32_t*
 295 X86RegisterInfo::getNoPreservedMask() const {
 296   return CSR_NoRegs_RegMask;
 297 }
 298
 299 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 300   BitVector Reserved(getNumRegs());
 301   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 302
 303   // Set the stack-pointer register and its aliases as reserved.
 304   Reserved.set(X86::RSP);
 305   for (MCSubRegIterator I(X86::RSP, this); I.isValid(); ++I)
 306     Reserved.set(*I);
 307
 308   // Set the instruction pointer register and its aliases as reserved.
 309   Reserved.set(X86::RIP);
 310   for (MCSubRegIterator I(X86::RIP, this); I.isValid(); ++I)
 311     Reserved.set(*I);
 312
 313   // Set the frame-pointer register and its aliases as reserved if needed.
 314   if (TFI->hasFP(MF)) {
 315     Reserved.set(X86::RBP);
 316     for (MCSubRegIterator I(X86::RBP, this); I.isValid(); ++I)
 317       Reserved.set(*I);
 318   }
 319
 320   // Set the base-pointer register and its aliases as reserved if needed.
 321   if (hasBasePointer(MF)) {
 322     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 323     const uint32_t* RegMask = getCallPreservedMask(CC);
 324     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 325       report_fatal_error(
 326         "Stack realignment in presence of dynamic allocas is not supported with"
 327         "this calling convention.");
 328
 329     Reserved.set(getBaseRegister());
 330     for (MCSubRegIterator I(getBaseRegister(), this); I.isValid(); ++I)
 331       Reserved.set(*I);
 332   }
 333
 334   // Mark the segment registers as reserved.
 335   Reserved.set(X86::CS);
 336   Reserved.set(X86::SS);
 337   Reserved.set(X86::DS);
 338   Reserved.set(X86::ES);
 339   Reserved.set(X86::FS);
 340   Reserved.set(X86::GS);
 341
 342   // Mark the floating point stack registers as reserved.
 343   Reserved.set(X86::ST0);
 344   Reserved.set(X86::ST1);
 345   Reserved.set(X86::ST2);
 346   Reserved.set(X86::ST3);
 347   Reserved.set(X86::ST4);
 348   Reserved.set(X86::ST5);
 349   Reserved.set(X86::ST6);
 350   Reserved.set(X86::ST7);
 351
 352   // Reserve the registers that only exist in 64-bit mode.
 353   if (!Is64Bit) {
 354     // These 8-bit registers are part of the x86-64 extension even though their
 355     // super-registers are old 32-bits.
 356     Reserved.set(X86::SIL);
 357     Reserved.set(X86::DIL);
 358     Reserved.set(X86::BPL);
 359     Reserved.set(X86::SPL);
 360
 361     for (unsigned n = 0; n != 8; ++n) {
 362       // R8, R9, ...
 363       static const uint16_t GPR64[] = {
 364         X86::R8,  X86::R9,  X86::R10, X86::R11,
 365         X86::R12, X86::R13, X86::R14, X86::R15
 366       };
 367       for (MCRegAliasIterator AI(GPR64[n], this, true); AI.isValid(); ++AI)
 368         Reserved.set(*AI);
 369
 370       // XMM8, XMM9, ...
 371       assert(X86::XMM15 == X86::XMM8+7);
 372       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 373         Reserved.set(*AI);
 374     }
 375   }
 376
 377   return Reserved;
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 // Stack Frame Processing methods
 382 //===----------------------------------------------------------------------===//
 383
 384 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 385    const MachineFrameInfo *MFI = MF.getFrameInfo();
 386
 387    if (!EnableBasePointer)
 388      return false;
 389
 390    // When we need stack realignment and there are dynamic allocas, we can't
 391    // reference off of the stack pointer, so we reserve a base pointer.
 392    if (needsStackRealignment(MF) && MFI->hasVarSizedObjects())
 393      return true;
 394
 395    return false;
 396 }
 397
 398 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 399   const MachineFrameInfo *MFI = MF.getFrameInfo();
 400   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 401   if (!MF.getTarget().Options.RealignStack)
 402     return false;
 403
 404   // Stack realignment requires a frame pointer.  If we already started
 405   // register allocation with frame pointer elimination, it is too late now.
 406   if (!MRI->canReserveReg(FramePtr))
 407     return false;
 408
 409   // If a base pointer is necessary.  Check that it isn't too late to reserve
 410   // it.
 411   if (MFI->hasVarSizedObjects())
 412     return MRI->canReserveReg(BasePtr);
 413   return true;
 414 }
 415
 416 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 417   const MachineFrameInfo *MFI = MF.getFrameInfo();
 418   const Function *F = MF.getFunction();
 419   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 420   bool requiresRealignment =
 421     ((MFI->getMaxAlignment() > StackAlign) ||
 422      F->getFnAttributes().hasAttribute(Attribute::StackAlignment));
 423
 424   // If we've requested that we force align the stack do so now.
 425   if (ForceStackAlign)
 426     return canRealignStack(MF);
 427
 428   return requiresRealignment && canRealignStack(MF);
 429 }
 430
 431 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 432                                            unsigned Reg, int &FrameIdx) const {
 433   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 434
 435   if (Reg == FramePtr && TFI->hasFP(MF)) {
 436     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 437     return true;
 438   }
 439   return false;
 440 }
 441
 442 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 443   if (is64Bit) {
 444     if (isInt<8>(Imm))
 445       return X86::SUB64ri8;
 446     return X86::SUB64ri32;
 447   } else {
 448     if (isInt<8>(Imm))
 449       return X86::SUB32ri8;
 450     return X86::SUB32ri;
 451   }
 452 }
 453
 454 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 455   if (is64Bit) {
 456     if (isInt<8>(Imm))
 457       return X86::ADD64ri8;
 458     return X86::ADD64ri32;
 459   } else {
 460     if (isInt<8>(Imm))
 461       return X86::ADD32ri8;
 462     return X86::ADD32ri;
 463   }
 464 }
 465
 466 void X86RegisterInfo::
 467 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 468                               MachineBasicBlock::iterator I) const {
 469   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 470   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 471   int Opcode = I->getOpcode();
 472   bool isDestroy = Opcode == TII.getCallFrameDestroyOpcode();
 473   DebugLoc DL = I->getDebugLoc();
 474   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 475   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 476   I = MBB.erase(I);
 477
 478   if (!reseveCallFrame) {
 479     // If the stack pointer can be changed after prologue, turn the
 480     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 481     // adjcallstackdown instruction into 'add ESP, <amt>'
 482     // TODO: consider using push / pop instead of sub + store / add
 483     if (Amount == 0)
 484       return;
 485
 486     // We need to keep the stack aligned properly.  To do this, we round the
 487     // amount of space needed for the outgoing arguments up to the next
 488     // alignment boundary.
 489     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 490     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 491
 492     MachineInstr *New = 0;
 493     if (Opcode == TII.getCallFrameSetupOpcode()) {
 494       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 495                     StackPtr)
 496         .addReg(StackPtr)
 497         .addImm(Amount);
 498     } else {
 499       assert(Opcode == TII.getCallFrameDestroyOpcode());
 500
 501       // Factor out the amount the callee already popped.
 502       Amount -= CalleeAmt;
 503
 504       if (Amount) {
 505         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 506         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 507           .addReg(StackPtr).addImm(Amount);
 508       }
 509     }
 510
 511     if (New) {
 512       // The EFLAGS implicit def is dead.
 513       New->getOperand(3).setIsDead();
 514
 515       // Replace the pseudo instruction with a new instruction.
 516       MBB.insert(I, New);
 517     }
 518
 519     return;
 520   }
 521
 522   if (Opcode == TII.getCallFrameDestroyOpcode() && CalleeAmt) {
 523     // If we are performing frame pointer elimination and if the callee pops
 524     // something off the stack pointer, add it back.  We do this until we have
 525     // more advanced stack pointer tracking ability.
 526     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 527     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 528       .addReg(StackPtr).addImm(CalleeAmt);
 529
 530     // The EFLAGS implicit def is dead.
 531     New->getOperand(3).setIsDead();
 532
 533     // We are not tracking the stack pointer adjustment by the callee, so make
 534     // sure we restore the stack pointer immediately after the call, there may
 535     // be spill code inserted between the CALL and ADJCALLSTACKUP instructions.
 536     MachineBasicBlock::iterator B = MBB.begin();
 537     while (I != B && !llvm::prior(I)->isCall())
 538       --I;
 539     MBB.insert(I, New);
 540   }
 541 }
 542
 543 void
 544 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 545                                      int SPAdj, RegScavenger *RS) const {
 546   assert(SPAdj == 0 && "Unexpected");
 547
 548   unsigned i = 0;
 549   MachineInstr &MI = *II;
 550   MachineFunction &MF = *MI.getParent()->getParent();
 551   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 552
 553   while (!MI.getOperand(i).isFI()) {
 554     ++i;
 555     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 556   }
 557
 558   int FrameIndex = MI.getOperand(i).getIndex();
 559   unsigned BasePtr;
 560
 561   unsigned Opc = MI.getOpcode();
 562   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 563   if (hasBasePointer(MF))
 564     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 565   else if (needsStackRealignment(MF))
 566     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 567   else if (AfterFPPop)
 568     BasePtr = StackPtr;
 569   else
 570     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 571
 572   // This must be part of a four operand memory reference.  Replace the
 573   // FrameIndex with base register with EBP.  Add an offset to the offset.
 574   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 575
 576   // Now add the frame object offset to the offset from EBP.
 577   int FIOffset;
 578   if (AfterFPPop) {
 579     // Tail call jmp happens after FP is popped.
 580     const MachineFrameInfo *MFI = MF.getFrameInfo();
 581     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 582   } else
 583     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 584
 585   if (MI.getOperand(i+3).isImm()) {
 586     // Offset is a 32-bit integer.
 587     int Imm = (int)(MI.getOperand(i + 3).getImm());
 588     int Offset = FIOffset + Imm;
 589     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 590            "Requesting 64-bit offset in 32-bit immediate!");
 591     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 592   } else {
 593     // Offset is symbolic. This is extremely rare.
 594     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 595     MI.getOperand(i+3).setOffset(Offset);
 596   }
 597 }
 598
 599 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 600   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 601   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 602 }
 603
 604 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 605   llvm_unreachable("What is the exception register");
 606 }
 607
 608 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 609   llvm_unreachable("What is the exception handler register");
 610 }
 611
 612 namespace llvm {
 613 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 614                                 bool High) {
 615   switch (VT) {
 616   default: llvm_unreachable("Unexpected VT");
 617   case MVT::i8:
 618     if (High) {
 619       switch (Reg) {
 620       default: return getX86SubSuperRegister(Reg, MVT::i64, High);
 621       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 622         return X86::AH;
 623       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 624         return X86::DH;
 625       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 626         return X86::CH;
 627       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 628         return X86::BH;
 629       }
 630     } else {
 631       switch (Reg) {
 632       default: llvm_unreachable("Unexpected register");
 633       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 634         return X86::AL;
 635       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 636         return X86::DL;
 637       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 638         return X86::CL;
 639       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 640         return X86::BL;
 641       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 642         return X86::SIL;
 643       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 644         return X86::DIL;
 645       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 646         return X86::BPL;
 647       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 648         return X86::SPL;
 649       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 650         return X86::R8B;
 651       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 652         return X86::R9B;
 653       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 654         return X86::R10B;
 655       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 656         return X86::R11B;
 657       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 658         return X86::R12B;
 659       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 660         return X86::R13B;
 661       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 662         return X86::R14B;
 663       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 664         return X86::R15B;
 665       }
 666     }
 667   case MVT::i16:
 668     switch (Reg) {
 669     default: llvm_unreachable("Unexpected register");
 670     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 671       return X86::AX;
 672     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 673       return X86::DX;
 674     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 675       return X86::CX;
 676     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 677       return X86::BX;
 678     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 679       return X86::SI;
 680     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 681       return X86::DI;
 682     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 683       return X86::BP;
 684     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 685       return X86::SP;
 686     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 687       return X86::R8W;
 688     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 689       return X86::R9W;
 690     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 691       return X86::R10W;
 692     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 693       return X86::R11W;
 694     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 695       return X86::R12W;
 696     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 697       return X86::R13W;
 698     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 699       return X86::R14W;
 700     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 701       return X86::R15W;
 702     }
 703   case MVT::i32:
 704     switch (Reg) {
 705     default: llvm_unreachable("Unexpected register");
 706     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 707       return X86::EAX;
 708     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 709       return X86::EDX;
 710     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 711       return X86::ECX;
 712     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 713       return X86::EBX;
 714     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 715       return X86::ESI;
 716     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 717       return X86::EDI;
 718     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 719       return X86::EBP;
 720     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 721       return X86::ESP;
 722     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 723       return X86::R8D;
 724     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 725       return X86::R9D;
 726     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 727       return X86::R10D;
 728     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 729       return X86::R11D;
 730     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 731       return X86::R12D;
 732     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 733       return X86::R13D;
 734     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 735       return X86::R14D;
 736     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 737       return X86::R15D;
 738     }
 739   case MVT::i64:
 740     // For 64-bit mode if we've requested a "high" register and the
 741     // Q or r constraints we want one of these high registers or
 742     // just the register name otherwise.
 743     if (High) {
 744       switch (Reg) {
 745       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 746         return X86::SI;
 747       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 748         return X86::DI;
 749       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 750         return X86::BP;
 751       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 752         return X86::SP;
 753       // Fallthrough.
 754       }
 755     }
 756     switch (Reg) {
 757     default: llvm_unreachable("Unexpected register");
 758     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 759       return X86::RAX;
 760     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 761       return X86::RDX;
 762     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 763       return X86::RCX;
 764     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 765       return X86::RBX;
 766     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 767       return X86::RSI;
 768     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 769       return X86::RDI;
 770     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 771       return X86::RBP;
 772     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 773       return X86::RSP;
 774     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 775       return X86::R8;
 776     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 777       return X86::R9;
 778     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 779       return X86::R10;
 780     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 781       return X86::R11;
 782     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 783       return X86::R12;
 784     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 785       return X86::R13;
 786     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 787       return X86::R14;
 788     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 789       return X86::R15;
 790     }
 791   }
 792 }
 793 }