lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42
  43 #define GET_REGINFO_MC_DESC
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 using namespace llvm;
  48
  49 cl::opt<bool>
  50 ForceStackAlign("force-align-stack",
  51                  cl::desc("Force align the stack to the minimum alignment"
  52                            " needed for the function."),
  53                  cl::init(false), cl::Hidden);
  54
  55 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  56                                  const TargetInstrInfo &tii)
  57   : X86GenRegisterInfo(), TM(tm), TII(tii) {
  58   // Cache some information.
  59   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  60   Is64Bit = Subtarget->is64Bit();
  61   IsWin64 = Subtarget->isTargetWin64();
  62
  63   if (Is64Bit) {
  64     SlotSize = 8;
  65     StackPtr = X86::RSP;
  66     FramePtr = X86::RBP;
  67   } else {
  68     SlotSize = 4;
  69     StackPtr = X86::ESP;
  70     FramePtr = X86::EBP;
  71   }
  72 }
  73
  74 static unsigned getFlavour(const X86Subtarget *Subtarget, bool isEH) {
  75   if (!Subtarget->is64Bit()) {
  76     if (Subtarget->isTargetDarwin()) {
  77       if (isEH)
  78         return DWARFFlavour::X86_32_DarwinEH;
  79       else
  80         return DWARFFlavour::X86_32_Generic;
  81     } else if (Subtarget->isTargetCygMing()) {
  82       // Unsupported by now, just quick fallback
  83       return DWARFFlavour::X86_32_Generic;
  84     } else {
  85       return DWARFFlavour::X86_32_Generic;
  86     }
  87   }
  88   return DWARFFlavour::X86_64;
  89 }
  90
  91 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  92 /// specific numbering, used in debug info and exception tables.
  93 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
  94   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  95   unsigned Flavour = getFlavour(Subtarget, isEH);
  96
  97   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
  98 }
  99
 100 /// getLLVMRegNum - This function maps DWARF register numbers to LLVM register.
 101 int X86RegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 102   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 103   unsigned Flavour = getFlavour(Subtarget, isEH);
 104
 105   return X86GenRegisterInfo::getLLVMRegNumFull(DwarfRegNo, Flavour);
 106 }
 107
 108 int
 109 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 110   int reg = getX86RegNum(i);
 111   switch (i) {
 112   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 113   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 114   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 115   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 116   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 117   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 118   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 119   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 120   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 121   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 122   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 123   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 124     reg += 8;
 125   }
 126   return reg;
 127 }
 128
 129 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 130 /// specific numbering, which is used in various places encoding instructions.
 131 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 132   switch(RegNo) {
 133   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 134   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 135   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 136   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 137   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 138     return N86::ESP;
 139   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 140     return N86::EBP;
 141   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 142     return N86::ESI;
 143   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 144     return N86::EDI;
 145
 146   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 147     return N86::EAX;
 148   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 149     return N86::ECX;
 150   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 151     return N86::EDX;
 152   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 153     return N86::EBX;
 154   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 155     return N86::ESP;
 156   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 157     return N86::EBP;
 158   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 159     return N86::ESI;
 160   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 161     return N86::EDI;
 162
 163   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 164   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 165     return RegNo-X86::ST0;
 166
 167   case X86::XMM0: case X86::XMM8:
 168   case X86::YMM0: case X86::YMM8: case X86::MM0:
 169     return 0;
 170   case X86::XMM1: case X86::XMM9:
 171   case X86::YMM1: case X86::YMM9: case X86::MM1:
 172     return 1;
 173   case X86::XMM2: case X86::XMM10:
 174   case X86::YMM2: case X86::YMM10: case X86::MM2:
 175     return 2;
 176   case X86::XMM3: case X86::XMM11:
 177   case X86::YMM3: case X86::YMM11: case X86::MM3:
 178     return 3;
 179   case X86::XMM4: case X86::XMM12:
 180   case X86::YMM4: case X86::YMM12: case X86::MM4:
 181     return 4;
 182   case X86::XMM5: case X86::XMM13:
 183   case X86::YMM5: case X86::YMM13: case X86::MM5:
 184     return 5;
 185   case X86::XMM6: case X86::XMM14:
 186   case X86::YMM6: case X86::YMM14: case X86::MM6:
 187     return 6;
 188   case X86::XMM7: case X86::XMM15:
 189   case X86::YMM7: case X86::YMM15: case X86::MM7:
 190     return 7;
 191
 192   case X86::ES: return 0;
 193   case X86::CS: return 1;
 194   case X86::SS: return 2;
 195   case X86::DS: return 3;
 196   case X86::FS: return 4;
 197   case X86::GS: return 5;
 198
 199   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 200   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 201   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 202   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 203   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 204   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 205   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 206   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 207
 208   // Pseudo index registers are equivalent to a "none"
 209   // scaled index (See Intel Manual 2A, table 2-3)
 210   case X86::EIZ:
 211   case X86::RIZ:
 212     return 4;
 213
 214   default:
 215     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 216     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 217     return 0;
 218   }
 219 }
 220
 221 const TargetRegisterClass *
 222 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 223                                           const TargetRegisterClass *B,
 224                                           unsigned SubIdx) const {
 225   switch (SubIdx) {
 226   default: return 0;
 227   case X86::sub_8bit:
 228     if (B == &X86::GR8RegClass) {
 229       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 230         return A;
 231     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 232       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 233           A == &X86::GR64_NOREXRegClass ||
 234           A == &X86::GR64_NOSPRegClass ||
 235           A == &X86::GR64_NOREX_NOSPRegClass)
 236         return &X86::GR64_ABCDRegClass;
 237       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 238                A == &X86::GR32_NOREXRegClass ||
 239                A == &X86::GR32_NOSPRegClass)
 240         return &X86::GR32_ABCDRegClass;
 241       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 242                A == &X86::GR16_NOREXRegClass)
 243         return &X86::GR16_ABCDRegClass;
 244     } else if (B == &X86::GR8_NOREXRegClass) {
 245       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 246           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 247         return &X86::GR64_NOREXRegClass;
 248       else if (A == &X86::GR64_ABCDRegClass)
 249         return &X86::GR64_ABCDRegClass;
 250       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 251                A == &X86::GR32_NOSPRegClass)
 252         return &X86::GR32_NOREXRegClass;
 253       else if (A == &X86::GR32_ABCDRegClass)
 254         return &X86::GR32_ABCDRegClass;
 255       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 256         return &X86::GR16_NOREXRegClass;
 257       else if (A == &X86::GR16_ABCDRegClass)
 258         return &X86::GR16_ABCDRegClass;
 259     }
 260     break;
 261   case X86::sub_8bit_hi:
 262     if (B->hasSubClassEq(&X86::GR8_ABCD_HRegClass))
 263       switch (A->getSize()) {
 264         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 265         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 266         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 267         default: return 0;
 268       }
 269     break;
 270   case X86::sub_16bit:
 271     if (B == &X86::GR16RegClass) {
 272       if (A->getSize() == 4 || A->getSize() == 8)
 273         return A;
 274     } else if (B == &X86::GR16_ABCDRegClass) {
 275       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 276           A == &X86::GR64_NOREXRegClass ||
 277           A == &X86::GR64_NOSPRegClass ||
 278           A == &X86::GR64_NOREX_NOSPRegClass)
 279         return &X86::GR64_ABCDRegClass;
 280       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 281                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 282         return &X86::GR32_ABCDRegClass;
 283     } else if (B == &X86::GR16_NOREXRegClass) {
 284       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 285           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 286         return &X86::GR64_NOREXRegClass;
 287       else if (A == &X86::GR64_ABCDRegClass)
 288         return &X86::GR64_ABCDRegClass;
 289       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 290                A == &X86::GR32_NOSPRegClass)
 291         return &X86::GR32_NOREXRegClass;
 292       else if (A == &X86::GR32_ABCDRegClass)
 293         return &X86::GR64_ABCDRegClass;
 294     }
 295     break;
 296   case X86::sub_32bit:
 297     if (B == &X86::GR32RegClass) {
 298       if (A->getSize() == 8)
 299         return A;
 300     } else if (B == &X86::GR32_NOSPRegClass) {
 301       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 302         return &X86::GR64_NOSPRegClass;
 303       if (A->getSize() == 8)
 304         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 305     } else if (B == &X86::GR32_ABCDRegClass) {
 306       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 307           A == &X86::GR64_NOREXRegClass ||
 308           A == &X86::GR64_NOSPRegClass ||
 309           A == &X86::GR64_NOREX_NOSPRegClass)
 310         return &X86::GR64_ABCDRegClass;
 311     } else if (B == &X86::GR32_NOREXRegClass) {
 312       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass)
 313         return &X86::GR64_NOREXRegClass;
 314       else if (A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 315         return &X86::GR64_NOREX_NOSPRegClass;
 316       else if (A == &X86::GR64_ABCDRegClass)
 317         return &X86::GR64_ABCDRegClass;
 318     } else if (B == &X86::GR32_NOREX_NOSPRegClass) {
 319       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 320           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 321         return &X86::GR64_NOREX_NOSPRegClass;
 322       else if (A == &X86::GR64_ABCDRegClass)
 323         return &X86::GR64_ABCDRegClass;
 324     }
 325     break;
 326   case X86::sub_ss:
 327     if (B == &X86::FR32RegClass)
 328       return A;
 329     break;
 330   case X86::sub_sd:
 331     if (B == &X86::FR64RegClass)
 332       return A;
 333     break;
 334   case X86::sub_xmm:
 335     if (B == &X86::VR128RegClass)
 336       return A;
 337     break;
 338   }
 339   return 0;
 340 }
 341
 342 const TargetRegisterClass*
 343 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 344   const TargetRegisterClass *Super = RC;
 345   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 346   do {
 347     switch (Super->getID()) {
 348     case X86::GR8RegClassID:
 349     case X86::GR16RegClassID:
 350     case X86::GR32RegClassID:
 351     case X86::GR64RegClassID:
 352     case X86::FR32RegClassID:
 353     case X86::FR64RegClassID:
 354     case X86::RFP32RegClassID:
 355     case X86::RFP64RegClassID:
 356     case X86::RFP80RegClassID:
 357     case X86::VR128RegClassID:
 358     case X86::VR256RegClassID:
 359       // Don't return a super-class that would shrink the spill size.
 360       // That can happen with the vector and float classes.
 361       if (Super->getSize() == RC->getSize())
 362         return Super;
 363     }
 364     Super = *I++;
 365   } while (Super);
 366   return RC;
 367 }
 368
 369 const TargetRegisterClass *
 370 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 371   switch (Kind) {
 372   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 373   case 0: // Normal GPRs.
 374     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 375       return &X86::GR64RegClass;
 376     return &X86::GR32RegClass;
 377   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 378     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 379       return &X86::GR64_NOSPRegClass;
 380     return &X86::GR32_NOSPRegClass;
 381   case 2: // Available for tailcall (not callee-saved GPRs).
 382     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 383       return &X86::GR64_TCW64RegClass;
 384     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 385       return &X86::GR64_TCRegClass;
 386     return &X86::GR32_TCRegClass;
 387   }
 388 }
 389
 390 const TargetRegisterClass *
 391 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 392   if (RC == &X86::CCRRegClass) {
 393     if (Is64Bit)
 394       return &X86::GR64RegClass;
 395     else
 396       return &X86::GR32RegClass;
 397   }
 398   return RC;
 399 }
 400
 401 unsigned
 402 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 403                                      MachineFunction &MF) const {
 404   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 405
 406   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 407   switch (RC->getID()) {
 408   default:
 409     return 0;
 410   case X86::GR32RegClassID:
 411     return 4 - FPDiff;
 412   case X86::GR64RegClassID:
 413     return 12 - FPDiff;
 414   case X86::VR128RegClassID:
 415     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 416   case X86::VR64RegClassID:
 417     return 4;
 418   }
 419 }
 420
 421 const unsigned *
 422 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 423   bool callsEHReturn = false;
 424   bool ghcCall = false;
 425
 426   if (MF) {
 427     callsEHReturn = MF->getMMI().callsEHReturn();
 428     const Function *F = MF->getFunction();
 429     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 430   }
 431
 432   static const unsigned GhcCalleeSavedRegs[] = {
 433     0
 434   };
 435
 436   static const unsigned CalleeSavedRegs32Bit[] = {
 437     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 438   };
 439
 440   static const unsigned CalleeSavedRegs32EHRet[] = {
 441     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 442   };
 443
 444   static const unsigned CalleeSavedRegs64Bit[] = {
 445     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 446   };
 447
 448   static const unsigned CalleeSavedRegs64EHRet[] = {
 449     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 450     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 451   };
 452
 453   static const unsigned CalleeSavedRegsWin64[] = {
 454     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 455     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 456     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 457     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 458     X86::XMM14, X86::XMM15, 0
 459   };
 460
 461   if (ghcCall) {
 462     return GhcCalleeSavedRegs;
 463   } else if (Is64Bit) {
 464     if (IsWin64)
 465       return CalleeSavedRegsWin64;
 466     else
 467       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 468   } else {
 469     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 470   }
 471 }
 472
 473 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 474   BitVector Reserved(getNumRegs());
 475   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 476
 477   // Set the stack-pointer register and its aliases as reserved.
 478   Reserved.set(X86::RSP);
 479   Reserved.set(X86::ESP);
 480   Reserved.set(X86::SP);
 481   Reserved.set(X86::SPL);
 482
 483   // Set the instruction pointer register and its aliases as reserved.
 484   Reserved.set(X86::RIP);
 485   Reserved.set(X86::EIP);
 486   Reserved.set(X86::IP);
 487
 488   // Set the frame-pointer register and its aliases as reserved if needed.
 489   if (TFI->hasFP(MF)) {
 490     Reserved.set(X86::RBP);
 491     Reserved.set(X86::EBP);
 492     Reserved.set(X86::BP);
 493     Reserved.set(X86::BPL);
 494   }
 495
 496   // Mark the segment registers as reserved.
 497   Reserved.set(X86::CS);
 498   Reserved.set(X86::SS);
 499   Reserved.set(X86::DS);
 500   Reserved.set(X86::ES);
 501   Reserved.set(X86::FS);
 502   Reserved.set(X86::GS);
 503
 504   // Reserve the registers that only exist in 64-bit mode.
 505   if (!Is64Bit) {
 506     // These 8-bit registers are part of the x86-64 extension even though their
 507     // super-registers are old 32-bits.
 508     Reserved.set(X86::SIL);
 509     Reserved.set(X86::DIL);
 510     Reserved.set(X86::BPL);
 511     Reserved.set(X86::SPL);
 512
 513     for (unsigned n = 0; n != 8; ++n) {
 514       // R8, R9, ...
 515       const unsigned GPR64[] = {
 516         X86::R8,  X86::R9,  X86::R10, X86::R11,
 517         X86::R12, X86::R13, X86::R14, X86::R15
 518       };
 519       for (const unsigned *AI = getOverlaps(GPR64[n]); unsigned Reg = *AI; ++AI)
 520         Reserved.set(Reg);
 521
 522       // XMM8, XMM9, ...
 523       assert(X86::XMM15 == X86::XMM8+7);
 524       for (const unsigned *AI = getOverlaps(X86::XMM8 + n); unsigned Reg = *AI;
 525            ++AI)
 526         Reserved.set(Reg);
 527     }
 528   }
 529
 530   return Reserved;
 531 }
 532
 533 //===----------------------------------------------------------------------===//
 534 // Stack Frame Processing methods
 535 //===----------------------------------------------------------------------===//
 536
 537 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 538   const MachineFrameInfo *MFI = MF.getFrameInfo();
 539   return (RealignStack &&
 540           !MFI->hasVarSizedObjects());
 541 }
 542
 543 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 544   const MachineFrameInfo *MFI = MF.getFrameInfo();
 545   const Function *F = MF.getFunction();
 546   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 547   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 548                                F->hasFnAttr(Attribute::StackAlignment));
 549
 550   // FIXME: Currently we don't support stack realignment for functions with
 551   //        variable-sized allocas.
 552   // FIXME: It's more complicated than this...
 553   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 554     report_fatal_error(
 555       "Stack realignment in presence of dynamic allocas is not supported");
 556
 557   // If we've requested that we force align the stack do so now.
 558   if (ForceStackAlign)
 559     return canRealignStack(MF);
 560
 561   return requiresRealignment && canRealignStack(MF);
 562 }
 563
 564 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 565                                            unsigned Reg, int &FrameIdx) const {
 566   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 567
 568   if (Reg == FramePtr && TFI->hasFP(MF)) {
 569     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 570     return true;
 571   }
 572   return false;
 573 }
 574
 575 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 576   if (is64Bit) {
 577     if (isInt<8>(Imm))
 578       return X86::SUB64ri8;
 579     return X86::SUB64ri32;
 580   } else {
 581     if (isInt<8>(Imm))
 582       return X86::SUB32ri8;
 583     return X86::SUB32ri;
 584   }
 585 }
 586
 587 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 588   if (is64Bit) {
 589     if (isInt<8>(Imm))
 590       return X86::ADD64ri8;
 591     return X86::ADD64ri32;
 592   } else {
 593     if (isInt<8>(Imm))
 594       return X86::ADD32ri8;
 595     return X86::ADD32ri;
 596   }
 597 }
 598
 599 void X86RegisterInfo::
 600 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 601                               MachineBasicBlock::iterator I) const {
 602   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 603   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 604   int Opcode = I->getOpcode();
 605   bool isDestroy = Opcode == TII.getCallFrameDestroyOpcode();
 606   DebugLoc DL = I->getDebugLoc();
 607   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 608   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 609   I = MBB.erase(I);
 610
 611   if (!reseveCallFrame) {
 612     // If the stack pointer can be changed after prologue, turn the
 613     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 614     // adjcallstackdown instruction into 'add ESP, <amt>'
 615     // TODO: consider using push / pop instead of sub + store / add
 616     if (Amount == 0)
 617       return;
 618
 619     // We need to keep the stack aligned properly.  To do this, we round the
 620     // amount of space needed for the outgoing arguments up to the next
 621     // alignment boundary.
 622     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 623     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 624
 625     MachineInstr *New = 0;
 626     if (Opcode == TII.getCallFrameSetupOpcode()) {
 627       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 628                     StackPtr)
 629         .addReg(StackPtr)
 630         .addImm(Amount);
 631     } else {
 632       assert(Opcode == TII.getCallFrameDestroyOpcode());
 633
 634       // Factor out the amount the callee already popped.
 635       Amount -= CalleeAmt;
 636
 637       if (Amount) {
 638         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 639         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 640           .addReg(StackPtr).addImm(Amount);
 641       }
 642     }
 643
 644     if (New) {
 645       // The EFLAGS implicit def is dead.
 646       New->getOperand(3).setIsDead();
 647
 648       // Replace the pseudo instruction with a new instruction.
 649       MBB.insert(I, New);
 650     }
 651
 652     return;
 653   }
 654
 655   if (Opcode == TII.getCallFrameDestroyOpcode() && CalleeAmt) {
 656     // If we are performing frame pointer elimination and if the callee pops
 657     // something off the stack pointer, add it back.  We do this until we have
 658     // more advanced stack pointer tracking ability.
 659     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 660     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 661       .addReg(StackPtr).addImm(CalleeAmt);
 662
 663     // The EFLAGS implicit def is dead.
 664     New->getOperand(3).setIsDead();
 665     MBB.insert(I, New);
 666   }
 667 }
 668
 669 void
 670 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 671                                      int SPAdj, RegScavenger *RS) const{
 672   assert(SPAdj == 0 && "Unexpected");
 673
 674   unsigned i = 0;
 675   MachineInstr &MI = *II;
 676   MachineFunction &MF = *MI.getParent()->getParent();
 677   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 678
 679   while (!MI.getOperand(i).isFI()) {
 680     ++i;
 681     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 682   }
 683
 684   int FrameIndex = MI.getOperand(i).getIndex();
 685   unsigned BasePtr;
 686
 687   unsigned Opc = MI.getOpcode();
 688   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 689   if (needsStackRealignment(MF))
 690     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 691   else if (AfterFPPop)
 692     BasePtr = StackPtr;
 693   else
 694     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 695
 696   // This must be part of a four operand memory reference.  Replace the
 697   // FrameIndex with base register with EBP.  Add an offset to the offset.
 698   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 699
 700   // Now add the frame object offset to the offset from EBP.
 701   int FIOffset;
 702   if (AfterFPPop) {
 703     // Tail call jmp happens after FP is popped.
 704     const MachineFrameInfo *MFI = MF.getFrameInfo();
 705     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 706   } else
 707     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 708
 709   if (MI.getOperand(i+3).isImm()) {
 710     // Offset is a 32-bit integer.
 711     int Offset = FIOffset + (int)(MI.getOperand(i + 3).getImm());
 712     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 713   } else {
 714     // Offset is symbolic. This is extremely rare.
 715     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 716     MI.getOperand(i+3).setOffset(Offset);
 717   }
 718 }
 719
 720 unsigned X86RegisterInfo::getRARegister() const {
 721   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 722                  : X86::EIP;    // Should have dwarf #8.
 723 }
 724
 725 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 726   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 727   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 728 }
 729
 730 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 731   llvm_unreachable("What is the exception register");
 732   return 0;
 733 }
 734
 735 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 736   llvm_unreachable("What is the exception handler register");
 737   return 0;
 738 }
 739
 740 namespace llvm {
 741 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 742   switch (VT.getSimpleVT().SimpleTy) {
 743   default: return Reg;
 744   case MVT::i8:
 745     if (High) {
 746       switch (Reg) {
 747       default: return 0;
 748       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 749         return X86::AH;
 750       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 751         return X86::DH;
 752       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 753         return X86::CH;
 754       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 755         return X86::BH;
 756       }
 757     } else {
 758       switch (Reg) {
 759       default: return 0;
 760       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 761         return X86::AL;
 762       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 763         return X86::DL;
 764       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 765         return X86::CL;
 766       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 767         return X86::BL;
 768       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 769         return X86::SIL;
 770       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 771         return X86::DIL;
 772       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 773         return X86::BPL;
 774       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 775         return X86::SPL;
 776       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 777         return X86::R8B;
 778       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 779         return X86::R9B;
 780       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 781         return X86::R10B;
 782       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 783         return X86::R11B;
 784       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 785         return X86::R12B;
 786       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 787         return X86::R13B;
 788       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 789         return X86::R14B;
 790       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 791         return X86::R15B;
 792       }
 793     }
 794   case MVT::i16:
 795     switch (Reg) {
 796     default: return Reg;
 797     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 798       return X86::AX;
 799     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 800       return X86::DX;
 801     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 802       return X86::CX;
 803     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 804       return X86::BX;
 805     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 806       return X86::SI;
 807     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 808       return X86::DI;
 809     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 810       return X86::BP;
 811     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 812       return X86::SP;
 813     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 814       return X86::R8W;
 815     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 816       return X86::R9W;
 817     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 818       return X86::R10W;
 819     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 820       return X86::R11W;
 821     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 822       return X86::R12W;
 823     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 824       return X86::R13W;
 825     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 826       return X86::R14W;
 827     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 828       return X86::R15W;
 829     }
 830   case MVT::i32:
 831     switch (Reg) {
 832     default: return Reg;
 833     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 834       return X86::EAX;
 835     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 836       return X86::EDX;
 837     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 838       return X86::ECX;
 839     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 840       return X86::EBX;
 841     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 842       return X86::ESI;
 843     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 844       return X86::EDI;
 845     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 846       return X86::EBP;
 847     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 848       return X86::ESP;
 849     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 850       return X86::R8D;
 851     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 852       return X86::R9D;
 853     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 854       return X86::R10D;
 855     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 856       return X86::R11D;
 857     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 858       return X86::R12D;
 859     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 860       return X86::R13D;
 861     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 862       return X86::R14D;
 863     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 864       return X86::R15D;
 865     }
 866   case MVT::i64:
 867     switch (Reg) {
 868     default: return Reg;
 869     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 870       return X86::RAX;
 871     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 872       return X86::RDX;
 873     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 874       return X86::RCX;
 875     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 876       return X86::RBX;
 877     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 878       return X86::RSI;
 879     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 880       return X86::RDI;
 881     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 882       return X86::RBP;
 883     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 884       return X86::RSP;
 885     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 886       return X86::R8;
 887     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 888       return X86::R9;
 889     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 890       return X86::R10;
 891     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 892       return X86::R11;
 893     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 894       return X86::R12;
 895     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 896       return X86::R13;
 897     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 898       return X86::R14;
 899     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 900       return X86::R15;
 901     }
 902   }
 903
 904   return Reg;
 905 }
 906 }
 907
 908 namespace {
 909   struct MSAH : public MachineFunctionPass {
 910     static char ID;
 911     MSAH() : MachineFunctionPass(ID) {}
 912
 913     virtual bool runOnMachineFunction(MachineFunction &MF) {
 914       const X86TargetMachine *TM =
 915         static_cast<const X86TargetMachine *>(&MF.getTarget());
 916       const TargetFrameLowering *TFI = TM->getFrameLowering();
 917       MachineRegisterInfo &RI = MF.getRegInfo();
 918       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 919       unsigned StackAlignment = TFI->getStackAlignment();
 920
 921       // Be over-conservative: scan over all vreg defs and find whether vector
 922       // registers are used. If yes, there is a possibility that vector register
 923       // will be spilled and thus require dynamic stack realignment.
 924       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 925         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 926         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 927           FuncInfo->setReserveFP(true);
 928           return true;
 929         }
 930       }
 931       // Nothing to do
 932       return false;
 933     }
 934
 935     virtual const char *getPassName() const {
 936       return "X86 Maximal Stack Alignment Check";
 937     }
 938
 939     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 940       AU.setPreservesCFG();
 941       MachineFunctionPass::getAnalysisUsage(AU);
 942     }
 943   };
 944
 945   char MSAH::ID = 0;
 946 }
 947
 948 FunctionPass*
 949 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }