lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42
  43 #define GET_REGINFO_TARGET_DESC
  44 #include "X86GenRegisterInfo.inc"
  45
  46 using namespace llvm;
  47
  48 cl::opt<bool>
  49 ForceStackAlign("force-align-stack",
  50                  cl::desc("Force align the stack to the minimum alignment"
  51                            " needed for the function."),
  52                  cl::init(false), cl::Hidden);
  53
  54 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  55                                  const TargetInstrInfo &tii)
  56   : X86GenRegisterInfo(), TM(tm), TII(tii) {
  57   // Cache some information.
  58   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  59   Is64Bit = Subtarget->is64Bit();
  60   IsWin64 = Subtarget->isTargetWin64();
  61
  62   if (Is64Bit) {
  63     SlotSize = 8;
  64     StackPtr = X86::RSP;
  65     FramePtr = X86::RBP;
  66   } else {
  67     SlotSize = 4;
  68     StackPtr = X86::ESP;
  69     FramePtr = X86::EBP;
  70   }
  71 }
  72
  73 static unsigned getFlavour(const X86Subtarget *Subtarget, bool isEH) {
  74   if (!Subtarget->is64Bit()) {
  75     if (Subtarget->isTargetDarwin()) {
  76       if (isEH)
  77         return DWARFFlavour::X86_32_DarwinEH;
  78       else
  79         return DWARFFlavour::X86_32_Generic;
  80     } else if (Subtarget->isTargetCygMing()) {
  81       // Unsupported by now, just quick fallback
  82       return DWARFFlavour::X86_32_Generic;
  83     } else {
  84       return DWARFFlavour::X86_32_Generic;
  85     }
  86   }
  87   return DWARFFlavour::X86_64;
  88 }
  89
  90 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  91 /// specific numbering, used in debug info and exception tables.
  92 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
  93   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  94   unsigned Flavour = getFlavour(Subtarget, isEH);
  95
  96   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
  97 }
  98
  99 /// getLLVMRegNum - This function maps DWARF register numbers to LLVM register.
 100 int X86RegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 101   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 102   unsigned Flavour = getFlavour(Subtarget, isEH);
 103
 104   return X86GenRegisterInfo::getLLVMRegNumFull(DwarfRegNo, Flavour);
 105 }
 106
 107 /// getCompactUnwindRegNum - This function maps the register to the number for
 108 /// compact unwind encoding. Return -1 if the register isn't valid.
 109 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
 110   switch (getLLVMRegNum(RegNum, isEH)) {
 111   case X86::EBX: case X86::RBX: return 1;
 112   case X86::ECX: case X86::R12: return 2;
 113   case X86::EDX: case X86::R13: return 3;
 114   case X86::EDI: case X86::R14: return 4;
 115   case X86::ESI: case X86::R15: return 5;
 116   case X86::EBP: case X86::RBP: return 6;
 117   }
 118
 119   return -1;
 120 }
 121
 122 int
 123 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 124   int reg = getX86RegNum(i);
 125   switch (i) {
 126   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 127   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 128   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 129   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 130   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 131   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 132   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 133   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 134   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 135   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 136   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 137   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 138     reg += 8;
 139   }
 140   return reg;
 141 }
 142
 143 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 144 /// specific numbering, which is used in various places encoding instructions.
 145 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 146   switch(RegNo) {
 147   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 148   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 149   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 150   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 151   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 152     return N86::ESP;
 153   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 154     return N86::EBP;
 155   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 156     return N86::ESI;
 157   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 158     return N86::EDI;
 159
 160   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 161     return N86::EAX;
 162   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 163     return N86::ECX;
 164   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 165     return N86::EDX;
 166   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 167     return N86::EBX;
 168   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 169     return N86::ESP;
 170   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 171     return N86::EBP;
 172   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 173     return N86::ESI;
 174   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 175     return N86::EDI;
 176
 177   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 178   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 179     return RegNo-X86::ST0;
 180
 181   case X86::XMM0: case X86::XMM8:
 182   case X86::YMM0: case X86::YMM8: case X86::MM0:
 183     return 0;
 184   case X86::XMM1: case X86::XMM9:
 185   case X86::YMM1: case X86::YMM9: case X86::MM1:
 186     return 1;
 187   case X86::XMM2: case X86::XMM10:
 188   case X86::YMM2: case X86::YMM10: case X86::MM2:
 189     return 2;
 190   case X86::XMM3: case X86::XMM11:
 191   case X86::YMM3: case X86::YMM11: case X86::MM3:
 192     return 3;
 193   case X86::XMM4: case X86::XMM12:
 194   case X86::YMM4: case X86::YMM12: case X86::MM4:
 195     return 4;
 196   case X86::XMM5: case X86::XMM13:
 197   case X86::YMM5: case X86::YMM13: case X86::MM5:
 198     return 5;
 199   case X86::XMM6: case X86::XMM14:
 200   case X86::YMM6: case X86::YMM14: case X86::MM6:
 201     return 6;
 202   case X86::XMM7: case X86::XMM15:
 203   case X86::YMM7: case X86::YMM15: case X86::MM7:
 204     return 7;
 205
 206   case X86::ES: return 0;
 207   case X86::CS: return 1;
 208   case X86::SS: return 2;
 209   case X86::DS: return 3;
 210   case X86::FS: return 4;
 211   case X86::GS: return 5;
 212
 213   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 214   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 215   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 216   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 217   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 218   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 219   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 220   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 221
 222   // Pseudo index registers are equivalent to a "none"
 223   // scaled index (See Intel Manual 2A, table 2-3)
 224   case X86::EIZ:
 225   case X86::RIZ:
 226     return 4;
 227
 228   default:
 229     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 230     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 231     return 0;
 232   }
 233 }
 234
 235 const TargetRegisterClass *
 236 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 237                                           const TargetRegisterClass *B,
 238                                           unsigned SubIdx) const {
 239   switch (SubIdx) {
 240   default: return 0;
 241   case X86::sub_8bit:
 242     if (B == &X86::GR8RegClass) {
 243       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 244         return A;
 245     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 246       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 247           A == &X86::GR64_NOREXRegClass ||
 248           A == &X86::GR64_NOSPRegClass ||
 249           A == &X86::GR64_NOREX_NOSPRegClass)
 250         return &X86::GR64_ABCDRegClass;
 251       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 252                A == &X86::GR32_NOREXRegClass ||
 253                A == &X86::GR32_NOSPRegClass)
 254         return &X86::GR32_ABCDRegClass;
 255       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 256                A == &X86::GR16_NOREXRegClass)
 257         return &X86::GR16_ABCDRegClass;
 258     } else if (B == &X86::GR8_NOREXRegClass) {
 259       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 260           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 261         return &X86::GR64_NOREXRegClass;
 262       else if (A == &X86::GR64_ABCDRegClass)
 263         return &X86::GR64_ABCDRegClass;
 264       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 265                A == &X86::GR32_NOSPRegClass)
 266         return &X86::GR32_NOREXRegClass;
 267       else if (A == &X86::GR32_ABCDRegClass)
 268         return &X86::GR32_ABCDRegClass;
 269       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 270         return &X86::GR16_NOREXRegClass;
 271       else if (A == &X86::GR16_ABCDRegClass)
 272         return &X86::GR16_ABCDRegClass;
 273     }
 274     break;
 275   case X86::sub_8bit_hi:
 276     if (B->hasSubClassEq(&X86::GR8_ABCD_HRegClass))
 277       switch (A->getSize()) {
 278         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 279         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 280         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 281         default: return 0;
 282       }
 283     break;
 284   case X86::sub_16bit:
 285     if (B == &X86::GR16RegClass) {
 286       if (A->getSize() == 4 || A->getSize() == 8)
 287         return A;
 288     } else if (B == &X86::GR16_ABCDRegClass) {
 289       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 290           A == &X86::GR64_NOREXRegClass ||
 291           A == &X86::GR64_NOSPRegClass ||
 292           A == &X86::GR64_NOREX_NOSPRegClass)
 293         return &X86::GR64_ABCDRegClass;
 294       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 295                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 296         return &X86::GR32_ABCDRegClass;
 297     } else if (B == &X86::GR16_NOREXRegClass) {
 298       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 299           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 300         return &X86::GR64_NOREXRegClass;
 301       else if (A == &X86::GR64_ABCDRegClass)
 302         return &X86::GR64_ABCDRegClass;
 303       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 304                A == &X86::GR32_NOSPRegClass)
 305         return &X86::GR32_NOREXRegClass;
 306       else if (A == &X86::GR32_ABCDRegClass)
 307         return &X86::GR64_ABCDRegClass;
 308     }
 309     break;
 310   case X86::sub_32bit:
 311     if (B == &X86::GR32RegClass) {
 312       if (A->getSize() == 8)
 313         return A;
 314     } else if (B == &X86::GR32_NOSPRegClass) {
 315       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 316         return &X86::GR64_NOSPRegClass;
 317       if (A->getSize() == 8)
 318         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 319     } else if (B == &X86::GR32_ABCDRegClass) {
 320       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 321           A == &X86::GR64_NOREXRegClass ||
 322           A == &X86::GR64_NOSPRegClass ||
 323           A == &X86::GR64_NOREX_NOSPRegClass)
 324         return &X86::GR64_ABCDRegClass;
 325     } else if (B == &X86::GR32_NOREXRegClass) {
 326       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass)
 327         return &X86::GR64_NOREXRegClass;
 328       else if (A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 329         return &X86::GR64_NOREX_NOSPRegClass;
 330       else if (A == &X86::GR64_ABCDRegClass)
 331         return &X86::GR64_ABCDRegClass;
 332     } else if (B == &X86::GR32_NOREX_NOSPRegClass) {
 333       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 334           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 335         return &X86::GR64_NOREX_NOSPRegClass;
 336       else if (A == &X86::GR64_ABCDRegClass)
 337         return &X86::GR64_ABCDRegClass;
 338     }
 339     break;
 340   case X86::sub_ss:
 341     if (B == &X86::FR32RegClass)
 342       return A;
 343     break;
 344   case X86::sub_sd:
 345     if (B == &X86::FR64RegClass)
 346       return A;
 347     break;
 348   case X86::sub_xmm:
 349     if (B == &X86::VR128RegClass)
 350       return A;
 351     break;
 352   }
 353   return 0;
 354 }
 355
 356 const TargetRegisterClass*
 357 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 358   const TargetRegisterClass *Super = RC;
 359   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 360   do {
 361     switch (Super->getID()) {
 362     case X86::GR8RegClassID:
 363     case X86::GR16RegClassID:
 364     case X86::GR32RegClassID:
 365     case X86::GR64RegClassID:
 366     case X86::FR32RegClassID:
 367     case X86::FR64RegClassID:
 368     case X86::RFP32RegClassID:
 369     case X86::RFP64RegClassID:
 370     case X86::RFP80RegClassID:
 371     case X86::VR128RegClassID:
 372     case X86::VR256RegClassID:
 373       // Don't return a super-class that would shrink the spill size.
 374       // That can happen with the vector and float classes.
 375       if (Super->getSize() == RC->getSize())
 376         return Super;
 377     }
 378     Super = *I++;
 379   } while (Super);
 380   return RC;
 381 }
 382
 383 const TargetRegisterClass *
 384 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 385   switch (Kind) {
 386   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 387   case 0: // Normal GPRs.
 388     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 389       return &X86::GR64RegClass;
 390     return &X86::GR32RegClass;
 391   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 392     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 393       return &X86::GR64_NOSPRegClass;
 394     return &X86::GR32_NOSPRegClass;
 395   case 2: // Available for tailcall (not callee-saved GPRs).
 396     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 397       return &X86::GR64_TCW64RegClass;
 398     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 399       return &X86::GR64_TCRegClass;
 400     return &X86::GR32_TCRegClass;
 401   }
 402 }
 403
 404 const TargetRegisterClass *
 405 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 406   if (RC == &X86::CCRRegClass) {
 407     if (Is64Bit)
 408       return &X86::GR64RegClass;
 409     else
 410       return &X86::GR32RegClass;
 411   }
 412   return RC;
 413 }
 414
 415 unsigned
 416 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 417                                      MachineFunction &MF) const {
 418   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 419
 420   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 421   switch (RC->getID()) {
 422   default:
 423     return 0;
 424   case X86::GR32RegClassID:
 425     return 4 - FPDiff;
 426   case X86::GR64RegClassID:
 427     return 12 - FPDiff;
 428   case X86::VR128RegClassID:
 429     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 430   case X86::VR64RegClassID:
 431     return 4;
 432   }
 433 }
 434
 435 const unsigned *
 436 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 437   bool callsEHReturn = false;
 438   bool ghcCall = false;
 439
 440   if (MF) {
 441     callsEHReturn = MF->getMMI().callsEHReturn();
 442     const Function *F = MF->getFunction();
 443     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 444   }
 445
 446   static const unsigned GhcCalleeSavedRegs[] = {
 447     0
 448   };
 449
 450   static const unsigned CalleeSavedRegs32Bit[] = {
 451     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 452   };
 453
 454   static const unsigned CalleeSavedRegs32EHRet[] = {
 455     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 456   };
 457
 458   static const unsigned CalleeSavedRegs64Bit[] = {
 459     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 460   };
 461
 462   static const unsigned CalleeSavedRegs64EHRet[] = {
 463     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 464     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 465   };
 466
 467   static const unsigned CalleeSavedRegsWin64[] = {
 468     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 469     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 470     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 471     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 472     X86::XMM14, X86::XMM15, 0
 473   };
 474
 475   if (ghcCall) {
 476     return GhcCalleeSavedRegs;
 477   } else if (Is64Bit) {
 478     if (IsWin64)
 479       return CalleeSavedRegsWin64;
 480     else
 481       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 482   } else {
 483     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 484   }
 485 }
 486
 487 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 488   BitVector Reserved(getNumRegs());
 489   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 490
 491   // Set the stack-pointer register and its aliases as reserved.
 492   Reserved.set(X86::RSP);
 493   Reserved.set(X86::ESP);
 494   Reserved.set(X86::SP);
 495   Reserved.set(X86::SPL);
 496
 497   // Set the instruction pointer register and its aliases as reserved.
 498   Reserved.set(X86::RIP);
 499   Reserved.set(X86::EIP);
 500   Reserved.set(X86::IP);
 501
 502   // Set the frame-pointer register and its aliases as reserved if needed.
 503   if (TFI->hasFP(MF)) {
 504     Reserved.set(X86::RBP);
 505     Reserved.set(X86::EBP);
 506     Reserved.set(X86::BP);
 507     Reserved.set(X86::BPL);
 508   }
 509
 510   // Mark the segment registers as reserved.
 511   Reserved.set(X86::CS);
 512   Reserved.set(X86::SS);
 513   Reserved.set(X86::DS);
 514   Reserved.set(X86::ES);
 515   Reserved.set(X86::FS);
 516   Reserved.set(X86::GS);
 517
 518   // Reserve the registers that only exist in 64-bit mode.
 519   if (!Is64Bit) {
 520     // These 8-bit registers are part of the x86-64 extension even though their
 521     // super-registers are old 32-bits.
 522     Reserved.set(X86::SIL);
 523     Reserved.set(X86::DIL);
 524     Reserved.set(X86::BPL);
 525     Reserved.set(X86::SPL);
 526
 527     for (unsigned n = 0; n != 8; ++n) {
 528       // R8, R9, ...
 529       const unsigned GPR64[] = {
 530         X86::R8,  X86::R9,  X86::R10, X86::R11,
 531         X86::R12, X86::R13, X86::R14, X86::R15
 532       };
 533       for (const unsigned *AI = getOverlaps(GPR64[n]); unsigned Reg = *AI; ++AI)
 534         Reserved.set(Reg);
 535
 536       // XMM8, XMM9, ...
 537       assert(X86::XMM15 == X86::XMM8+7);
 538       for (const unsigned *AI = getOverlaps(X86::XMM8 + n); unsigned Reg = *AI;
 539            ++AI)
 540         Reserved.set(Reg);
 541     }
 542   }
 543
 544   return Reserved;
 545 }
 546
 547 //===----------------------------------------------------------------------===//
 548 // Stack Frame Processing methods
 549 //===----------------------------------------------------------------------===//
 550
 551 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 552   const MachineFrameInfo *MFI = MF.getFrameInfo();
 553   return (RealignStack &&
 554           !MFI->hasVarSizedObjects());
 555 }
 556
 557 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 558   const MachineFrameInfo *MFI = MF.getFrameInfo();
 559   const Function *F = MF.getFunction();
 560   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 561   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 562                                F->hasFnAttr(Attribute::StackAlignment));
 563
 564   // FIXME: Currently we don't support stack realignment for functions with
 565   //        variable-sized allocas.
 566   // FIXME: It's more complicated than this...
 567   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 568     report_fatal_error(
 569       "Stack realignment in presence of dynamic allocas is not supported");
 570
 571   // If we've requested that we force align the stack do so now.
 572   if (ForceStackAlign)
 573     return canRealignStack(MF);
 574
 575   return requiresRealignment && canRealignStack(MF);
 576 }
 577
 578 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 579                                            unsigned Reg, int &FrameIdx) const {
 580   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 581
 582   if (Reg == FramePtr && TFI->hasFP(MF)) {
 583     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 584     return true;
 585   }
 586   return false;
 587 }
 588
 589 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 590   if (is64Bit) {
 591     if (isInt<8>(Imm))
 592       return X86::SUB64ri8;
 593     return X86::SUB64ri32;
 594   } else {
 595     if (isInt<8>(Imm))
 596       return X86::SUB32ri8;
 597     return X86::SUB32ri;
 598   }
 599 }
 600
 601 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 602   if (is64Bit) {
 603     if (isInt<8>(Imm))
 604       return X86::ADD64ri8;
 605     return X86::ADD64ri32;
 606   } else {
 607     if (isInt<8>(Imm))
 608       return X86::ADD32ri8;
 609     return X86::ADD32ri;
 610   }
 611 }
 612
 613 void X86RegisterInfo::
 614 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 615                               MachineBasicBlock::iterator I) const {
 616   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 617   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 618   int Opcode = I->getOpcode();
 619   bool isDestroy = Opcode == TII.getCallFrameDestroyOpcode();
 620   DebugLoc DL = I->getDebugLoc();
 621   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 622   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 623   I = MBB.erase(I);
 624
 625   if (!reseveCallFrame) {
 626     // If the stack pointer can be changed after prologue, turn the
 627     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 628     // adjcallstackdown instruction into 'add ESP, <amt>'
 629     // TODO: consider using push / pop instead of sub + store / add
 630     if (Amount == 0)
 631       return;
 632
 633     // We need to keep the stack aligned properly.  To do this, we round the
 634     // amount of space needed for the outgoing arguments up to the next
 635     // alignment boundary.
 636     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 637     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 638
 639     MachineInstr *New = 0;
 640     if (Opcode == TII.getCallFrameSetupOpcode()) {
 641       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 642                     StackPtr)
 643         .addReg(StackPtr)
 644         .addImm(Amount);
 645     } else {
 646       assert(Opcode == TII.getCallFrameDestroyOpcode());
 647
 648       // Factor out the amount the callee already popped.
 649       Amount -= CalleeAmt;
 650
 651       if (Amount) {
 652         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 653         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 654           .addReg(StackPtr).addImm(Amount);
 655       }
 656     }
 657
 658     if (New) {
 659       // The EFLAGS implicit def is dead.
 660       New->getOperand(3).setIsDead();
 661
 662       // Replace the pseudo instruction with a new instruction.
 663       MBB.insert(I, New);
 664     }
 665
 666     return;
 667   }
 668
 669   if (Opcode == TII.getCallFrameDestroyOpcode() && CalleeAmt) {
 670     // If we are performing frame pointer elimination and if the callee pops
 671     // something off the stack pointer, add it back.  We do this until we have
 672     // more advanced stack pointer tracking ability.
 673     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 674     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 675       .addReg(StackPtr).addImm(CalleeAmt);
 676
 677     // The EFLAGS implicit def is dead.
 678     New->getOperand(3).setIsDead();
 679
 680     // We are not tracking the stack pointer adjustment by the callee, so make
 681     // sure we restore the stack pointer immediately after the call, there may
 682     // be spill code inserted between the CALL and ADJCALLSTACKUP instructions.
 683     MachineBasicBlock::iterator B = MBB.begin();
 684     while (I != B && !llvm::prior(I)->getDesc().isCall())
 685       --I;
 686     MBB.insert(I, New);
 687   }
 688 }
 689
 690 void
 691 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 692                                      int SPAdj, RegScavenger *RS) const{
 693   assert(SPAdj == 0 && "Unexpected");
 694
 695   unsigned i = 0;
 696   MachineInstr &MI = *II;
 697   MachineFunction &MF = *MI.getParent()->getParent();
 698   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 699
 700   while (!MI.getOperand(i).isFI()) {
 701     ++i;
 702     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 703   }
 704
 705   int FrameIndex = MI.getOperand(i).getIndex();
 706   unsigned BasePtr;
 707
 708   unsigned Opc = MI.getOpcode();
 709   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 710   if (needsStackRealignment(MF))
 711     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 712   else if (AfterFPPop)
 713     BasePtr = StackPtr;
 714   else
 715     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 716
 717   // This must be part of a four operand memory reference.  Replace the
 718   // FrameIndex with base register with EBP.  Add an offset to the offset.
 719   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 720
 721   // Now add the frame object offset to the offset from EBP.
 722   int FIOffset;
 723   if (AfterFPPop) {
 724     // Tail call jmp happens after FP is popped.
 725     const MachineFrameInfo *MFI = MF.getFrameInfo();
 726     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 727   } else
 728     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 729
 730   if (MI.getOperand(i+3).isImm()) {
 731     // Offset is a 32-bit integer.
 732     int Imm = (int)(MI.getOperand(i + 3).getImm());
 733     int Offset = FIOffset + Imm;
 734     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 735            "Requesting 64-bit offset in 32-bit immediate!");
 736     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 737   } else {
 738     // Offset is symbolic. This is extremely rare.
 739     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 740     MI.getOperand(i+3).setOffset(Offset);
 741   }
 742 }
 743
 744 unsigned X86RegisterInfo::getRARegister() const {
 745   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 746                  : X86::EIP;    // Should have dwarf #8.
 747 }
 748
 749 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 750   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 751   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 752 }
 753
 754 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 755   llvm_unreachable("What is the exception register");
 756   return 0;
 757 }
 758
 759 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 760   llvm_unreachable("What is the exception handler register");
 761   return 0;
 762 }
 763
 764 namespace llvm {
 765 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 766   switch (VT.getSimpleVT().SimpleTy) {
 767   default: return Reg;
 768   case MVT::i8:
 769     if (High) {
 770       switch (Reg) {
 771       default: return 0;
 772       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 773         return X86::AH;
 774       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 775         return X86::DH;
 776       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 777         return X86::CH;
 778       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 779         return X86::BH;
 780       }
 781     } else {
 782       switch (Reg) {
 783       default: return 0;
 784       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 785         return X86::AL;
 786       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 787         return X86::DL;
 788       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 789         return X86::CL;
 790       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 791         return X86::BL;
 792       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 793         return X86::SIL;
 794       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 795         return X86::DIL;
 796       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 797         return X86::BPL;
 798       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 799         return X86::SPL;
 800       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 801         return X86::R8B;
 802       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 803         return X86::R9B;
 804       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 805         return X86::R10B;
 806       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 807         return X86::R11B;
 808       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 809         return X86::R12B;
 810       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 811         return X86::R13B;
 812       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 813         return X86::R14B;
 814       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 815         return X86::R15B;
 816       }
 817     }
 818   case MVT::i16:
 819     switch (Reg) {
 820     default: return Reg;
 821     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 822       return X86::AX;
 823     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 824       return X86::DX;
 825     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 826       return X86::CX;
 827     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 828       return X86::BX;
 829     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 830       return X86::SI;
 831     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 832       return X86::DI;
 833     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 834       return X86::BP;
 835     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 836       return X86::SP;
 837     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 838       return X86::R8W;
 839     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 840       return X86::R9W;
 841     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 842       return X86::R10W;
 843     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 844       return X86::R11W;
 845     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 846       return X86::R12W;
 847     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 848       return X86::R13W;
 849     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 850       return X86::R14W;
 851     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 852       return X86::R15W;
 853     }
 854   case MVT::i32:
 855     switch (Reg) {
 856     default: return Reg;
 857     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 858       return X86::EAX;
 859     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 860       return X86::EDX;
 861     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 862       return X86::ECX;
 863     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 864       return X86::EBX;
 865     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 866       return X86::ESI;
 867     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 868       return X86::EDI;
 869     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 870       return X86::EBP;
 871     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 872       return X86::ESP;
 873     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 874       return X86::R8D;
 875     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 876       return X86::R9D;
 877     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 878       return X86::R10D;
 879     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 880       return X86::R11D;
 881     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 882       return X86::R12D;
 883     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 884       return X86::R13D;
 885     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 886       return X86::R14D;
 887     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 888       return X86::R15D;
 889     }
 890   case MVT::i64:
 891     switch (Reg) {
 892     default: return Reg;
 893     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 894       return X86::RAX;
 895     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 896       return X86::RDX;
 897     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 898       return X86::RCX;
 899     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 900       return X86::RBX;
 901     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 902       return X86::RSI;
 903     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 904       return X86::RDI;
 905     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 906       return X86::RBP;
 907     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 908       return X86::RSP;
 909     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 910       return X86::R8;
 911     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 912       return X86::R9;
 913     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 914       return X86::R10;
 915     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 916       return X86::R11;
 917     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 918       return X86::R12;
 919     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 920       return X86::R13;
 921     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 922       return X86::R14;
 923     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 924       return X86::R15;
 925     }
 926   }
 927
 928   return Reg;
 929 }
 930 }
 931
 932 namespace {
 933   struct MSAH : public MachineFunctionPass {
 934     static char ID;
 935     MSAH() : MachineFunctionPass(ID) {}
 936
 937     virtual bool runOnMachineFunction(MachineFunction &MF) {
 938       const X86TargetMachine *TM =
 939         static_cast<const X86TargetMachine *>(&MF.getTarget());
 940       const TargetFrameLowering *TFI = TM->getFrameLowering();
 941       MachineRegisterInfo &RI = MF.getRegInfo();
 942       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 943       unsigned StackAlignment = TFI->getStackAlignment();
 944
 945       // Be over-conservative: scan over all vreg defs and find whether vector
 946       // registers are used. If yes, there is a possibility that vector register
 947       // will be spilled and thus require dynamic stack realignment.
 948       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 949         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 950         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 951           FuncInfo->setReserveFP(true);
 952           return true;
 953         }
 954       }
 955       // Nothing to do
 956       return false;
 957     }
 958
 959     virtual const char *getPassName() const {
 960       return "X86 Maximal Stack Alignment Check";
 961     }
 962
 963     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 964       AU.setPreservesCFG();
 965       MachineFunctionPass::getAnalysisUsage(AU);
 966     }
 967   };
 968
 969   char MSAH::ID = 0;
 970 }
 971
 972 FunctionPass*
 973 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }