lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42 #include "X86GenRegisterDesc.inc"
  43 #include "X86GenRegisterInfo.inc"
  44 using namespace llvm;
  45
  46 cl::opt<bool>
  47 ForceStackAlign("force-align-stack",
  48                  cl::desc("Force align the stack to the minimum alignment"
  49                            " needed for the function."),
  50                  cl::init(false), cl::Hidden);
  51
  52 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  53                                  const TargetInstrInfo &tii)
  54   : X86GenRegisterInfo(X86RegDesc, X86RegInfoDesc,
  55                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  56                          X86::ADJCALLSTACKDOWN64 :
  57                          X86::ADJCALLSTACKDOWN32,
  58                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  59                          X86::ADJCALLSTACKUP64 :
  60                          X86::ADJCALLSTACKUP32),
  61     TM(tm), TII(tii) {
  62   // Cache some information.
  63   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  64   Is64Bit = Subtarget->is64Bit();
  65   IsWin64 = Subtarget->isTargetWin64();
  66
  67   if (Is64Bit) {
  68     SlotSize = 8;
  69     StackPtr = X86::RSP;
  70     FramePtr = X86::RBP;
  71   } else {
  72     SlotSize = 4;
  73     StackPtr = X86::ESP;
  74     FramePtr = X86::EBP;
  75   }
  76 }
  77
  78 static unsigned getFlavour(const X86Subtarget *Subtarget, bool isEH) {
  79   if (!Subtarget->is64Bit()) {
  80     if (Subtarget->isTargetDarwin()) {
  81       if (isEH)
  82         return DWARFFlavour::X86_32_DarwinEH;
  83       else
  84         return DWARFFlavour::X86_32_Generic;
  85     } else if (Subtarget->isTargetCygMing()) {
  86       // Unsupported by now, just quick fallback
  87       return DWARFFlavour::X86_32_Generic;
  88     } else {
  89       return DWARFFlavour::X86_32_Generic;
  90     }
  91   }
  92   return DWARFFlavour::X86_64;
  93 }
  94
  95 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  96 /// specific numbering, used in debug info and exception tables.
  97 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
  98   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  99   unsigned Flavour = getFlavour(Subtarget, isEH);
 100
 101   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
 102 }
 103
 104 /// getLLVMRegNum - This function maps DWARF register numbers to LLVM register.
 105 int X86RegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 106   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 107   unsigned Flavour = getFlavour(Subtarget, isEH);
 108
 109   return X86GenRegisterInfo::getLLVMRegNumFull(DwarfRegNo, Flavour);
 110 }
 111
 112 int
 113 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 114   int reg = getX86RegNum(i);
 115   switch (i) {
 116   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 117   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 118   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 119   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 120   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 121   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 122   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 123   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 124   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 125   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 126   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 127   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 128     reg += 8;
 129   }
 130   return reg;
 131 }
 132
 133 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 134 /// specific numbering, which is used in various places encoding instructions.
 135 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 136   switch(RegNo) {
 137   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 138   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 139   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 140   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 141   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 142     return N86::ESP;
 143   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 144     return N86::EBP;
 145   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 146     return N86::ESI;
 147   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 148     return N86::EDI;
 149
 150   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 151     return N86::EAX;
 152   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 153     return N86::ECX;
 154   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 155     return N86::EDX;
 156   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 157     return N86::EBX;
 158   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 159     return N86::ESP;
 160   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 161     return N86::EBP;
 162   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 163     return N86::ESI;
 164   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 165     return N86::EDI;
 166
 167   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 168   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 169     return RegNo-X86::ST0;
 170
 171   case X86::XMM0: case X86::XMM8:
 172   case X86::YMM0: case X86::YMM8: case X86::MM0:
 173     return 0;
 174   case X86::XMM1: case X86::XMM9:
 175   case X86::YMM1: case X86::YMM9: case X86::MM1:
 176     return 1;
 177   case X86::XMM2: case X86::XMM10:
 178   case X86::YMM2: case X86::YMM10: case X86::MM2:
 179     return 2;
 180   case X86::XMM3: case X86::XMM11:
 181   case X86::YMM3: case X86::YMM11: case X86::MM3:
 182     return 3;
 183   case X86::XMM4: case X86::XMM12:
 184   case X86::YMM4: case X86::YMM12: case X86::MM4:
 185     return 4;
 186   case X86::XMM5: case X86::XMM13:
 187   case X86::YMM5: case X86::YMM13: case X86::MM5:
 188     return 5;
 189   case X86::XMM6: case X86::XMM14:
 190   case X86::YMM6: case X86::YMM14: case X86::MM6:
 191     return 6;
 192   case X86::XMM7: case X86::XMM15:
 193   case X86::YMM7: case X86::YMM15: case X86::MM7:
 194     return 7;
 195
 196   case X86::ES: return 0;
 197   case X86::CS: return 1;
 198   case X86::SS: return 2;
 199   case X86::DS: return 3;
 200   case X86::FS: return 4;
 201   case X86::GS: return 5;
 202
 203   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 204   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 205   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 206   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 207   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 208   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 209   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 210   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 211
 212   // Pseudo index registers are equivalent to a "none"
 213   // scaled index (See Intel Manual 2A, table 2-3)
 214   case X86::EIZ:
 215   case X86::RIZ:
 216     return 4;
 217
 218   default:
 219     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 220     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 221     return 0;
 222   }
 223 }
 224
 225 const TargetRegisterClass *
 226 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 227                                           const TargetRegisterClass *B,
 228                                           unsigned SubIdx) const {
 229   switch (SubIdx) {
 230   default: return 0;
 231   case X86::sub_8bit:
 232     if (B == &X86::GR8RegClass) {
 233       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 234         return A;
 235     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 236       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 237           A == &X86::GR64_NOREXRegClass ||
 238           A == &X86::GR64_NOSPRegClass ||
 239           A == &X86::GR64_NOREX_NOSPRegClass)
 240         return &X86::GR64_ABCDRegClass;
 241       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 242                A == &X86::GR32_NOREXRegClass ||
 243                A == &X86::GR32_NOSPRegClass)
 244         return &X86::GR32_ABCDRegClass;
 245       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 246                A == &X86::GR16_NOREXRegClass)
 247         return &X86::GR16_ABCDRegClass;
 248     } else if (B == &X86::GR8_NOREXRegClass) {
 249       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 250           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 251         return &X86::GR64_NOREXRegClass;
 252       else if (A == &X86::GR64_ABCDRegClass)
 253         return &X86::GR64_ABCDRegClass;
 254       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 255                A == &X86::GR32_NOSPRegClass)
 256         return &X86::GR32_NOREXRegClass;
 257       else if (A == &X86::GR32_ABCDRegClass)
 258         return &X86::GR32_ABCDRegClass;
 259       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 260         return &X86::GR16_NOREXRegClass;
 261       else if (A == &X86::GR16_ABCDRegClass)
 262         return &X86::GR16_ABCDRegClass;
 263     }
 264     break;
 265   case X86::sub_8bit_hi:
 266     if (B->hasSubClassEq(&X86::GR8_ABCD_HRegClass))
 267       switch (A->getSize()) {
 268         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 269         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 270         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 271         default: return 0;
 272       }
 273     break;
 274   case X86::sub_16bit:
 275     if (B == &X86::GR16RegClass) {
 276       if (A->getSize() == 4 || A->getSize() == 8)
 277         return A;
 278     } else if (B == &X86::GR16_ABCDRegClass) {
 279       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 280           A == &X86::GR64_NOREXRegClass ||
 281           A == &X86::GR64_NOSPRegClass ||
 282           A == &X86::GR64_NOREX_NOSPRegClass)
 283         return &X86::GR64_ABCDRegClass;
 284       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 285                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 286         return &X86::GR32_ABCDRegClass;
 287     } else if (B == &X86::GR16_NOREXRegClass) {
 288       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 289           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 290         return &X86::GR64_NOREXRegClass;
 291       else if (A == &X86::GR64_ABCDRegClass)
 292         return &X86::GR64_ABCDRegClass;
 293       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 294                A == &X86::GR32_NOSPRegClass)
 295         return &X86::GR32_NOREXRegClass;
 296       else if (A == &X86::GR32_ABCDRegClass)
 297         return &X86::GR64_ABCDRegClass;
 298     }
 299     break;
 300   case X86::sub_32bit:
 301     if (B == &X86::GR32RegClass) {
 302       if (A->getSize() == 8)
 303         return A;
 304     } else if (B == &X86::GR32_NOSPRegClass) {
 305       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 306         return &X86::GR64_NOSPRegClass;
 307       if (A->getSize() == 8)
 308         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 309     } else if (B == &X86::GR32_ABCDRegClass) {
 310       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 311           A == &X86::GR64_NOREXRegClass ||
 312           A == &X86::GR64_NOSPRegClass ||
 313           A == &X86::GR64_NOREX_NOSPRegClass)
 314         return &X86::GR64_ABCDRegClass;
 315     } else if (B == &X86::GR32_NOREXRegClass) {
 316       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass)
 317         return &X86::GR64_NOREXRegClass;
 318       else if (A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 319         return &X86::GR64_NOREX_NOSPRegClass;
 320       else if (A == &X86::GR64_ABCDRegClass)
 321         return &X86::GR64_ABCDRegClass;
 322     } else if (B == &X86::GR32_NOREX_NOSPRegClass) {
 323       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 324           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 325         return &X86::GR64_NOREX_NOSPRegClass;
 326       else if (A == &X86::GR64_ABCDRegClass)
 327         return &X86::GR64_ABCDRegClass;
 328     }
 329     break;
 330   case X86::sub_ss:
 331     if (B == &X86::FR32RegClass)
 332       return A;
 333     break;
 334   case X86::sub_sd:
 335     if (B == &X86::FR64RegClass)
 336       return A;
 337     break;
 338   case X86::sub_xmm:
 339     if (B == &X86::VR128RegClass)
 340       return A;
 341     break;
 342   }
 343   return 0;
 344 }
 345
 346 const TargetRegisterClass*
 347 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 348   const TargetRegisterClass *Super = RC;
 349   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 350   do {
 351     switch (Super->getID()) {
 352     case X86::GR8RegClassID:
 353     case X86::GR16RegClassID:
 354     case X86::GR32RegClassID:
 355     case X86::GR64RegClassID:
 356     case X86::FR32RegClassID:
 357     case X86::FR64RegClassID:
 358     case X86::RFP32RegClassID:
 359     case X86::RFP64RegClassID:
 360     case X86::RFP80RegClassID:
 361     case X86::VR128RegClassID:
 362     case X86::VR256RegClassID:
 363       // Don't return a super-class that would shrink the spill size.
 364       // That can happen with the vector and float classes.
 365       if (Super->getSize() == RC->getSize())
 366         return Super;
 367     }
 368     Super = *I++;
 369   } while (Super);
 370   return RC;
 371 }
 372
 373 const TargetRegisterClass *
 374 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 375   switch (Kind) {
 376   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 377   case 0: // Normal GPRs.
 378     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 379       return &X86::GR64RegClass;
 380     return &X86::GR32RegClass;
 381   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 382     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 383       return &X86::GR64_NOSPRegClass;
 384     return &X86::GR32_NOSPRegClass;
 385   case 2: // Available for tailcall (not callee-saved GPRs).
 386     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 387       return &X86::GR64_TCW64RegClass;
 388     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 389       return &X86::GR64_TCRegClass;
 390     return &X86::GR32_TCRegClass;
 391   }
 392 }
 393
 394 const TargetRegisterClass *
 395 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 396   if (RC == &X86::CCRRegClass) {
 397     if (Is64Bit)
 398       return &X86::GR64RegClass;
 399     else
 400       return &X86::GR32RegClass;
 401   }
 402   return RC;
 403 }
 404
 405 unsigned
 406 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 407                                      MachineFunction &MF) const {
 408   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 409
 410   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 411   switch (RC->getID()) {
 412   default:
 413     return 0;
 414   case X86::GR32RegClassID:
 415     return 4 - FPDiff;
 416   case X86::GR64RegClassID:
 417     return 12 - FPDiff;
 418   case X86::VR128RegClassID:
 419     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 420   case X86::VR64RegClassID:
 421     return 4;
 422   }
 423 }
 424
 425 const unsigned *
 426 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 427   bool callsEHReturn = false;
 428   bool ghcCall = false;
 429
 430   if (MF) {
 431     callsEHReturn = MF->getMMI().callsEHReturn();
 432     const Function *F = MF->getFunction();
 433     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 434   }
 435
 436   static const unsigned GhcCalleeSavedRegs[] = {
 437     0
 438   };
 439
 440   static const unsigned CalleeSavedRegs32Bit[] = {
 441     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 442   };
 443
 444   static const unsigned CalleeSavedRegs32EHRet[] = {
 445     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 446   };
 447
 448   static const unsigned CalleeSavedRegs64Bit[] = {
 449     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 450   };
 451
 452   static const unsigned CalleeSavedRegs64EHRet[] = {
 453     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 454     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 455   };
 456
 457   static const unsigned CalleeSavedRegsWin64[] = {
 458     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 459     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 460     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 461     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 462     X86::XMM14, X86::XMM15, 0
 463   };
 464
 465   if (ghcCall) {
 466     return GhcCalleeSavedRegs;
 467   } else if (Is64Bit) {
 468     if (IsWin64)
 469       return CalleeSavedRegsWin64;
 470     else
 471       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 472   } else {
 473     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 474   }
 475 }
 476
 477 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 478   BitVector Reserved(getNumRegs());
 479   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 480
 481   // Set the stack-pointer register and its aliases as reserved.
 482   Reserved.set(X86::RSP);
 483   Reserved.set(X86::ESP);
 484   Reserved.set(X86::SP);
 485   Reserved.set(X86::SPL);
 486
 487   // Set the instruction pointer register and its aliases as reserved.
 488   Reserved.set(X86::RIP);
 489   Reserved.set(X86::EIP);
 490   Reserved.set(X86::IP);
 491
 492   // Set the frame-pointer register and its aliases as reserved if needed.
 493   if (TFI->hasFP(MF)) {
 494     Reserved.set(X86::RBP);
 495     Reserved.set(X86::EBP);
 496     Reserved.set(X86::BP);
 497     Reserved.set(X86::BPL);
 498   }
 499
 500   // Mark the x87 stack registers as reserved, since they don't behave normally
 501   // with respect to liveness. We don't fully model the effects of x87 stack
 502   // pushes and pops after stackification.
 503   Reserved.set(X86::ST0);
 504   Reserved.set(X86::ST1);
 505   Reserved.set(X86::ST2);
 506   Reserved.set(X86::ST3);
 507   Reserved.set(X86::ST4);
 508   Reserved.set(X86::ST5);
 509   Reserved.set(X86::ST6);
 510   Reserved.set(X86::ST7);
 511
 512   // Mark the segment registers as reserved.
 513   Reserved.set(X86::CS);
 514   Reserved.set(X86::SS);
 515   Reserved.set(X86::DS);
 516   Reserved.set(X86::ES);
 517   Reserved.set(X86::FS);
 518   Reserved.set(X86::GS);
 519
 520   // Reserve the registers that only exist in 64-bit mode.
 521   if (!Is64Bit) {
 522     // These 8-bit registers are part of the x86-64 extension even though their
 523     // super-registers are old 32-bits.
 524     Reserved.set(X86::SIL);
 525     Reserved.set(X86::DIL);
 526     Reserved.set(X86::BPL);
 527     Reserved.set(X86::SPL);
 528
 529     for (unsigned n = 0; n != 8; ++n) {
 530       // R8, R9, ...
 531       const unsigned GPR64[] = {
 532         X86::R8,  X86::R9,  X86::R10, X86::R11,
 533         X86::R12, X86::R13, X86::R14, X86::R15
 534       };
 535       for (const unsigned *AI = getOverlaps(GPR64[n]); unsigned Reg = *AI; ++AI)
 536         Reserved.set(Reg);
 537
 538       // XMM8, XMM9, ...
 539       assert(X86::XMM15 == X86::XMM8+7);
 540       for (const unsigned *AI = getOverlaps(X86::XMM8 + n); unsigned Reg = *AI;
 541            ++AI)
 542         Reserved.set(Reg);
 543     }
 544   }
 545
 546   return Reserved;
 547 }
 548
 549 //===----------------------------------------------------------------------===//
 550 // Stack Frame Processing methods
 551 //===----------------------------------------------------------------------===//
 552
 553 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 554   const MachineFrameInfo *MFI = MF.getFrameInfo();
 555   return (RealignStack &&
 556           !MFI->hasVarSizedObjects());
 557 }
 558
 559 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 560   const MachineFrameInfo *MFI = MF.getFrameInfo();
 561   const Function *F = MF.getFunction();
 562   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 563   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 564                                F->hasFnAttr(Attribute::StackAlignment));
 565
 566   // FIXME: Currently we don't support stack realignment for functions with
 567   //        variable-sized allocas.
 568   // FIXME: It's more complicated than this...
 569   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 570     report_fatal_error(
 571       "Stack realignment in presence of dynamic allocas is not supported");
 572
 573   // If we've requested that we force align the stack do so now.
 574   if (ForceStackAlign)
 575     return canRealignStack(MF);
 576
 577   return requiresRealignment && canRealignStack(MF);
 578 }
 579
 580 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 581                                            unsigned Reg, int &FrameIdx) const {
 582   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 583
 584   if (Reg == FramePtr && TFI->hasFP(MF)) {
 585     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 586     return true;
 587   }
 588   return false;
 589 }
 590
 591 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 592   if (is64Bit) {
 593     if (isInt<8>(Imm))
 594       return X86::SUB64ri8;
 595     return X86::SUB64ri32;
 596   } else {
 597     if (isInt<8>(Imm))
 598       return X86::SUB32ri8;
 599     return X86::SUB32ri;
 600   }
 601 }
 602
 603 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 604   if (is64Bit) {
 605     if (isInt<8>(Imm))
 606       return X86::ADD64ri8;
 607     return X86::ADD64ri32;
 608   } else {
 609     if (isInt<8>(Imm))
 610       return X86::ADD32ri8;
 611     return X86::ADD32ri;
 612   }
 613 }
 614
 615 void X86RegisterInfo::
 616 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 617                               MachineBasicBlock::iterator I) const {
 618   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 619   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 620   int Opcode = I->getOpcode();
 621   bool isDestroy = Opcode == getCallFrameDestroyOpcode();
 622   DebugLoc DL = I->getDebugLoc();
 623   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 624   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 625   I = MBB.erase(I);
 626
 627   if (!reseveCallFrame) {
 628     // If the stack pointer can be changed after prologue, turn the
 629     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 630     // adjcallstackdown instruction into 'add ESP, <amt>'
 631     // TODO: consider using push / pop instead of sub + store / add
 632     if (Amount == 0)
 633       return;
 634
 635     // We need to keep the stack aligned properly.  To do this, we round the
 636     // amount of space needed for the outgoing arguments up to the next
 637     // alignment boundary.
 638     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 639     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 640
 641     MachineInstr *New = 0;
 642     if (Opcode == getCallFrameSetupOpcode()) {
 643       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 644                     StackPtr)
 645         .addReg(StackPtr)
 646         .addImm(Amount);
 647     } else {
 648       assert(Opcode == getCallFrameDestroyOpcode());
 649
 650       // Factor out the amount the callee already popped.
 651       Amount -= CalleeAmt;
 652
 653       if (Amount) {
 654         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 655         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 656           .addReg(StackPtr).addImm(Amount);
 657       }
 658     }
 659
 660     if (New) {
 661       // The EFLAGS implicit def is dead.
 662       New->getOperand(3).setIsDead();
 663
 664       // Replace the pseudo instruction with a new instruction.
 665       MBB.insert(I, New);
 666     }
 667
 668     return;
 669   }
 670
 671   if (Opcode == getCallFrameDestroyOpcode() && CalleeAmt) {
 672     // If we are performing frame pointer elimination and if the callee pops
 673     // something off the stack pointer, add it back.  We do this until we have
 674     // more advanced stack pointer tracking ability.
 675     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 676     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 677       .addReg(StackPtr).addImm(CalleeAmt);
 678
 679     // The EFLAGS implicit def is dead.
 680     New->getOperand(3).setIsDead();
 681     MBB.insert(I, New);
 682   }
 683 }
 684
 685 void
 686 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 687                                      int SPAdj, RegScavenger *RS) const{
 688   assert(SPAdj == 0 && "Unexpected");
 689
 690   unsigned i = 0;
 691   MachineInstr &MI = *II;
 692   MachineFunction &MF = *MI.getParent()->getParent();
 693   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 694
 695   while (!MI.getOperand(i).isFI()) {
 696     ++i;
 697     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 698   }
 699
 700   int FrameIndex = MI.getOperand(i).getIndex();
 701   unsigned BasePtr;
 702
 703   unsigned Opc = MI.getOpcode();
 704   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 705   if (needsStackRealignment(MF))
 706     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 707   else if (AfterFPPop)
 708     BasePtr = StackPtr;
 709   else
 710     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 711
 712   // This must be part of a four operand memory reference.  Replace the
 713   // FrameIndex with base register with EBP.  Add an offset to the offset.
 714   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 715
 716   // Now add the frame object offset to the offset from EBP.
 717   int FIOffset;
 718   if (AfterFPPop) {
 719     // Tail call jmp happens after FP is popped.
 720     const MachineFrameInfo *MFI = MF.getFrameInfo();
 721     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 722   } else
 723     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 724
 725   if (MI.getOperand(i+3).isImm()) {
 726     // Offset is a 32-bit integer.
 727     int Offset = FIOffset + (int)(MI.getOperand(i + 3).getImm());
 728     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 729   } else {
 730     // Offset is symbolic. This is extremely rare.
 731     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 732     MI.getOperand(i+3).setOffset(Offset);
 733   }
 734 }
 735
 736 unsigned X86RegisterInfo::getRARegister() const {
 737   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 738                  : X86::EIP;    // Should have dwarf #8.
 739 }
 740
 741 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 742   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 743   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 744 }
 745
 746 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 747   llvm_unreachable("What is the exception register");
 748   return 0;
 749 }
 750
 751 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 752   llvm_unreachable("What is the exception handler register");
 753   return 0;
 754 }
 755
 756 namespace llvm {
 757 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 758   switch (VT.getSimpleVT().SimpleTy) {
 759   default: return Reg;
 760   case MVT::i8:
 761     if (High) {
 762       switch (Reg) {
 763       default: return 0;
 764       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 765         return X86::AH;
 766       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 767         return X86::DH;
 768       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 769         return X86::CH;
 770       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 771         return X86::BH;
 772       }
 773     } else {
 774       switch (Reg) {
 775       default: return 0;
 776       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 777         return X86::AL;
 778       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 779         return X86::DL;
 780       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 781         return X86::CL;
 782       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 783         return X86::BL;
 784       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 785         return X86::SIL;
 786       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 787         return X86::DIL;
 788       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 789         return X86::BPL;
 790       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 791         return X86::SPL;
 792       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 793         return X86::R8B;
 794       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 795         return X86::R9B;
 796       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 797         return X86::R10B;
 798       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 799         return X86::R11B;
 800       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 801         return X86::R12B;
 802       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 803         return X86::R13B;
 804       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 805         return X86::R14B;
 806       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 807         return X86::R15B;
 808       }
 809     }
 810   case MVT::i16:
 811     switch (Reg) {
 812     default: return Reg;
 813     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 814       return X86::AX;
 815     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 816       return X86::DX;
 817     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 818       return X86::CX;
 819     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 820       return X86::BX;
 821     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 822       return X86::SI;
 823     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 824       return X86::DI;
 825     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 826       return X86::BP;
 827     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 828       return X86::SP;
 829     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 830       return X86::R8W;
 831     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 832       return X86::R9W;
 833     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 834       return X86::R10W;
 835     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 836       return X86::R11W;
 837     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 838       return X86::R12W;
 839     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 840       return X86::R13W;
 841     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 842       return X86::R14W;
 843     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 844       return X86::R15W;
 845     }
 846   case MVT::i32:
 847     switch (Reg) {
 848     default: return Reg;
 849     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 850       return X86::EAX;
 851     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 852       return X86::EDX;
 853     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 854       return X86::ECX;
 855     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 856       return X86::EBX;
 857     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 858       return X86::ESI;
 859     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 860       return X86::EDI;
 861     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 862       return X86::EBP;
 863     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 864       return X86::ESP;
 865     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 866       return X86::R8D;
 867     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 868       return X86::R9D;
 869     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 870       return X86::R10D;
 871     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 872       return X86::R11D;
 873     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 874       return X86::R12D;
 875     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 876       return X86::R13D;
 877     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 878       return X86::R14D;
 879     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 880       return X86::R15D;
 881     }
 882   case MVT::i64:
 883     switch (Reg) {
 884     default: return Reg;
 885     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 886       return X86::RAX;
 887     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 888       return X86::RDX;
 889     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 890       return X86::RCX;
 891     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 892       return X86::RBX;
 893     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 894       return X86::RSI;
 895     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 896       return X86::RDI;
 897     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 898       return X86::RBP;
 899     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 900       return X86::RSP;
 901     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 902       return X86::R8;
 903     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 904       return X86::R9;
 905     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 906       return X86::R10;
 907     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 908       return X86::R11;
 909     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 910       return X86::R12;
 911     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 912       return X86::R13;
 913     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 914       return X86::R14;
 915     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 916       return X86::R15;
 917     }
 918   }
 919
 920   return Reg;
 921 }
 922 }
 923
 924 namespace {
 925   struct MSAH : public MachineFunctionPass {
 926     static char ID;
 927     MSAH() : MachineFunctionPass(ID) {}
 928
 929     virtual bool runOnMachineFunction(MachineFunction &MF) {
 930       const X86TargetMachine *TM =
 931         static_cast<const X86TargetMachine *>(&MF.getTarget());
 932       const TargetFrameLowering *TFI = TM->getFrameLowering();
 933       MachineRegisterInfo &RI = MF.getRegInfo();
 934       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 935       unsigned StackAlignment = TFI->getStackAlignment();
 936
 937       // Be over-conservative: scan over all vreg defs and find whether vector
 938       // registers are used. If yes, there is a possibility that vector register
 939       // will be spilled and thus require dynamic stack realignment.
 940       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 941         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 942         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 943           FuncInfo->setReserveFP(true);
 944           return true;
 945         }
 946       }
 947       // Nothing to do
 948       return false;
 949     }
 950
 951     virtual const char *getPassName() const {
 952       return "X86 Maximal Stack Alignment Check";
 953     }
 954
 955     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 956       AU.setPreservesCFG();
 957       MachineFunctionPass::getAnalysisUsage(AU);
 958     }
 959   };
 960
 961   char MSAH::ID = 0;
 962 }
 963
 964 FunctionPass*
 965 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }