lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86FrameLowering.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/MachineValueType.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 using namespace llvm;
  43
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 static cl::opt<bool>
  48 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  49           cl::desc("Enable use of a base pointer for complex stack frames"));
  50
  51 X86RegisterInfo::X86RegisterInfo(const Triple &TT)
  52     : X86GenRegisterInfo((TT.isArch64Bit() ? X86::RIP : X86::EIP),
  53                          X86_MC::getDwarfRegFlavour(TT, false),
  54                          X86_MC::getDwarfRegFlavour(TT, true),
  55                          (TT.isArch64Bit() ? X86::RIP : X86::EIP)) {
  56   X86_MC::InitLLVM2SEHRegisterMapping(this);
  57
  58   // Cache some information.
  59   Is64Bit = TT.isArch64Bit();
  60   IsWin64 = Is64Bit && TT.isOSWindows();
  61
  62   // Use a callee-saved register as the base pointer.  These registers must
  63   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  64   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  65   if (Is64Bit) {
  66     SlotSize = 8;
  67     // This matches the simplified 32-bit pointer code in the data layout
  68     // computation.
  69     // FIXME: Should use the data layout?
  70     bool Use64BitReg = TT.getEnvironment() != Triple::GNUX32;
  71     StackPtr = Use64BitReg ? X86::RSP : X86::ESP;
  72     FramePtr = Use64BitReg ? X86::RBP : X86::EBP;
  73     BasePtr = Use64BitReg ? X86::RBX : X86::EBX;
  74   } else {
  75     SlotSize = 4;
  76     StackPtr = X86::ESP;
  77     FramePtr = X86::EBP;
  78     BasePtr = X86::ESI;
  79   }
  80 }
  81
  82 bool
  83 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  84   // ExeDepsFixer and PostRAScheduler require liveness.
  85   return true;
  86 }
  87
  88 int
  89 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  90   return getEncodingValue(i);
  91 }
  92
  93 const TargetRegisterClass *
  94 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
  95                                        unsigned Idx) const {
  96   // The sub_8bit sub-register index is more constrained in 32-bit mode.
  97   // It behaves just like the sub_8bit_hi index.
  98   if (!Is64Bit && Idx == X86::sub_8bit)
  99     Idx = X86::sub_8bit_hi;
 100
 101   // Forward to TableGen's default version.
 102   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 103 }
 104
 105 const TargetRegisterClass *
 106 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 107                                           const TargetRegisterClass *B,
 108                                           unsigned SubIdx) const {
 109   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 110   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 111     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 112     if (!A)
 113       return nullptr;
 114   }
 115   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 116 }
 117
 118 const TargetRegisterClass *
 119 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC,
 120                                            const MachineFunction &MF) const {
 121   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 122   // extracting sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 123   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 124   // reigster class inflation.
 125   //
 126   // The GR8_NOREX class is always used in a way that won't be constrained to a
 127   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 128   // full GR8 class.
 129   if (RC == &X86::GR8_NOREXRegClass)
 130     return RC;
 131
 132   const TargetRegisterClass *Super = RC;
 133   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 134   do {
 135     switch (Super->getID()) {
 136     case X86::GR8RegClassID:
 137     case X86::GR16RegClassID:
 138     case X86::GR32RegClassID:
 139     case X86::GR64RegClassID:
 140     case X86::FR32RegClassID:
 141     case X86::FR64RegClassID:
 142     case X86::RFP32RegClassID:
 143     case X86::RFP64RegClassID:
 144     case X86::RFP80RegClassID:
 145     case X86::VR128RegClassID:
 146     case X86::VR256RegClassID:
 147       // Don't return a super-class that would shrink the spill size.
 148       // That can happen with the vector and float classes.
 149       if (Super->getSize() == RC->getSize())
 150         return Super;
 151     }
 152     Super = *I++;
 153   } while (Super);
 154   return RC;
 155 }
 156
 157 const TargetRegisterClass *
 158 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 159                                     unsigned Kind) const {
 160   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 161   switch (Kind) {
 162   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 163   case 0: // Normal GPRs.
 164     if (Subtarget.isTarget64BitLP64())
 165       return &X86::GR64RegClass;
 166     return &X86::GR32RegClass;
 167   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 168     if (Subtarget.isTarget64BitLP64())
 169       return &X86::GR64_NOSPRegClass;
 170     return &X86::GR32_NOSPRegClass;
 171   case 2: // Available for tailcall (not callee-saved GPRs).
 172     const Function *F = MF.getFunction();
 173     if (IsWin64 || (F && F->getCallingConv() == CallingConv::X86_64_Win64))
 174       return &X86::GR64_TCW64RegClass;
 175     else if (Is64Bit)
 176       return &X86::GR64_TCRegClass;
 177
 178     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 179     if (hasHipeCC)
 180       return &X86::GR32RegClass;
 181     return &X86::GR32_TCRegClass;
 182   }
 183 }
 184
 185 const TargetRegisterClass *
 186 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 187   if (RC == &X86::CCRRegClass) {
 188     if (Is64Bit)
 189       return &X86::GR64RegClass;
 190     else
 191       return &X86::GR32RegClass;
 192   }
 193   return RC;
 194 }
 195
 196 unsigned
 197 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 198                                      MachineFunction &MF) const {
 199   const X86FrameLowering *TFI = getFrameLowering(MF);
 200
 201   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 202   switch (RC->getID()) {
 203   default:
 204     return 0;
 205   case X86::GR32RegClassID:
 206     return 4 - FPDiff;
 207   case X86::GR64RegClassID:
 208     return 12 - FPDiff;
 209   case X86::VR128RegClassID:
 210     return Is64Bit ? 10 : 4;
 211   case X86::VR64RegClassID:
 212     return 4;
 213   }
 214 }
 215
 216 const MCPhysReg *
 217 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 218   const X86Subtarget &Subtarget = MF->getSubtarget<X86Subtarget>();
 219   bool HasAVX = Subtarget.hasAVX();
 220   bool HasAVX512 = Subtarget.hasAVX512();
 221   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 222
 223   assert(MF && "MachineFunction required");
 224   switch (MF->getFunction()->getCallingConv()) {
 225   case CallingConv::GHC:
 226   case CallingConv::HiPE:
 227     return CSR_NoRegs_SaveList;
 228   case CallingConv::AnyReg:
 229     if (HasAVX)
 230       return CSR_64_AllRegs_AVX_SaveList;
 231     return CSR_64_AllRegs_SaveList;
 232   case CallingConv::PreserveMost:
 233     return CSR_64_RT_MostRegs_SaveList;
 234   case CallingConv::PreserveAll:
 235     if (HasAVX)
 236       return CSR_64_RT_AllRegs_AVX_SaveList;
 237     return CSR_64_RT_AllRegs_SaveList;
 238   case CallingConv::Intel_OCL_BI: {
 239     if (HasAVX512 && IsWin64)
 240       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 241     if (HasAVX512 && Is64Bit)
 242       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 243     if (HasAVX && IsWin64)
 244       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 245     if (HasAVX && Is64Bit)
 246       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 247     if (!HasAVX && !IsWin64 && Is64Bit)
 248       return CSR_64_Intel_OCL_BI_SaveList;
 249     break;
 250   }
 251   case CallingConv::Cold:
 252     if (Is64Bit)
 253       return CSR_64_MostRegs_SaveList;
 254     break;
 255   case CallingConv::X86_64_Win64:
 256     return CSR_Win64_SaveList;
 257   case CallingConv::X86_64_SysV:
 258     if (CallsEHReturn)
 259       return CSR_64EHRet_SaveList;
 260     return CSR_64_SaveList;
 261   default:
 262     break;
 263   }
 264
 265   if (Is64Bit) {
 266     if (IsWin64)
 267       return CSR_Win64_SaveList;
 268     if (CallsEHReturn)
 269       return CSR_64EHRet_SaveList;
 270     return CSR_64_SaveList;
 271   }
 272   if (CallsEHReturn)
 273     return CSR_32EHRet_SaveList;
 274   return CSR_32_SaveList;
 275 }
 276
 277 const uint32_t *
 278 X86RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 279                                       CallingConv::ID CC) const {
 280   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 281   bool HasAVX = Subtarget.hasAVX();
 282   bool HasAVX512 = Subtarget.hasAVX512();
 283
 284   switch (CC) {
 285   case CallingConv::GHC:
 286   case CallingConv::HiPE:
 287     return CSR_NoRegs_RegMask;
 288   case CallingConv::AnyReg:
 289     if (HasAVX)
 290       return CSR_64_AllRegs_AVX_RegMask;
 291     return CSR_64_AllRegs_RegMask;
 292   case CallingConv::PreserveMost:
 293     return CSR_64_RT_MostRegs_RegMask;
 294   case CallingConv::PreserveAll:
 295     if (HasAVX)
 296       return CSR_64_RT_AllRegs_AVX_RegMask;
 297     return CSR_64_RT_AllRegs_RegMask;
 298   case CallingConv::Intel_OCL_BI: {
 299     if (HasAVX512 && IsWin64)
 300       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 301     if (HasAVX512 && Is64Bit)
 302       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 303     if (HasAVX && IsWin64)
 304       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 305     if (HasAVX && Is64Bit)
 306       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 307     if (!HasAVX && !IsWin64 && Is64Bit)
 308       return CSR_64_Intel_OCL_BI_RegMask;
 309     break;
 310   }
 311   case CallingConv::Cold:
 312     if (Is64Bit)
 313       return CSR_64_MostRegs_RegMask;
 314     break;
 315   default:
 316     break;
 317   case CallingConv::X86_64_Win64:
 318     return CSR_Win64_RegMask;
 319   case CallingConv::X86_64_SysV:
 320     return CSR_64_RegMask;
 321   }
 322
 323   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 324   // callsEHReturn().
 325   if (Is64Bit) {
 326     if (IsWin64)
 327       return CSR_Win64_RegMask;
 328     return CSR_64_RegMask;
 329   }
 330   return CSR_32_RegMask;
 331 }
 332
 333 const uint32_t*
 334 X86RegisterInfo::getNoPreservedMask() const {
 335   return CSR_NoRegs_RegMask;
 336 }
 337
 338 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 339   BitVector Reserved(getNumRegs());
 340   const X86FrameLowering *TFI = getFrameLowering(MF);
 341
 342   // Set the stack-pointer register and its aliases as reserved.
 343   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 344        ++I)
 345     Reserved.set(*I);
 346
 347   // Set the instruction pointer register and its aliases as reserved.
 348   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 349        ++I)
 350     Reserved.set(*I);
 351
 352   // Set the frame-pointer register and its aliases as reserved if needed.
 353   if (TFI->hasFP(MF)) {
 354     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 355          ++I)
 356       Reserved.set(*I);
 357   }
 358
 359   // Set the base-pointer register and its aliases as reserved if needed.
 360   if (hasBasePointer(MF)) {
 361     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 362     const uint32_t *RegMask = getCallPreservedMask(MF, CC);
 363     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 364       report_fatal_error(
 365         "Stack realignment in presence of dynamic allocas is not supported with"
 366         "this calling convention.");
 367
 368     unsigned BasePtr = getX86SubSuperRegister(getBaseRegister(), MVT::i64,
 369                                               false);
 370     for (MCSubRegIterator I(BasePtr, this, /*IncludeSelf=*/true);
 371          I.isValid(); ++I)
 372       Reserved.set(*I);
 373   }
 374
 375   // Mark the segment registers as reserved.
 376   Reserved.set(X86::CS);
 377   Reserved.set(X86::SS);
 378   Reserved.set(X86::DS);
 379   Reserved.set(X86::ES);
 380   Reserved.set(X86::FS);
 381   Reserved.set(X86::GS);
 382
 383   // Mark the floating point stack registers as reserved.
 384   for (unsigned n = 0; n != 8; ++n)
 385     Reserved.set(X86::ST0 + n);
 386
 387   // Reserve the registers that only exist in 64-bit mode.
 388   if (!Is64Bit) {
 389     // These 8-bit registers are part of the x86-64 extension even though their
 390     // super-registers are old 32-bits.
 391     Reserved.set(X86::SIL);
 392     Reserved.set(X86::DIL);
 393     Reserved.set(X86::BPL);
 394     Reserved.set(X86::SPL);
 395
 396     for (unsigned n = 0; n != 8; ++n) {
 397       // R8, R9, ...
 398       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 399         Reserved.set(*AI);
 400
 401       // XMM8, XMM9, ...
 402       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 403         Reserved.set(*AI);
 404     }
 405   }
 406   if (!Is64Bit || !MF.getSubtarget<X86Subtarget>().hasAVX512()) {
 407     for (unsigned n = 16; n != 32; ++n) {
 408       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 409         Reserved.set(*AI);
 410     }
 411   }
 412
 413   return Reserved;
 414 }
 415
 416 void X86RegisterInfo::adjustStackMapLiveOutMask(uint32_t *Mask) const {
 417   // Check if the EFLAGS register is marked as live-out. This shouldn't happen,
 418   // because the calling convention defines the EFLAGS register as NOT
 419   // preserved.
 420   //
 421   // Unfortunatelly the EFLAGS show up as live-out after branch folding. Adding
 422   // an assert to track this and clear the register afterwards to avoid
 423   // unnecessary crashes during release builds.
 424   assert(!(Mask[X86::EFLAGS / 32] & (1U << (X86::EFLAGS % 32))) &&
 425          "EFLAGS are not live-out from a patchpoint.");
 426
 427   // Also clean other registers that don't need preserving (IP).
 428   for (auto Reg : {X86::EFLAGS, X86::RIP, X86::EIP, X86::IP})
 429     Mask[Reg / 32] &= ~(1U << (Reg % 32));
 430 }
 431
 432 //===----------------------------------------------------------------------===//
 433 // Stack Frame Processing methods
 434 //===----------------------------------------------------------------------===//
 435
 436 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 437    const MachineFrameInfo *MFI = MF.getFrameInfo();
 438
 439    if (!EnableBasePointer)
 440      return false;
 441
 442    // When we need stack realignment, we can't address the stack from the frame
 443    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 444    // can't address variables from the stack pointer.  MS inline asm can
 445    // reference locals while also adjusting the stack pointer.  When we can't
 446    // use both the SP and the FP, we need a separate base pointer register.
 447    bool CantUseFP = needsStackRealignment(MF);
 448    bool CantUseSP =
 449        MFI->hasVarSizedObjects() || MFI->hasOpaqueSPAdjustment();
 450    return CantUseFP && CantUseSP;
 451 }
 452
 453 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 454   if (!TargetRegisterInfo::canRealignStack(MF))
 455     return false;
 456
 457   const MachineFrameInfo *MFI = MF.getFrameInfo();
 458   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 459
 460   // Stack realignment requires a frame pointer.  If we already started
 461   // register allocation with frame pointer elimination, it is too late now.
 462   if (!MRI->canReserveReg(FramePtr))
 463     return false;
 464
 465   // If a base pointer is necessary.  Check that it isn't too late to reserve
 466   // it.
 467   if (MFI->hasVarSizedObjects())
 468     return MRI->canReserveReg(BasePtr);
 469   return true;
 470 }
 471
 472 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 473                                            unsigned Reg, int &FrameIdx) const {
 474   // Since X86 defines assignCalleeSavedSpillSlots which always return true
 475   // this function neither used nor tested.
 476   llvm_unreachable("Unused function on X86. Otherwise need a test case.");
 477 }
 478
 479 void
 480 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 481                                      int SPAdj, unsigned FIOperandNum,
 482                                      RegScavenger *RS) const {
 483   MachineInstr &MI = *II;
 484   MachineFunction &MF = *MI.getParent()->getParent();
 485   const X86FrameLowering *TFI = getFrameLowering(MF);
 486   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 487   unsigned BasePtr;
 488
 489   unsigned Opc = MI.getOpcode();
 490   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm ||
 491                     Opc == X86::TCRETURNmi || Opc == X86::TCRETURNmi64;
 492   if (hasBasePointer(MF))
 493     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 494   else if (needsStackRealignment(MF))
 495     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 496   else if (AfterFPPop)
 497     BasePtr = StackPtr;
 498   else
 499     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 500
 501   // LOCAL_ESCAPE uses a single offset, with no register. It only works in the
 502   // simple FP case, and doesn't work with stack realignment. On 32-bit, the
 503   // offset is from the traditional base pointer location.  On 64-bit, the
 504   // offset is from the SP at the end of the prologue, not the FP location. This
 505   // matches the behavior of llvm.frameaddress.
 506   if (Opc == TargetOpcode::LOCAL_ESCAPE) {
 507     MachineOperand &FI = MI.getOperand(FIOperandNum);
 508     bool IsWinEH = MF.getTarget().getMCAsmInfo()->usesWindowsCFI();
 509     int Offset;
 510     if (IsWinEH)
 511       Offset = TFI->getFrameIndexOffsetFromSP(MF, FrameIndex);
 512     else
 513       Offset = TFI->getFrameIndexOffset(MF, FrameIndex);
 514     FI.ChangeToImmediate(Offset);
 515     return;
 516   }
 517
 518   // For LEA64_32r when BasePtr is 32-bits (X32) we can use full-size 64-bit
 519   // register as source operand, semantic is the same and destination is
 520   // 32-bits. It saves one byte per lea in code since 0x67 prefix is avoided.
 521   if (Opc == X86::LEA64_32r && X86::GR32RegClass.contains(BasePtr))
 522     BasePtr = getX86SubSuperRegister(BasePtr, MVT::i64, false);
 523
 524   // This must be part of a four operand memory reference.  Replace the
 525   // FrameIndex with base register with EBP.  Add an offset to the offset.
 526   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 527
 528   // Now add the frame object offset to the offset from EBP.
 529   int FIOffset;
 530   if (AfterFPPop) {
 531     // Tail call jmp happens after FP is popped.
 532     const MachineFrameInfo *MFI = MF.getFrameInfo();
 533     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 534   } else
 535     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 536
 537   if (BasePtr == StackPtr)
 538     FIOffset += SPAdj;
 539
 540   // The frame index format for stackmaps and patchpoints is different from the
 541   // X86 format. It only has a FI and an offset.
 542   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 543     assert(BasePtr == FramePtr && "Expected the FP as base register");
 544     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 545     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 546     return;
 547   }
 548
 549   if (MI.getOperand(FIOperandNum+3).isImm()) {
 550     // Offset is a 32-bit integer.
 551     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 552     int Offset = FIOffset + Imm;
 553     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 554            "Requesting 64-bit offset in 32-bit immediate!");
 555     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 556   } else {
 557     // Offset is symbolic. This is extremely rare.
 558     uint64_t Offset = FIOffset +
 559       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 560     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 561   }
 562 }
 563
 564 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 565   const X86FrameLowering *TFI = getFrameLowering(MF);
 566   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 567 }
 568
 569 unsigned
 570 X86RegisterInfo::getPtrSizedFrameRegister(const MachineFunction &MF) const {
 571   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 572   unsigned FrameReg = getFrameRegister(MF);
 573   if (Subtarget.isTarget64BitILP32())
 574     FrameReg = getX86SubSuperRegister(FrameReg, MVT::i32, false);
 575   return FrameReg;
 576 }
 577
 578 namespace llvm {
 579 unsigned getX86SubSuperRegisterOrZero(unsigned Reg, MVT::SimpleValueType VT,
 580                                       bool High) {
 581   switch (VT) {
 582   default: return 0;
 583   case MVT::i8:
 584     if (High) {
 585       switch (Reg) {
 586       default: return getX86SubSuperRegister(Reg, MVT::i64);
 587       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 588         return X86::SI;
 589       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 590         return X86::DI;
 591       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 592         return X86::BP;
 593       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 594         return X86::SP;
 595       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 596         return X86::AH;
 597       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 598         return X86::DH;
 599       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 600         return X86::CH;
 601       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 602         return X86::BH;
 603       }
 604     } else {
 605       switch (Reg) {
 606       default: return 0;
 607       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 608         return X86::AL;
 609       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 610         return X86::DL;
 611       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 612         return X86::CL;
 613       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 614         return X86::BL;
 615       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 616         return X86::SIL;
 617       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 618         return X86::DIL;
 619       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 620         return X86::BPL;
 621       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 622         return X86::SPL;
 623       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 624         return X86::R8B;
 625       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 626         return X86::R9B;
 627       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 628         return X86::R10B;
 629       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 630         return X86::R11B;
 631       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 632         return X86::R12B;
 633       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 634         return X86::R13B;
 635       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 636         return X86::R14B;
 637       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 638         return X86::R15B;
 639       }
 640     }
 641   case MVT::i16:
 642     switch (Reg) {
 643     default: return 0;
 644     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 645       return X86::AX;
 646     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 647       return X86::DX;
 648     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 649       return X86::CX;
 650     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 651       return X86::BX;
 652     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 653       return X86::SI;
 654     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 655       return X86::DI;
 656     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 657       return X86::BP;
 658     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 659       return X86::SP;
 660     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 661       return X86::R8W;
 662     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 663       return X86::R9W;
 664     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 665       return X86::R10W;
 666     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 667       return X86::R11W;
 668     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 669       return X86::R12W;
 670     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 671       return X86::R13W;
 672     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 673       return X86::R14W;
 674     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 675       return X86::R15W;
 676     }
 677   case MVT::i32:
 678     switch (Reg) {
 679     default: return 0;
 680     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 681       return X86::EAX;
 682     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 683       return X86::EDX;
 684     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 685       return X86::ECX;
 686     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 687       return X86::EBX;
 688     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 689       return X86::ESI;
 690     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 691       return X86::EDI;
 692     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 693       return X86::EBP;
 694     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 695       return X86::ESP;
 696     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 697       return X86::R8D;
 698     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 699       return X86::R9D;
 700     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 701       return X86::R10D;
 702     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 703       return X86::R11D;
 704     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 705       return X86::R12D;
 706     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 707       return X86::R13D;
 708     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 709       return X86::R14D;
 710     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 711       return X86::R15D;
 712     }
 713   case MVT::i64:
 714     switch (Reg) {
 715     default: return 0;
 716     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 717       return X86::RAX;
 718     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 719       return X86::RDX;
 720     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 721       return X86::RCX;
 722     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 723       return X86::RBX;
 724     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 725       return X86::RSI;
 726     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 727       return X86::RDI;
 728     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 729       return X86::RBP;
 730     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 731       return X86::RSP;
 732     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 733       return X86::R8;
 734     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 735       return X86::R9;
 736     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 737       return X86::R10;
 738     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 739       return X86::R11;
 740     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 741       return X86::R12;
 742     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 743       return X86::R13;
 744     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 745       return X86::R14;
 746     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 747       return X86::R15;
 748     }
 749   }
 750 }
 751
 752 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 753                                 bool High) {
 754   unsigned Res = getX86SubSuperRegisterOrZero(Reg, VT, High);
 755   if (Res == 0)
 756     llvm_unreachable("Unexpected register or VT");
 757   return Res;
 758 }
 759
 760 unsigned get512BitSuperRegister(unsigned Reg) {
 761   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 762     return X86::ZMM0 + (Reg - X86::XMM0);
 763   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 764     return X86::ZMM0 + (Reg - X86::YMM0);
 765   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 766     return Reg;
 767   llvm_unreachable("Unexpected SIMD register");
 768 }
 769
 770 }