lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86FrameLowering.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/MachineValueType.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 using namespace llvm;
  43
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 static cl::opt<bool>
  48 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  49           cl::desc("Enable use of a base pointer for complex stack frames"));
  50
  51 X86RegisterInfo::X86RegisterInfo(const Triple &TT)
  52     : X86GenRegisterInfo((TT.isArch64Bit() ? X86::RIP : X86::EIP),
  53                          X86_MC::getDwarfRegFlavour(TT, false),
  54                          X86_MC::getDwarfRegFlavour(TT, true),
  55                          (TT.isArch64Bit() ? X86::RIP : X86::EIP)) {
  56   X86_MC::InitLLVM2SEHRegisterMapping(this);
  57
  58   // Cache some information.
  59   Is64Bit = TT.isArch64Bit();
  60   IsWin64 = Is64Bit && TT.isOSWindows();
  61
  62   // Use a callee-saved register as the base pointer.  These registers must
  63   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  64   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  65   if (Is64Bit) {
  66     SlotSize = 8;
  67     // This matches the simplified 32-bit pointer code in the data layout
  68     // computation.
  69     // FIXME: Should use the data layout?
  70     bool Use64BitReg = TT.getEnvironment() != Triple::GNUX32;
  71     StackPtr = Use64BitReg ? X86::RSP : X86::ESP;
  72     FramePtr = Use64BitReg ? X86::RBP : X86::EBP;
  73     BasePtr = Use64BitReg ? X86::RBX : X86::EBX;
  74   } else {
  75     SlotSize = 4;
  76     StackPtr = X86::ESP;
  77     FramePtr = X86::EBP;
  78     BasePtr = X86::ESI;
  79   }
  80 }
  81
  82 bool
  83 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  84   // ExeDepsFixer and PostRAScheduler require liveness.
  85   return true;
  86 }
  87
  88 int
  89 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  90   return getEncodingValue(i);
  91 }
  92
  93 const TargetRegisterClass *
  94 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
  95                                        unsigned Idx) const {
  96   // The sub_8bit sub-register index is more constrained in 32-bit mode.
  97   // It behaves just like the sub_8bit_hi index.
  98   if (!Is64Bit && Idx == X86::sub_8bit)
  99     Idx = X86::sub_8bit_hi;
 100
 101   // Forward to TableGen's default version.
 102   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 103 }
 104
 105 const TargetRegisterClass *
 106 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 107                                           const TargetRegisterClass *B,
 108                                           unsigned SubIdx) const {
 109   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 110   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 111     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 112     if (!A)
 113       return nullptr;
 114   }
 115   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 116 }
 117
 118 const TargetRegisterClass *
 119 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC,
 120                                            const MachineFunction &MF) const {
 121   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 122   // extracting sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 123   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 124   // reigster class inflation.
 125   //
 126   // The GR8_NOREX class is always used in a way that won't be constrained to a
 127   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 128   // full GR8 class.
 129   if (RC == &X86::GR8_NOREXRegClass)
 130     return RC;
 131
 132   const TargetRegisterClass *Super = RC;
 133   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 134   do {
 135     switch (Super->getID()) {
 136     case X86::GR8RegClassID:
 137     case X86::GR16RegClassID:
 138     case X86::GR32RegClassID:
 139     case X86::GR64RegClassID:
 140     case X86::FR32RegClassID:
 141     case X86::FR64RegClassID:
 142     case X86::RFP32RegClassID:
 143     case X86::RFP64RegClassID:
 144     case X86::RFP80RegClassID:
 145     case X86::VR128RegClassID:
 146     case X86::VR256RegClassID:
 147       // Don't return a super-class that would shrink the spill size.
 148       // That can happen with the vector and float classes.
 149       if (Super->getSize() == RC->getSize())
 150         return Super;
 151     }
 152     Super = *I++;
 153   } while (Super);
 154   return RC;
 155 }
 156
 157 const TargetRegisterClass *
 158 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 159                                     unsigned Kind) const {
 160   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 161   switch (Kind) {
 162   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 163   case 0: // Normal GPRs.
 164     if (Subtarget.isTarget64BitLP64())
 165       return &X86::GR64RegClass;
 166     return &X86::GR32RegClass;
 167   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 168     if (Subtarget.isTarget64BitLP64())
 169       return &X86::GR64_NOSPRegClass;
 170     return &X86::GR32_NOSPRegClass;
 171   case 2: // NOREX GPRs.
 172     if (Subtarget.isTarget64BitLP64())
 173       return &X86::GR64_NOREXRegClass;
 174     return &X86::GR32_NOREXRegClass;
 175   case 3: // NOREX GPRs except the stack pointer (for encoding reasons).
 176     if (Subtarget.isTarget64BitLP64())
 177       return &X86::GR64_NOREX_NOSPRegClass;
 178     return &X86::GR32_NOREX_NOSPRegClass;
 179   case 4: // Available for tailcall (not callee-saved GPRs).
 180     return getGPRsForTailCall(MF);
 181   }
 182 }
 183
 184 const TargetRegisterClass *
 185 X86RegisterInfo::getGPRsForTailCall(const MachineFunction &MF) const {
 186   const Function *F = MF.getFunction();
 187   if (IsWin64 || (F && F->getCallingConv() == CallingConv::X86_64_Win64))
 188     return &X86::GR64_TCW64RegClass;
 189   else if (Is64Bit)
 190     return &X86::GR64_TCRegClass;
 191
 192   bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 193   if (hasHipeCC)
 194     return &X86::GR32RegClass;
 195   return &X86::GR32_TCRegClass;
 196 }
 197
 198 const TargetRegisterClass *
 199 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 200   if (RC == &X86::CCRRegClass) {
 201     if (Is64Bit)
 202       return &X86::GR64RegClass;
 203     else
 204       return &X86::GR32RegClass;
 205   }
 206   return RC;
 207 }
 208
 209 unsigned
 210 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 211                                      MachineFunction &MF) const {
 212   const X86FrameLowering *TFI = getFrameLowering(MF);
 213
 214   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 215   switch (RC->getID()) {
 216   default:
 217     return 0;
 218   case X86::GR32RegClassID:
 219     return 4 - FPDiff;
 220   case X86::GR64RegClassID:
 221     return 12 - FPDiff;
 222   case X86::VR128RegClassID:
 223     return Is64Bit ? 10 : 4;
 224   case X86::VR64RegClassID:
 225     return 4;
 226   }
 227 }
 228
 229 const MCPhysReg *
 230 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 231   const X86Subtarget &Subtarget = MF->getSubtarget<X86Subtarget>();
 232   bool HasAVX = Subtarget.hasAVX();
 233   bool HasAVX512 = Subtarget.hasAVX512();
 234   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 235
 236   assert(MF && "MachineFunction required");
 237   switch (MF->getFunction()->getCallingConv()) {
 238   case CallingConv::GHC:
 239   case CallingConv::HiPE:
 240     return CSR_NoRegs_SaveList;
 241   case CallingConv::AnyReg:
 242     if (HasAVX)
 243       return CSR_64_AllRegs_AVX_SaveList;
 244     return CSR_64_AllRegs_SaveList;
 245   case CallingConv::PreserveMost:
 246     return CSR_64_RT_MostRegs_SaveList;
 247   case CallingConv::PreserveAll:
 248     if (HasAVX)
 249       return CSR_64_RT_AllRegs_AVX_SaveList;
 250     return CSR_64_RT_AllRegs_SaveList;
 251   case CallingConv::Intel_OCL_BI: {
 252     if (HasAVX512 && IsWin64)
 253       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 254     if (HasAVX512 && Is64Bit)
 255       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 256     if (HasAVX && IsWin64)
 257       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 258     if (HasAVX && Is64Bit)
 259       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 260     if (!HasAVX && !IsWin64 && Is64Bit)
 261       return CSR_64_Intel_OCL_BI_SaveList;
 262     break;
 263   }
 264   case CallingConv::HHVM:
 265     return CSR_64_HHVM_SaveList;
 266   case CallingConv::Cold:
 267     if (Is64Bit)
 268       return CSR_64_MostRegs_SaveList;
 269     break;
 270   case CallingConv::X86_64_Win64:
 271     return CSR_Win64_SaveList;
 272   case CallingConv::X86_64_SysV:
 273     if (CallsEHReturn)
 274       return CSR_64EHRet_SaveList;
 275     return CSR_64_SaveList;
 276   default:
 277     break;
 278   }
 279
 280   if (Is64Bit) {
 281     if (IsWin64)
 282       return CSR_Win64_SaveList;
 283     if (CallsEHReturn)
 284       return CSR_64EHRet_SaveList;
 285     return CSR_64_SaveList;
 286   }
 287   if (CallsEHReturn)
 288     return CSR_32EHRet_SaveList;
 289   return CSR_32_SaveList;
 290 }
 291
 292 const uint32_t *
 293 X86RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 294                                       CallingConv::ID CC) const {
 295   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 296   bool HasAVX = Subtarget.hasAVX();
 297   bool HasAVX512 = Subtarget.hasAVX512();
 298
 299   switch (CC) {
 300   case CallingConv::GHC:
 301   case CallingConv::HiPE:
 302     return CSR_NoRegs_RegMask;
 303   case CallingConv::AnyReg:
 304     if (HasAVX)
 305       return CSR_64_AllRegs_AVX_RegMask;
 306     return CSR_64_AllRegs_RegMask;
 307   case CallingConv::PreserveMost:
 308     return CSR_64_RT_MostRegs_RegMask;
 309   case CallingConv::PreserveAll:
 310     if (HasAVX)
 311       return CSR_64_RT_AllRegs_AVX_RegMask;
 312     return CSR_64_RT_AllRegs_RegMask;
 313   case CallingConv::Intel_OCL_BI: {
 314     if (HasAVX512 && IsWin64)
 315       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 316     if (HasAVX512 && Is64Bit)
 317       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 318     if (HasAVX && IsWin64)
 319       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 320     if (HasAVX && Is64Bit)
 321       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 322     if (!HasAVX && !IsWin64 && Is64Bit)
 323       return CSR_64_Intel_OCL_BI_RegMask;
 324     break;
 325   }
 326   case CallingConv::HHVM:
 327     return CSR_64_HHVM_RegMask;
 328   case CallingConv::Cold:
 329     if (Is64Bit)
 330       return CSR_64_MostRegs_RegMask;
 331     break;
 332   default:
 333     break;
 334   case CallingConv::X86_64_Win64:
 335     return CSR_Win64_RegMask;
 336   case CallingConv::X86_64_SysV:
 337     return CSR_64_RegMask;
 338   }
 339
 340   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 341   // callsEHReturn().
 342   if (Is64Bit) {
 343     if (IsWin64)
 344       return CSR_Win64_RegMask;
 345     return CSR_64_RegMask;
 346   }
 347   return CSR_32_RegMask;
 348 }
 349
 350 const uint32_t*
 351 X86RegisterInfo::getNoPreservedMask() const {
 352   return CSR_NoRegs_RegMask;
 353 }
 354
 355 const uint32_t *X86RegisterInfo::getDarwinTLSCallPreservedMask() const {
 356   return CSR_64_TLS_Darwin_RegMask;
 357 }
 358
 359 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 360   BitVector Reserved(getNumRegs());
 361   const X86FrameLowering *TFI = getFrameLowering(MF);
 362
 363   // Set the stack-pointer register and its aliases as reserved.
 364   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 365        ++I)
 366     Reserved.set(*I);
 367
 368   // Set the instruction pointer register and its aliases as reserved.
 369   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 370        ++I)
 371     Reserved.set(*I);
 372
 373   // Set the frame-pointer register and its aliases as reserved if needed.
 374   if (TFI->hasFP(MF)) {
 375     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 376          ++I)
 377       Reserved.set(*I);
 378   }
 379
 380   // Set the base-pointer register and its aliases as reserved if needed.
 381   if (hasBasePointer(MF)) {
 382     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 383     const uint32_t *RegMask = getCallPreservedMask(MF, CC);
 384     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 385       report_fatal_error(
 386         "Stack realignment in presence of dynamic allocas is not supported with"
 387         "this calling convention.");
 388
 389     unsigned BasePtr = getX86SubSuperRegister(getBaseRegister(), MVT::i64,
 390                                               false);
 391     for (MCSubRegIterator I(BasePtr, this, /*IncludeSelf=*/true);
 392          I.isValid(); ++I)
 393       Reserved.set(*I);
 394   }
 395
 396   // Mark the segment registers as reserved.
 397   Reserved.set(X86::CS);
 398   Reserved.set(X86::SS);
 399   Reserved.set(X86::DS);
 400   Reserved.set(X86::ES);
 401   Reserved.set(X86::FS);
 402   Reserved.set(X86::GS);
 403
 404   // Mark the floating point stack registers as reserved.
 405   for (unsigned n = 0; n != 8; ++n)
 406     Reserved.set(X86::ST0 + n);
 407
 408   // Reserve the registers that only exist in 64-bit mode.
 409   if (!Is64Bit) {
 410     // These 8-bit registers are part of the x86-64 extension even though their
 411     // super-registers are old 32-bits.
 412     Reserved.set(X86::SIL);
 413     Reserved.set(X86::DIL);
 414     Reserved.set(X86::BPL);
 415     Reserved.set(X86::SPL);
 416
 417     for (unsigned n = 0; n != 8; ++n) {
 418       // R8, R9, ...
 419       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 420         Reserved.set(*AI);
 421
 422       // XMM8, XMM9, ...
 423       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 424         Reserved.set(*AI);
 425     }
 426   }
 427   if (!Is64Bit || !MF.getSubtarget<X86Subtarget>().hasAVX512()) {
 428     for (unsigned n = 16; n != 32; ++n) {
 429       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 430         Reserved.set(*AI);
 431     }
 432   }
 433
 434   return Reserved;
 435 }
 436
 437 void X86RegisterInfo::adjustStackMapLiveOutMask(uint32_t *Mask) const {
 438   // Check if the EFLAGS register is marked as live-out. This shouldn't happen,
 439   // because the calling convention defines the EFLAGS register as NOT
 440   // preserved.
 441   //
 442   // Unfortunatelly the EFLAGS show up as live-out after branch folding. Adding
 443   // an assert to track this and clear the register afterwards to avoid
 444   // unnecessary crashes during release builds.
 445   assert(!(Mask[X86::EFLAGS / 32] & (1U << (X86::EFLAGS % 32))) &&
 446          "EFLAGS are not live-out from a patchpoint.");
 447
 448   // Also clean other registers that don't need preserving (IP).
 449   for (auto Reg : {X86::EFLAGS, X86::RIP, X86::EIP, X86::IP})
 450     Mask[Reg / 32] &= ~(1U << (Reg % 32));
 451 }
 452
 453 //===----------------------------------------------------------------------===//
 454 // Stack Frame Processing methods
 455 //===----------------------------------------------------------------------===//
 456
 457 static bool CantUseSP(const MachineFrameInfo *MFI) {
 458   return MFI->hasVarSizedObjects() || MFI->hasOpaqueSPAdjustment();
 459 }
 460
 461 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 462    const MachineFrameInfo *MFI = MF.getFrameInfo();
 463
 464    if (!EnableBasePointer)
 465      return false;
 466
 467    // When we need stack realignment, we can't address the stack from the frame
 468    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 469    // can't address variables from the stack pointer.  MS inline asm can
 470    // reference locals while also adjusting the stack pointer.  When we can't
 471    // use both the SP and the FP, we need a separate base pointer register.
 472    bool CantUseFP = needsStackRealignment(MF);
 473    return CantUseFP && CantUseSP(MFI);
 474 }
 475
 476 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 477   if (!TargetRegisterInfo::canRealignStack(MF))
 478     return false;
 479
 480   const MachineFrameInfo *MFI = MF.getFrameInfo();
 481   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 482
 483   // Stack realignment requires a frame pointer.  If we already started
 484   // register allocation with frame pointer elimination, it is too late now.
 485   if (!MRI->canReserveReg(FramePtr))
 486     return false;
 487
 488   // If a base pointer is necessary.  Check that it isn't too late to reserve
 489   // it.
 490   if (CantUseSP(MFI))
 491     return MRI->canReserveReg(BasePtr);
 492   return true;
 493 }
 494
 495 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 496                                            unsigned Reg, int &FrameIdx) const {
 497   // Since X86 defines assignCalleeSavedSpillSlots which always return true
 498   // this function neither used nor tested.
 499   llvm_unreachable("Unused function on X86. Otherwise need a test case.");
 500 }
 501
 502 void
 503 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 504                                      int SPAdj, unsigned FIOperandNum,
 505                                      RegScavenger *RS) const {
 506   MachineInstr &MI = *II;
 507   MachineFunction &MF = *MI.getParent()->getParent();
 508   const X86FrameLowering *TFI = getFrameLowering(MF);
 509   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 510   unsigned BasePtr;
 511
 512   unsigned Opc = MI.getOpcode();
 513   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm ||
 514                     Opc == X86::TCRETURNmi || Opc == X86::TCRETURNmi64;
 515
 516   if (hasBasePointer(MF))
 517     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 518   else if (needsStackRealignment(MF))
 519     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 520   else if (AfterFPPop)
 521     BasePtr = StackPtr;
 522   else
 523     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 524
 525   // LOCAL_ESCAPE uses a single offset, with no register. It only works in the
 526   // simple FP case, and doesn't work with stack realignment. On 32-bit, the
 527   // offset is from the traditional base pointer location.  On 64-bit, the
 528   // offset is from the SP at the end of the prologue, not the FP location. This
 529   // matches the behavior of llvm.frameaddress.
 530   unsigned IgnoredFrameReg;
 531   if (Opc == TargetOpcode::LOCAL_ESCAPE) {
 532     MachineOperand &FI = MI.getOperand(FIOperandNum);
 533     int Offset;
 534     Offset = TFI->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 535     FI.ChangeToImmediate(Offset);
 536     return;
 537   }
 538
 539   // For LEA64_32r when BasePtr is 32-bits (X32) we can use full-size 64-bit
 540   // register as source operand, semantic is the same and destination is
 541   // 32-bits. It saves one byte per lea in code since 0x67 prefix is avoided.
 542   if (Opc == X86::LEA64_32r && X86::GR32RegClass.contains(BasePtr))
 543     BasePtr = getX86SubSuperRegister(BasePtr, MVT::i64, false);
 544
 545   // This must be part of a four operand memory reference.  Replace the
 546   // FrameIndex with base register with EBP.  Add an offset to the offset.
 547   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 548
 549   // Now add the frame object offset to the offset from EBP.
 550   int FIOffset;
 551   if (AfterFPPop) {
 552     // Tail call jmp happens after FP is popped.
 553     const MachineFrameInfo *MFI = MF.getFrameInfo();
 554     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 555   } else
 556     FIOffset = TFI->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 557
 558   if (BasePtr == StackPtr)
 559     FIOffset += SPAdj;
 560
 561   // The frame index format for stackmaps and patchpoints is different from the
 562   // X86 format. It only has a FI and an offset.
 563   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 564     assert(BasePtr == FramePtr && "Expected the FP as base register");
 565     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 566     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 567     return;
 568   }
 569
 570   if (MI.getOperand(FIOperandNum+3).isImm()) {
 571     // Offset is a 32-bit integer.
 572     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 573     int Offset = FIOffset + Imm;
 574     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 575            "Requesting 64-bit offset in 32-bit immediate!");
 576     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 577   } else {
 578     // Offset is symbolic. This is extremely rare.
 579     uint64_t Offset = FIOffset +
 580       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 581     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 582   }
 583 }
 584
 585 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 586   const X86FrameLowering *TFI = getFrameLowering(MF);
 587   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 588 }
 589
 590 unsigned
 591 X86RegisterInfo::getPtrSizedFrameRegister(const MachineFunction &MF) const {
 592   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 593   unsigned FrameReg = getFrameRegister(MF);
 594   if (Subtarget.isTarget64BitILP32())
 595     FrameReg = getX86SubSuperRegister(FrameReg, MVT::i32, false);
 596   return FrameReg;
 597 }
 598
 599 namespace llvm {
 600 unsigned getX86SubSuperRegisterOrZero(unsigned Reg, MVT::SimpleValueType VT,
 601                                       bool High) {
 602   switch (VT) {
 603   default: return 0;
 604   case MVT::i8:
 605     if (High) {
 606       switch (Reg) {
 607       default: return getX86SubSuperRegister(Reg, MVT::i64);
 608       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 609         return X86::SI;
 610       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 611         return X86::DI;
 612       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 613         return X86::BP;
 614       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 615         return X86::SP;
 616       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 617         return X86::AH;
 618       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 619         return X86::DH;
 620       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 621         return X86::CH;
 622       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 623         return X86::BH;
 624       }
 625     } else {
 626       switch (Reg) {
 627       default: return 0;
 628       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 629         return X86::AL;
 630       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 631         return X86::DL;
 632       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 633         return X86::CL;
 634       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 635         return X86::BL;
 636       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 637         return X86::SIL;
 638       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 639         return X86::DIL;
 640       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 641         return X86::BPL;
 642       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 643         return X86::SPL;
 644       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 645         return X86::R8B;
 646       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 647         return X86::R9B;
 648       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 649         return X86::R10B;
 650       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 651         return X86::R11B;
 652       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 653         return X86::R12B;
 654       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 655         return X86::R13B;
 656       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 657         return X86::R14B;
 658       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 659         return X86::R15B;
 660       }
 661     }
 662   case MVT::i16:
 663     switch (Reg) {
 664     default: return 0;
 665     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 666       return X86::AX;
 667     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 668       return X86::DX;
 669     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 670       return X86::CX;
 671     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 672       return X86::BX;
 673     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 674       return X86::SI;
 675     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 676       return X86::DI;
 677     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 678       return X86::BP;
 679     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 680       return X86::SP;
 681     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 682       return X86::R8W;
 683     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 684       return X86::R9W;
 685     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 686       return X86::R10W;
 687     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 688       return X86::R11W;
 689     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 690       return X86::R12W;
 691     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 692       return X86::R13W;
 693     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 694       return X86::R14W;
 695     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 696       return X86::R15W;
 697     }
 698   case MVT::i32:
 699     switch (Reg) {
 700     default: return 0;
 701     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 702       return X86::EAX;
 703     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 704       return X86::EDX;
 705     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 706       return X86::ECX;
 707     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 708       return X86::EBX;
 709     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 710       return X86::ESI;
 711     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 712       return X86::EDI;
 713     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 714       return X86::EBP;
 715     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 716       return X86::ESP;
 717     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 718       return X86::R8D;
 719     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 720       return X86::R9D;
 721     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 722       return X86::R10D;
 723     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 724       return X86::R11D;
 725     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 726       return X86::R12D;
 727     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 728       return X86::R13D;
 729     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 730       return X86::R14D;
 731     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 732       return X86::R15D;
 733     }
 734   case MVT::i64:
 735     switch (Reg) {
 736     default: return 0;
 737     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 738       return X86::RAX;
 739     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 740       return X86::RDX;
 741     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 742       return X86::RCX;
 743     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 744       return X86::RBX;
 745     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 746       return X86::RSI;
 747     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 748       return X86::RDI;
 749     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 750       return X86::RBP;
 751     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 752       return X86::RSP;
 753     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 754       return X86::R8;
 755     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 756       return X86::R9;
 757     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 758       return X86::R10;
 759     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 760       return X86::R11;
 761     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 762       return X86::R12;
 763     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 764       return X86::R13;
 765     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 766       return X86::R14;
 767     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 768       return X86::R15;
 769     }
 770   }
 771 }
 772
 773 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 774                                 bool High) {
 775   unsigned Res = getX86SubSuperRegisterOrZero(Reg, VT, High);
 776   if (Res == 0)
 777     llvm_unreachable("Unexpected register or VT");
 778   return Res;
 779 }
 780
 781 unsigned get512BitSuperRegister(unsigned Reg) {
 782   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 783     return X86::ZMM0 + (Reg - X86::XMM0);
 784   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 785     return X86::ZMM0 + (Reg - X86::YMM0);
 786   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 787     return Reg;
 788   llvm_unreachable("Unexpected SIMD register");
 789 }
 790
 791 }