lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42
  43 #define GET_REGINFO_MC_DESC
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 using namespace llvm;
  48
  49 cl::opt<bool>
  50 ForceStackAlign("force-align-stack",
  51                  cl::desc("Force align the stack to the minimum alignment"
  52                            " needed for the function."),
  53                  cl::init(false), cl::Hidden);
  54
  55 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  56                                  const TargetInstrInfo &tii)
  57   : X86GenRegisterInfo(X86RegDesc, X86RegInfoDesc,
  58                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  59                          X86::ADJCALLSTACKDOWN64 :
  60                          X86::ADJCALLSTACKDOWN32,
  61                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  62                          X86::ADJCALLSTACKUP64 :
  63                          X86::ADJCALLSTACKUP32),
  64     TM(tm), TII(tii) {
  65   // Cache some information.
  66   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  67   Is64Bit = Subtarget->is64Bit();
  68   IsWin64 = Subtarget->isTargetWin64();
  69
  70   if (Is64Bit) {
  71     SlotSize = 8;
  72     StackPtr = X86::RSP;
  73     FramePtr = X86::RBP;
  74   } else {
  75     SlotSize = 4;
  76     StackPtr = X86::ESP;
  77     FramePtr = X86::EBP;
  78   }
  79 }
  80
  81 static unsigned getFlavour(const X86Subtarget *Subtarget, bool isEH) {
  82   if (!Subtarget->is64Bit()) {
  83     if (Subtarget->isTargetDarwin()) {
  84       if (isEH)
  85         return DWARFFlavour::X86_32_DarwinEH;
  86       else
  87         return DWARFFlavour::X86_32_Generic;
  88     } else if (Subtarget->isTargetCygMing()) {
  89       // Unsupported by now, just quick fallback
  90       return DWARFFlavour::X86_32_Generic;
  91     } else {
  92       return DWARFFlavour::X86_32_Generic;
  93     }
  94   }
  95   return DWARFFlavour::X86_64;
  96 }
  97
  98 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  99 /// specific numbering, used in debug info and exception tables.
 100 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
 101   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 102   unsigned Flavour = getFlavour(Subtarget, isEH);
 103
 104   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
 105 }
 106
 107 /// getLLVMRegNum - This function maps DWARF register numbers to LLVM register.
 108 int X86RegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 109   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 110   unsigned Flavour = getFlavour(Subtarget, isEH);
 111
 112   return X86GenRegisterInfo::getLLVMRegNumFull(DwarfRegNo, Flavour);
 113 }
 114
 115 int
 116 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 117   int reg = getX86RegNum(i);
 118   switch (i) {
 119   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 120   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 121   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 122   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 123   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 124   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 125   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 126   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 127   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 128   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 129   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 130   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 131     reg += 8;
 132   }
 133   return reg;
 134 }
 135
 136 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 137 /// specific numbering, which is used in various places encoding instructions.
 138 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 139   switch(RegNo) {
 140   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 141   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 142   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 143   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 144   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 145     return N86::ESP;
 146   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 147     return N86::EBP;
 148   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 149     return N86::ESI;
 150   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 151     return N86::EDI;
 152
 153   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 154     return N86::EAX;
 155   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 156     return N86::ECX;
 157   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 158     return N86::EDX;
 159   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 160     return N86::EBX;
 161   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 162     return N86::ESP;
 163   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 164     return N86::EBP;
 165   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 166     return N86::ESI;
 167   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 168     return N86::EDI;
 169
 170   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 171   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 172     return RegNo-X86::ST0;
 173
 174   case X86::XMM0: case X86::XMM8:
 175   case X86::YMM0: case X86::YMM8: case X86::MM0:
 176     return 0;
 177   case X86::XMM1: case X86::XMM9:
 178   case X86::YMM1: case X86::YMM9: case X86::MM1:
 179     return 1;
 180   case X86::XMM2: case X86::XMM10:
 181   case X86::YMM2: case X86::YMM10: case X86::MM2:
 182     return 2;
 183   case X86::XMM3: case X86::XMM11:
 184   case X86::YMM3: case X86::YMM11: case X86::MM3:
 185     return 3;
 186   case X86::XMM4: case X86::XMM12:
 187   case X86::YMM4: case X86::YMM12: case X86::MM4:
 188     return 4;
 189   case X86::XMM5: case X86::XMM13:
 190   case X86::YMM5: case X86::YMM13: case X86::MM5:
 191     return 5;
 192   case X86::XMM6: case X86::XMM14:
 193   case X86::YMM6: case X86::YMM14: case X86::MM6:
 194     return 6;
 195   case X86::XMM7: case X86::XMM15:
 196   case X86::YMM7: case X86::YMM15: case X86::MM7:
 197     return 7;
 198
 199   case X86::ES: return 0;
 200   case X86::CS: return 1;
 201   case X86::SS: return 2;
 202   case X86::DS: return 3;
 203   case X86::FS: return 4;
 204   case X86::GS: return 5;
 205
 206   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 207   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 208   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 209   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 210   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 211   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 212   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 213   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 214
 215   // Pseudo index registers are equivalent to a "none"
 216   // scaled index (See Intel Manual 2A, table 2-3)
 217   case X86::EIZ:
 218   case X86::RIZ:
 219     return 4;
 220
 221   default:
 222     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 223     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 224     return 0;
 225   }
 226 }
 227
 228 const TargetRegisterClass *
 229 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 230                                           const TargetRegisterClass *B,
 231                                           unsigned SubIdx) const {
 232   switch (SubIdx) {
 233   default: return 0;
 234   case X86::sub_8bit:
 235     if (B == &X86::GR8RegClass) {
 236       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 237         return A;
 238     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 239       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 240           A == &X86::GR64_NOREXRegClass ||
 241           A == &X86::GR64_NOSPRegClass ||
 242           A == &X86::GR64_NOREX_NOSPRegClass)
 243         return &X86::GR64_ABCDRegClass;
 244       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 245                A == &X86::GR32_NOREXRegClass ||
 246                A == &X86::GR32_NOSPRegClass)
 247         return &X86::GR32_ABCDRegClass;
 248       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 249                A == &X86::GR16_NOREXRegClass)
 250         return &X86::GR16_ABCDRegClass;
 251     } else if (B == &X86::GR8_NOREXRegClass) {
 252       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 253           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 254         return &X86::GR64_NOREXRegClass;
 255       else if (A == &X86::GR64_ABCDRegClass)
 256         return &X86::GR64_ABCDRegClass;
 257       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 258                A == &X86::GR32_NOSPRegClass)
 259         return &X86::GR32_NOREXRegClass;
 260       else if (A == &X86::GR32_ABCDRegClass)
 261         return &X86::GR32_ABCDRegClass;
 262       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 263         return &X86::GR16_NOREXRegClass;
 264       else if (A == &X86::GR16_ABCDRegClass)
 265         return &X86::GR16_ABCDRegClass;
 266     }
 267     break;
 268   case X86::sub_8bit_hi:
 269     if (B->hasSubClassEq(&X86::GR8_ABCD_HRegClass))
 270       switch (A->getSize()) {
 271         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 272         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 273         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 274         default: return 0;
 275       }
 276     break;
 277   case X86::sub_16bit:
 278     if (B == &X86::GR16RegClass) {
 279       if (A->getSize() == 4 || A->getSize() == 8)
 280         return A;
 281     } else if (B == &X86::GR16_ABCDRegClass) {
 282       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 283           A == &X86::GR64_NOREXRegClass ||
 284           A == &X86::GR64_NOSPRegClass ||
 285           A == &X86::GR64_NOREX_NOSPRegClass)
 286         return &X86::GR64_ABCDRegClass;
 287       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 288                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 289         return &X86::GR32_ABCDRegClass;
 290     } else if (B == &X86::GR16_NOREXRegClass) {
 291       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 292           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 293         return &X86::GR64_NOREXRegClass;
 294       else if (A == &X86::GR64_ABCDRegClass)
 295         return &X86::GR64_ABCDRegClass;
 296       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 297                A == &X86::GR32_NOSPRegClass)
 298         return &X86::GR32_NOREXRegClass;
 299       else if (A == &X86::GR32_ABCDRegClass)
 300         return &X86::GR64_ABCDRegClass;
 301     }
 302     break;
 303   case X86::sub_32bit:
 304     if (B == &X86::GR32RegClass) {
 305       if (A->getSize() == 8)
 306         return A;
 307     } else if (B == &X86::GR32_NOSPRegClass) {
 308       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 309         return &X86::GR64_NOSPRegClass;
 310       if (A->getSize() == 8)
 311         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 312     } else if (B == &X86::GR32_ABCDRegClass) {
 313       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 314           A == &X86::GR64_NOREXRegClass ||
 315           A == &X86::GR64_NOSPRegClass ||
 316           A == &X86::GR64_NOREX_NOSPRegClass)
 317         return &X86::GR64_ABCDRegClass;
 318     } else if (B == &X86::GR32_NOREXRegClass) {
 319       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass)
 320         return &X86::GR64_NOREXRegClass;
 321       else if (A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 322         return &X86::GR64_NOREX_NOSPRegClass;
 323       else if (A == &X86::GR64_ABCDRegClass)
 324         return &X86::GR64_ABCDRegClass;
 325     } else if (B == &X86::GR32_NOREX_NOSPRegClass) {
 326       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 327           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 328         return &X86::GR64_NOREX_NOSPRegClass;
 329       else if (A == &X86::GR64_ABCDRegClass)
 330         return &X86::GR64_ABCDRegClass;
 331     }
 332     break;
 333   case X86::sub_ss:
 334     if (B == &X86::FR32RegClass)
 335       return A;
 336     break;
 337   case X86::sub_sd:
 338     if (B == &X86::FR64RegClass)
 339       return A;
 340     break;
 341   case X86::sub_xmm:
 342     if (B == &X86::VR128RegClass)
 343       return A;
 344     break;
 345   }
 346   return 0;
 347 }
 348
 349 const TargetRegisterClass*
 350 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 351   const TargetRegisterClass *Super = RC;
 352   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 353   do {
 354     switch (Super->getID()) {
 355     case X86::GR8RegClassID:
 356     case X86::GR16RegClassID:
 357     case X86::GR32RegClassID:
 358     case X86::GR64RegClassID:
 359     case X86::FR32RegClassID:
 360     case X86::FR64RegClassID:
 361     case X86::RFP32RegClassID:
 362     case X86::RFP64RegClassID:
 363     case X86::RFP80RegClassID:
 364     case X86::VR128RegClassID:
 365     case X86::VR256RegClassID:
 366       // Don't return a super-class that would shrink the spill size.
 367       // That can happen with the vector and float classes.
 368       if (Super->getSize() == RC->getSize())
 369         return Super;
 370     }
 371     Super = *I++;
 372   } while (Super);
 373   return RC;
 374 }
 375
 376 const TargetRegisterClass *
 377 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 378   switch (Kind) {
 379   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 380   case 0: // Normal GPRs.
 381     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 382       return &X86::GR64RegClass;
 383     return &X86::GR32RegClass;
 384   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 385     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 386       return &X86::GR64_NOSPRegClass;
 387     return &X86::GR32_NOSPRegClass;
 388   case 2: // Available for tailcall (not callee-saved GPRs).
 389     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 390       return &X86::GR64_TCW64RegClass;
 391     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 392       return &X86::GR64_TCRegClass;
 393     return &X86::GR32_TCRegClass;
 394   }
 395 }
 396
 397 const TargetRegisterClass *
 398 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 399   if (RC == &X86::CCRRegClass) {
 400     if (Is64Bit)
 401       return &X86::GR64RegClass;
 402     else
 403       return &X86::GR32RegClass;
 404   }
 405   return RC;
 406 }
 407
 408 unsigned
 409 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 410                                      MachineFunction &MF) const {
 411   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 412
 413   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 414   switch (RC->getID()) {
 415   default:
 416     return 0;
 417   case X86::GR32RegClassID:
 418     return 4 - FPDiff;
 419   case X86::GR64RegClassID:
 420     return 12 - FPDiff;
 421   case X86::VR128RegClassID:
 422     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 423   case X86::VR64RegClassID:
 424     return 4;
 425   }
 426 }
 427
 428 const unsigned *
 429 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 430   bool callsEHReturn = false;
 431   bool ghcCall = false;
 432
 433   if (MF) {
 434     callsEHReturn = MF->getMMI().callsEHReturn();
 435     const Function *F = MF->getFunction();
 436     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 437   }
 438
 439   static const unsigned GhcCalleeSavedRegs[] = {
 440     0
 441   };
 442
 443   static const unsigned CalleeSavedRegs32Bit[] = {
 444     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 445   };
 446
 447   static const unsigned CalleeSavedRegs32EHRet[] = {
 448     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 449   };
 450
 451   static const unsigned CalleeSavedRegs64Bit[] = {
 452     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 453   };
 454
 455   static const unsigned CalleeSavedRegs64EHRet[] = {
 456     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 457     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 458   };
 459
 460   static const unsigned CalleeSavedRegsWin64[] = {
 461     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 462     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 463     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 464     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 465     X86::XMM14, X86::XMM15, 0
 466   };
 467
 468   if (ghcCall) {
 469     return GhcCalleeSavedRegs;
 470   } else if (Is64Bit) {
 471     if (IsWin64)
 472       return CalleeSavedRegsWin64;
 473     else
 474       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 475   } else {
 476     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 477   }
 478 }
 479
 480 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 481   BitVector Reserved(getNumRegs());
 482   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 483
 484   // Set the stack-pointer register and its aliases as reserved.
 485   Reserved.set(X86::RSP);
 486   Reserved.set(X86::ESP);
 487   Reserved.set(X86::SP);
 488   Reserved.set(X86::SPL);
 489
 490   // Set the instruction pointer register and its aliases as reserved.
 491   Reserved.set(X86::RIP);
 492   Reserved.set(X86::EIP);
 493   Reserved.set(X86::IP);
 494
 495   // Set the frame-pointer register and its aliases as reserved if needed.
 496   if (TFI->hasFP(MF)) {
 497     Reserved.set(X86::RBP);
 498     Reserved.set(X86::EBP);
 499     Reserved.set(X86::BP);
 500     Reserved.set(X86::BPL);
 501   }
 502
 503   // Mark the x87 stack registers as reserved, since they don't behave normally
 504   // with respect to liveness. We don't fully model the effects of x87 stack
 505   // pushes and pops after stackification.
 506   Reserved.set(X86::ST0);
 507   Reserved.set(X86::ST1);
 508   Reserved.set(X86::ST2);
 509   Reserved.set(X86::ST3);
 510   Reserved.set(X86::ST4);
 511   Reserved.set(X86::ST5);
 512   Reserved.set(X86::ST6);
 513   Reserved.set(X86::ST7);
 514
 515   // Mark the segment registers as reserved.
 516   Reserved.set(X86::CS);
 517   Reserved.set(X86::SS);
 518   Reserved.set(X86::DS);
 519   Reserved.set(X86::ES);
 520   Reserved.set(X86::FS);
 521   Reserved.set(X86::GS);
 522
 523   // Reserve the registers that only exist in 64-bit mode.
 524   if (!Is64Bit) {
 525     // These 8-bit registers are part of the x86-64 extension even though their
 526     // super-registers are old 32-bits.
 527     Reserved.set(X86::SIL);
 528     Reserved.set(X86::DIL);
 529     Reserved.set(X86::BPL);
 530     Reserved.set(X86::SPL);
 531
 532     for (unsigned n = 0; n != 8; ++n) {
 533       // R8, R9, ...
 534       const unsigned GPR64[] = {
 535         X86::R8,  X86::R9,  X86::R10, X86::R11,
 536         X86::R12, X86::R13, X86::R14, X86::R15
 537       };
 538       for (const unsigned *AI = getOverlaps(GPR64[n]); unsigned Reg = *AI; ++AI)
 539         Reserved.set(Reg);
 540
 541       // XMM8, XMM9, ...
 542       assert(X86::XMM15 == X86::XMM8+7);
 543       for (const unsigned *AI = getOverlaps(X86::XMM8 + n); unsigned Reg = *AI;
 544            ++AI)
 545         Reserved.set(Reg);
 546     }
 547   }
 548
 549   return Reserved;
 550 }
 551
 552 //===----------------------------------------------------------------------===//
 553 // Stack Frame Processing methods
 554 //===----------------------------------------------------------------------===//
 555
 556 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 557   const MachineFrameInfo *MFI = MF.getFrameInfo();
 558   return (RealignStack &&
 559           !MFI->hasVarSizedObjects());
 560 }
 561
 562 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 563   const MachineFrameInfo *MFI = MF.getFrameInfo();
 564   const Function *F = MF.getFunction();
 565   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 566   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 567                                F->hasFnAttr(Attribute::StackAlignment));
 568
 569   // FIXME: Currently we don't support stack realignment for functions with
 570   //        variable-sized allocas.
 571   // FIXME: It's more complicated than this...
 572   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 573     report_fatal_error(
 574       "Stack realignment in presence of dynamic allocas is not supported");
 575
 576   // If we've requested that we force align the stack do so now.
 577   if (ForceStackAlign)
 578     return canRealignStack(MF);
 579
 580   return requiresRealignment && canRealignStack(MF);
 581 }
 582
 583 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 584                                            unsigned Reg, int &FrameIdx) const {
 585   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 586
 587   if (Reg == FramePtr && TFI->hasFP(MF)) {
 588     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 589     return true;
 590   }
 591   return false;
 592 }
 593
 594 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 595   if (is64Bit) {
 596     if (isInt<8>(Imm))
 597       return X86::SUB64ri8;
 598     return X86::SUB64ri32;
 599   } else {
 600     if (isInt<8>(Imm))
 601       return X86::SUB32ri8;
 602     return X86::SUB32ri;
 603   }
 604 }
 605
 606 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 607   if (is64Bit) {
 608     if (isInt<8>(Imm))
 609       return X86::ADD64ri8;
 610     return X86::ADD64ri32;
 611   } else {
 612     if (isInt<8>(Imm))
 613       return X86::ADD32ri8;
 614     return X86::ADD32ri;
 615   }
 616 }
 617
 618 void X86RegisterInfo::
 619 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 620                               MachineBasicBlock::iterator I) const {
 621   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 622   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 623   int Opcode = I->getOpcode();
 624   bool isDestroy = Opcode == getCallFrameDestroyOpcode();
 625   DebugLoc DL = I->getDebugLoc();
 626   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 627   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 628   I = MBB.erase(I);
 629
 630   if (!reseveCallFrame) {
 631     // If the stack pointer can be changed after prologue, turn the
 632     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 633     // adjcallstackdown instruction into 'add ESP, <amt>'
 634     // TODO: consider using push / pop instead of sub + store / add
 635     if (Amount == 0)
 636       return;
 637
 638     // We need to keep the stack aligned properly.  To do this, we round the
 639     // amount of space needed for the outgoing arguments up to the next
 640     // alignment boundary.
 641     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 642     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 643
 644     MachineInstr *New = 0;
 645     if (Opcode == getCallFrameSetupOpcode()) {
 646       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 647                     StackPtr)
 648         .addReg(StackPtr)
 649         .addImm(Amount);
 650     } else {
 651       assert(Opcode == getCallFrameDestroyOpcode());
 652
 653       // Factor out the amount the callee already popped.
 654       Amount -= CalleeAmt;
 655
 656       if (Amount) {
 657         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 658         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 659           .addReg(StackPtr).addImm(Amount);
 660       }
 661     }
 662
 663     if (New) {
 664       // The EFLAGS implicit def is dead.
 665       New->getOperand(3).setIsDead();
 666
 667       // Replace the pseudo instruction with a new instruction.
 668       MBB.insert(I, New);
 669     }
 670
 671     return;
 672   }
 673
 674   if (Opcode == getCallFrameDestroyOpcode() && CalleeAmt) {
 675     // If we are performing frame pointer elimination and if the callee pops
 676     // something off the stack pointer, add it back.  We do this until we have
 677     // more advanced stack pointer tracking ability.
 678     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 679     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 680       .addReg(StackPtr).addImm(CalleeAmt);
 681
 682     // The EFLAGS implicit def is dead.
 683     New->getOperand(3).setIsDead();
 684     MBB.insert(I, New);
 685   }
 686 }
 687
 688 void
 689 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 690                                      int SPAdj, RegScavenger *RS) const{
 691   assert(SPAdj == 0 && "Unexpected");
 692
 693   unsigned i = 0;
 694   MachineInstr &MI = *II;
 695   MachineFunction &MF = *MI.getParent()->getParent();
 696   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 697
 698   while (!MI.getOperand(i).isFI()) {
 699     ++i;
 700     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 701   }
 702
 703   int FrameIndex = MI.getOperand(i).getIndex();
 704   unsigned BasePtr;
 705
 706   unsigned Opc = MI.getOpcode();
 707   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 708   if (needsStackRealignment(MF))
 709     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 710   else if (AfterFPPop)
 711     BasePtr = StackPtr;
 712   else
 713     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 714
 715   // This must be part of a four operand memory reference.  Replace the
 716   // FrameIndex with base register with EBP.  Add an offset to the offset.
 717   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 718
 719   // Now add the frame object offset to the offset from EBP.
 720   int FIOffset;
 721   if (AfterFPPop) {
 722     // Tail call jmp happens after FP is popped.
 723     const MachineFrameInfo *MFI = MF.getFrameInfo();
 724     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 725   } else
 726     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 727
 728   if (MI.getOperand(i+3).isImm()) {
 729     // Offset is a 32-bit integer.
 730     int Offset = FIOffset + (int)(MI.getOperand(i + 3).getImm());
 731     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 732   } else {
 733     // Offset is symbolic. This is extremely rare.
 734     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 735     MI.getOperand(i+3).setOffset(Offset);
 736   }
 737 }
 738
 739 unsigned X86RegisterInfo::getRARegister() const {
 740   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 741                  : X86::EIP;    // Should have dwarf #8.
 742 }
 743
 744 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 745   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 746   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 747 }
 748
 749 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 750   llvm_unreachable("What is the exception register");
 751   return 0;
 752 }
 753
 754 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 755   llvm_unreachable("What is the exception handler register");
 756   return 0;
 757 }
 758
 759 namespace llvm {
 760 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 761   switch (VT.getSimpleVT().SimpleTy) {
 762   default: return Reg;
 763   case MVT::i8:
 764     if (High) {
 765       switch (Reg) {
 766       default: return 0;
 767       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 768         return X86::AH;
 769       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 770         return X86::DH;
 771       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 772         return X86::CH;
 773       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 774         return X86::BH;
 775       }
 776     } else {
 777       switch (Reg) {
 778       default: return 0;
 779       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 780         return X86::AL;
 781       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 782         return X86::DL;
 783       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 784         return X86::CL;
 785       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 786         return X86::BL;
 787       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 788         return X86::SIL;
 789       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 790         return X86::DIL;
 791       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 792         return X86::BPL;
 793       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 794         return X86::SPL;
 795       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 796         return X86::R8B;
 797       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 798         return X86::R9B;
 799       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 800         return X86::R10B;
 801       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 802         return X86::R11B;
 803       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 804         return X86::R12B;
 805       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 806         return X86::R13B;
 807       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 808         return X86::R14B;
 809       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 810         return X86::R15B;
 811       }
 812     }
 813   case MVT::i16:
 814     switch (Reg) {
 815     default: return Reg;
 816     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 817       return X86::AX;
 818     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 819       return X86::DX;
 820     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 821       return X86::CX;
 822     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 823       return X86::BX;
 824     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 825       return X86::SI;
 826     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 827       return X86::DI;
 828     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 829       return X86::BP;
 830     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 831       return X86::SP;
 832     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 833       return X86::R8W;
 834     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 835       return X86::R9W;
 836     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 837       return X86::R10W;
 838     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 839       return X86::R11W;
 840     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 841       return X86::R12W;
 842     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 843       return X86::R13W;
 844     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 845       return X86::R14W;
 846     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 847       return X86::R15W;
 848     }
 849   case MVT::i32:
 850     switch (Reg) {
 851     default: return Reg;
 852     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 853       return X86::EAX;
 854     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 855       return X86::EDX;
 856     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 857       return X86::ECX;
 858     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 859       return X86::EBX;
 860     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 861       return X86::ESI;
 862     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 863       return X86::EDI;
 864     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 865       return X86::EBP;
 866     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 867       return X86::ESP;
 868     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 869       return X86::R8D;
 870     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 871       return X86::R9D;
 872     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 873       return X86::R10D;
 874     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 875       return X86::R11D;
 876     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 877       return X86::R12D;
 878     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 879       return X86::R13D;
 880     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 881       return X86::R14D;
 882     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 883       return X86::R15D;
 884     }
 885   case MVT::i64:
 886     switch (Reg) {
 887     default: return Reg;
 888     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 889       return X86::RAX;
 890     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 891       return X86::RDX;
 892     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 893       return X86::RCX;
 894     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 895       return X86::RBX;
 896     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 897       return X86::RSI;
 898     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 899       return X86::RDI;
 900     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 901       return X86::RBP;
 902     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 903       return X86::RSP;
 904     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 905       return X86::R8;
 906     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 907       return X86::R9;
 908     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 909       return X86::R10;
 910     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 911       return X86::R11;
 912     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 913       return X86::R12;
 914     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 915       return X86::R13;
 916     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 917       return X86::R14;
 918     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 919       return X86::R15;
 920     }
 921   }
 922
 923   return Reg;
 924 }
 925 }
 926
 927 namespace {
 928   struct MSAH : public MachineFunctionPass {
 929     static char ID;
 930     MSAH() : MachineFunctionPass(ID) {}
 931
 932     virtual bool runOnMachineFunction(MachineFunction &MF) {
 933       const X86TargetMachine *TM =
 934         static_cast<const X86TargetMachine *>(&MF.getTarget());
 935       const TargetFrameLowering *TFI = TM->getFrameLowering();
 936       MachineRegisterInfo &RI = MF.getRegInfo();
 937       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 938       unsigned StackAlignment = TFI->getStackAlignment();
 939
 940       // Be over-conservative: scan over all vreg defs and find whether vector
 941       // registers are used. If yes, there is a possibility that vector register
 942       // will be spilled and thus require dynamic stack realignment.
 943       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 944         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 945         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 946           FuncInfo->setReserveFP(true);
 947           return true;
 948         }
 949       }
 950       // Nothing to do
 951       return false;
 952     }
 953
 954     virtual const char *getPassName() const {
 955       return "X86 Maximal Stack Alignment Check";
 956     }
 957
 958     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 959       AU.setPreservesCFG();
 960       MachineFunctionPass::getAnalysisUsage(AU);
 961     }
 962   };
 963
 964   char MSAH::ID = 0;
 965 }
 966
 967 FunctionPass*
 968 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }