lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 cl::opt<bool>
  45 ForceStackAlign("force-align-stack",
  46                  cl::desc("Force align the stack to the minimum alignment"
  47                            " needed for the function."),
  48                  cl::init(false), cl::Hidden);
  49
  50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  51                                  const TargetInstrInfo &tii)
  52   : X86GenRegisterInfo(tm.getSubtarget<X86Subtarget>().is64Bit() ?
  53                          X86::ADJCALLSTACKDOWN64 :
  54                          X86::ADJCALLSTACKDOWN32,
  55                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  56                          X86::ADJCALLSTACKUP64 :
  57                          X86::ADJCALLSTACKUP32),
  58     TM(tm), TII(tii) {
  59   // Cache some information.
  60   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  61   Is64Bit = Subtarget->is64Bit();
  62   IsWin64 = Subtarget->isTargetWin64();
  63   StackAlign = TM.getFrameLowering()->getStackAlignment();
  64
  65   if (Is64Bit) {
  66     SlotSize = 8;
  67     StackPtr = X86::RSP;
  68     FramePtr = X86::RBP;
  69   } else {
  70     SlotSize = 4;
  71     StackPtr = X86::ESP;
  72     FramePtr = X86::EBP;
  73   }
  74 }
  75
  76 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  77 /// specific numbering, used in debug info and exception tables.
  78 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
  79   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  80   unsigned Flavour = DWARFFlavour::X86_64;
  81
  82   if (!Subtarget->is64Bit()) {
  83     if (Subtarget->isTargetDarwin()) {
  84       if (isEH)
  85         Flavour = DWARFFlavour::X86_32_DarwinEH;
  86       else
  87         Flavour = DWARFFlavour::X86_32_Generic;
  88     } else if (Subtarget->isTargetCygMing()) {
  89       // Unsupported by now, just quick fallback
  90       Flavour = DWARFFlavour::X86_32_Generic;
  91     } else {
  92       Flavour = DWARFFlavour::X86_32_Generic;
  93     }
  94   }
  95
  96   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
  97 }
  98
  99 int
 100 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 101   int reg = getX86RegNum(i);
 102   switch (i) {
 103   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 104   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 105   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 106   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 107   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 108   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 109   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 110   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 111   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 112   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 113   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 114   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 115     reg += 8;
 116   }
 117   return reg;
 118 }
 119
 120 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 121 /// specific numbering, which is used in various places encoding instructions.
 122 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 123   switch(RegNo) {
 124   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 125   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 126   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 127   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 128   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 129     return N86::ESP;
 130   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 131     return N86::EBP;
 132   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 133     return N86::ESI;
 134   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 135     return N86::EDI;
 136
 137   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 138     return N86::EAX;
 139   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 140     return N86::ECX;
 141   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 142     return N86::EDX;
 143   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 144     return N86::EBX;
 145   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 146     return N86::ESP;
 147   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 148     return N86::EBP;
 149   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 150     return N86::ESI;
 151   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 152     return N86::EDI;
 153
 154   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 155   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 156     return RegNo-X86::ST0;
 157
 158   case X86::XMM0: case X86::XMM8:
 159   case X86::YMM0: case X86::YMM8: case X86::MM0:
 160     return 0;
 161   case X86::XMM1: case X86::XMM9:
 162   case X86::YMM1: case X86::YMM9: case X86::MM1:
 163     return 1;
 164   case X86::XMM2: case X86::XMM10:
 165   case X86::YMM2: case X86::YMM10: case X86::MM2:
 166     return 2;
 167   case X86::XMM3: case X86::XMM11:
 168   case X86::YMM3: case X86::YMM11: case X86::MM3:
 169     return 3;
 170   case X86::XMM4: case X86::XMM12:
 171   case X86::YMM4: case X86::YMM12: case X86::MM4:
 172     return 4;
 173   case X86::XMM5: case X86::XMM13:
 174   case X86::YMM5: case X86::YMM13: case X86::MM5:
 175     return 5;
 176   case X86::XMM6: case X86::XMM14:
 177   case X86::YMM6: case X86::YMM14: case X86::MM6:
 178     return 6;
 179   case X86::XMM7: case X86::XMM15:
 180   case X86::YMM7: case X86::YMM15: case X86::MM7:
 181     return 7;
 182
 183   case X86::ES: return 0;
 184   case X86::CS: return 1;
 185   case X86::SS: return 2;
 186   case X86::DS: return 3;
 187   case X86::FS: return 4;
 188   case X86::GS: return 5;
 189
 190   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 191   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 192   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 193   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 194   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 195   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 196   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 197   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 198
 199   // Pseudo index registers are equivalent to a "none"
 200   // scaled index (See Intel Manual 2A, table 2-3)
 201   case X86::EIZ:
 202   case X86::RIZ:
 203     return 4;
 204
 205   default:
 206     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 207     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 208     return 0;
 209   }
 210 }
 211
 212 const TargetRegisterClass *
 213 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 214                                           const TargetRegisterClass *B,
 215                                           unsigned SubIdx) const {
 216   switch (SubIdx) {
 217   default: return 0;
 218   case X86::sub_8bit:
 219     if (B == &X86::GR8RegClass) {
 220       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 221         return A;
 222     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 223       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 224           A == &X86::GR64_NOREXRegClass ||
 225           A == &X86::GR64_NOSPRegClass ||
 226           A == &X86::GR64_NOREX_NOSPRegClass)
 227         return &X86::GR64_ABCDRegClass;
 228       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 229                A == &X86::GR32_NOREXRegClass ||
 230                A == &X86::GR32_NOSPRegClass)
 231         return &X86::GR32_ABCDRegClass;
 232       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 233                A == &X86::GR16_NOREXRegClass)
 234         return &X86::GR16_ABCDRegClass;
 235     } else if (B == &X86::GR8_NOREXRegClass) {
 236       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 237           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 238         return &X86::GR64_NOREXRegClass;
 239       else if (A == &X86::GR64_ABCDRegClass)
 240         return &X86::GR64_ABCDRegClass;
 241       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 242                A == &X86::GR32_NOSPRegClass)
 243         return &X86::GR32_NOREXRegClass;
 244       else if (A == &X86::GR32_ABCDRegClass)
 245         return &X86::GR32_ABCDRegClass;
 246       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 247         return &X86::GR16_NOREXRegClass;
 248       else if (A == &X86::GR16_ABCDRegClass)
 249         return &X86::GR16_ABCDRegClass;
 250     }
 251     break;
 252   case X86::sub_8bit_hi:
 253     if (B == &X86::GR8_ABCD_HRegClass ||
 254         B->hasSubClass(&X86::GR8_ABCD_HRegClass))
 255       switch (A->getSize()) {
 256         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 257         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 258         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 259         default: return 0;
 260       }
 261     break;
 262   case X86::sub_16bit:
 263     if (B == &X86::GR16RegClass) {
 264       if (A->getSize() == 4 || A->getSize() == 8)
 265         return A;
 266     } else if (B == &X86::GR16_ABCDRegClass) {
 267       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 268           A == &X86::GR64_NOREXRegClass ||
 269           A == &X86::GR64_NOSPRegClass ||
 270           A == &X86::GR64_NOREX_NOSPRegClass)
 271         return &X86::GR64_ABCDRegClass;
 272       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 273                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 274         return &X86::GR32_ABCDRegClass;
 275     } else if (B == &X86::GR16_NOREXRegClass) {
 276       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 277           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 278         return &X86::GR64_NOREXRegClass;
 279       else if (A == &X86::GR64_ABCDRegClass)
 280         return &X86::GR64_ABCDRegClass;
 281       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 282                A == &X86::GR32_NOSPRegClass)
 283         return &X86::GR32_NOREXRegClass;
 284       else if (A == &X86::GR32_ABCDRegClass)
 285         return &X86::GR64_ABCDRegClass;
 286     }
 287     break;
 288   case X86::sub_32bit:
 289     if (B == &X86::GR32RegClass) {
 290       if (A->getSize() == 8)
 291         return A;
 292     } else if (B == &X86::GR32_NOSPRegClass) {
 293       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 294         return &X86::GR64_NOSPRegClass;
 295       if (A->getSize() == 8)
 296         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 297     } else if (B == &X86::GR32_ABCDRegClass) {
 298       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 299           A == &X86::GR64_NOREXRegClass ||
 300           A == &X86::GR64_NOSPRegClass ||
 301           A == &X86::GR64_NOREX_NOSPRegClass)
 302         return &X86::GR64_ABCDRegClass;
 303     } else if (B == &X86::GR32_NOREXRegClass) {
 304       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 305           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 306         return &X86::GR64_NOREXRegClass;
 307       else if (A == &X86::GR64_ABCDRegClass)
 308         return &X86::GR64_ABCDRegClass;
 309     }
 310     break;
 311   case X86::sub_ss:
 312     if (B == &X86::FR32RegClass)
 313       return A;
 314     break;
 315   case X86::sub_sd:
 316     if (B == &X86::FR64RegClass)
 317       return A;
 318     break;
 319   case X86::sub_xmm:
 320     if (B == &X86::VR128RegClass)
 321       return A;
 322     break;
 323   }
 324   return 0;
 325 }
 326
 327 const TargetRegisterClass*
 328 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 329   const TargetRegisterClass *Super = RC;
 330   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 331   do {
 332     switch (Super->getID()) {
 333     case X86::GR8RegClassID:
 334     case X86::GR16RegClassID:
 335     case X86::GR32RegClassID:
 336     case X86::GR64RegClassID:
 337     case X86::FR32RegClassID:
 338     case X86::FR64RegClassID:
 339     case X86::RFP32RegClassID:
 340     case X86::RFP64RegClassID:
 341     case X86::RFP80RegClassID:
 342     case X86::VR128RegClassID:
 343     case X86::VR256RegClassID:
 344       // Don't return a super-class that would shrink the spill size.
 345       // That can happen with the vector and float classes.
 346       if (Super->getSize() == RC->getSize())
 347         return Super;
 348     }
 349     Super = *I++;
 350   } while (Super);
 351   return RC;
 352 }
 353
 354 const TargetRegisterClass *
 355 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 356   switch (Kind) {
 357   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 358   case 0: // Normal GPRs.
 359     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 360       return &X86::GR64RegClass;
 361     return &X86::GR32RegClass;
 362   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 363     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 364       return &X86::GR64_NOSPRegClass;
 365     return &X86::GR32_NOSPRegClass;
 366   case 2: // Available for tailcall (not callee-saved GPRs).
 367     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 368       return &X86::GR64_TCW64RegClass;
 369     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 370       return &X86::GR64_TCRegClass;
 371     return &X86::GR32_TCRegClass;
 372   }
 373 }
 374
 375 const TargetRegisterClass *
 376 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 377   if (RC == &X86::CCRRegClass) {
 378     if (Is64Bit)
 379       return &X86::GR64RegClass;
 380     else
 381       return &X86::GR32RegClass;
 382   }
 383   return RC;
 384 }
 385
 386 unsigned
 387 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 388                                      MachineFunction &MF) const {
 389   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 390
 391   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 392   switch (RC->getID()) {
 393   default:
 394     return 0;
 395   case X86::GR32RegClassID:
 396     return 4 - FPDiff;
 397   case X86::GR64RegClassID:
 398     return 12 - FPDiff;
 399   case X86::VR128RegClassID:
 400     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 401   case X86::VR64RegClassID:
 402     return 4;
 403   }
 404 }
 405
 406 const unsigned *
 407 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 408   bool callsEHReturn = false;
 409   bool ghcCall = false;
 410
 411   if (MF) {
 412     callsEHReturn = MF->getMMI().callsEHReturn();
 413     const Function *F = MF->getFunction();
 414     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 415   }
 416
 417   static const unsigned GhcCalleeSavedRegs[] = {
 418     0
 419   };
 420
 421   static const unsigned CalleeSavedRegs32Bit[] = {
 422     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 423   };
 424
 425   static const unsigned CalleeSavedRegs32EHRet[] = {
 426     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 427   };
 428
 429   static const unsigned CalleeSavedRegs64Bit[] = {
 430     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 431   };
 432
 433   static const unsigned CalleeSavedRegs64EHRet[] = {
 434     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 435     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 436   };
 437
 438   static const unsigned CalleeSavedRegsWin64[] = {
 439     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 440     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 441     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 442     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 443     X86::XMM14, X86::XMM15, 0
 444   };
 445
 446   if (ghcCall) {
 447     return GhcCalleeSavedRegs;
 448   } else if (Is64Bit) {
 449     if (IsWin64)
 450       return CalleeSavedRegsWin64;
 451     else
 452       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 453   } else {
 454     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 455   }
 456 }
 457
 458 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 459   BitVector Reserved(getNumRegs());
 460   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 461
 462   // Set the stack-pointer register and its aliases as reserved.
 463   Reserved.set(X86::RSP);
 464   Reserved.set(X86::ESP);
 465   Reserved.set(X86::SP);
 466   Reserved.set(X86::SPL);
 467
 468   // Set the instruction pointer register and its aliases as reserved.
 469   Reserved.set(X86::RIP);
 470   Reserved.set(X86::EIP);
 471   Reserved.set(X86::IP);
 472
 473   // Set the frame-pointer register and its aliases as reserved if needed.
 474   if (TFI->hasFP(MF)) {
 475     Reserved.set(X86::RBP);
 476     Reserved.set(X86::EBP);
 477     Reserved.set(X86::BP);
 478     Reserved.set(X86::BPL);
 479   }
 480
 481   // Mark the x87 stack registers as reserved, since they don't behave normally
 482   // with respect to liveness. We don't fully model the effects of x87 stack
 483   // pushes and pops after stackification.
 484   Reserved.set(X86::ST0);
 485   Reserved.set(X86::ST1);
 486   Reserved.set(X86::ST2);
 487   Reserved.set(X86::ST3);
 488   Reserved.set(X86::ST4);
 489   Reserved.set(X86::ST5);
 490   Reserved.set(X86::ST6);
 491   Reserved.set(X86::ST7);
 492
 493   // Mark the segment registers as reserved.
 494   Reserved.set(X86::CS);
 495   Reserved.set(X86::SS);
 496   Reserved.set(X86::DS);
 497   Reserved.set(X86::ES);
 498   Reserved.set(X86::FS);
 499   Reserved.set(X86::GS);
 500
 501   return Reserved;
 502 }
 503
 504 //===----------------------------------------------------------------------===//
 505 // Stack Frame Processing methods
 506 //===----------------------------------------------------------------------===//
 507
 508 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 509   const MachineFrameInfo *MFI = MF.getFrameInfo();
 510   return (RealignStack &&
 511           !MFI->hasVarSizedObjects());
 512 }
 513
 514 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 515   const MachineFrameInfo *MFI = MF.getFrameInfo();
 516   const Function *F = MF.getFunction();
 517   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 518                                F->hasFnAttr(Attribute::StackAlignment));
 519
 520   // FIXME: Currently we don't support stack realignment for functions with
 521   //        variable-sized allocas.
 522   // FIXME: It's more complicated than this...
 523   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 524     report_fatal_error(
 525       "Stack realignment in presence of dynamic allocas is not supported");
 526
 527   // If we've requested that we force align the stack do so now.
 528   if (ForceStackAlign)
 529     return canRealignStack(MF);
 530
 531   return requiresRealignment && canRealignStack(MF);
 532 }
 533
 534 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 535                                            unsigned Reg, int &FrameIdx) const {
 536   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 537
 538   if (Reg == FramePtr && TFI->hasFP(MF)) {
 539     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 540     return true;
 541   }
 542   return false;
 543 }
 544
 545 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 546   if (is64Bit) {
 547     if (isInt<8>(Imm))
 548       return X86::SUB64ri8;
 549     return X86::SUB64ri32;
 550   } else {
 551     if (isInt<8>(Imm))
 552       return X86::SUB32ri8;
 553     return X86::SUB32ri;
 554   }
 555 }
 556
 557 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 558   if (is64Bit) {
 559     if (isInt<8>(Imm))
 560       return X86::ADD64ri8;
 561     return X86::ADD64ri32;
 562   } else {
 563     if (isInt<8>(Imm))
 564       return X86::ADD32ri8;
 565     return X86::ADD32ri;
 566   }
 567 }
 568
 569 void X86RegisterInfo::
 570 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 571                               MachineBasicBlock::iterator I) const {
 572   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 573   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 574   int Opcode = I->getOpcode();
 575   bool isDestroy = Opcode == getCallFrameDestroyOpcode();
 576   DebugLoc DL = I->getDebugLoc();
 577   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 578   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 579   I = MBB.erase(I);
 580
 581   if (!reseveCallFrame) {
 582     // If the stack pointer can be changed after prologue, turn the
 583     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 584     // adjcallstackdown instruction into 'add ESP, <amt>'
 585     // TODO: consider using push / pop instead of sub + store / add
 586     if (Amount == 0)
 587       return;
 588
 589     // We need to keep the stack aligned properly.  To do this, we round the
 590     // amount of space needed for the outgoing arguments up to the next
 591     // alignment boundary.
 592     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 593
 594     MachineInstr *New = 0;
 595     if (Opcode == getCallFrameSetupOpcode()) {
 596       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 597                     StackPtr)
 598         .addReg(StackPtr)
 599         .addImm(Amount);
 600     } else {
 601       assert(Opcode == getCallFrameDestroyOpcode());
 602
 603       // Factor out the amount the callee already popped.
 604       Amount -= CalleeAmt;
 605
 606       if (Amount) {
 607         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 608         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 609           .addReg(StackPtr).addImm(Amount);
 610       }
 611     }
 612
 613     if (New) {
 614       // The EFLAGS implicit def is dead.
 615       New->getOperand(3).setIsDead();
 616
 617       // Replace the pseudo instruction with a new instruction.
 618       MBB.insert(I, New);
 619     }
 620
 621     return;
 622   }
 623
 624   if (Opcode == getCallFrameDestroyOpcode() && CalleeAmt) {
 625     // If we are performing frame pointer elimination and if the callee pops
 626     // something off the stack pointer, add it back.  We do this until we have
 627     // more advanced stack pointer tracking ability.
 628     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 629     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 630       .addReg(StackPtr).addImm(CalleeAmt);
 631
 632     // The EFLAGS implicit def is dead.
 633     New->getOperand(3).setIsDead();
 634     MBB.insert(I, New);
 635   }
 636 }
 637
 638 void
 639 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 640                                      int SPAdj, RegScavenger *RS) const{
 641   assert(SPAdj == 0 && "Unexpected");
 642
 643   unsigned i = 0;
 644   MachineInstr &MI = *II;
 645   MachineFunction &MF = *MI.getParent()->getParent();
 646   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 647
 648   while (!MI.getOperand(i).isFI()) {
 649     ++i;
 650     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 651   }
 652
 653   int FrameIndex = MI.getOperand(i).getIndex();
 654   unsigned BasePtr;
 655
 656   unsigned Opc = MI.getOpcode();
 657   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 658   if (needsStackRealignment(MF))
 659     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 660   else if (AfterFPPop)
 661     BasePtr = StackPtr;
 662   else
 663     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 664
 665   // This must be part of a four operand memory reference.  Replace the
 666   // FrameIndex with base register with EBP.  Add an offset to the offset.
 667   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 668
 669   // Now add the frame object offset to the offset from EBP.
 670   int FIOffset;
 671   if (AfterFPPop) {
 672     // Tail call jmp happens after FP is popped.
 673     const MachineFrameInfo *MFI = MF.getFrameInfo();
 674     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 675   } else
 676     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 677
 678   if (MI.getOperand(i+3).isImm()) {
 679     // Offset is a 32-bit integer.
 680     int Offset = FIOffset + (int)(MI.getOperand(i + 3).getImm());
 681     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 682   } else {
 683     // Offset is symbolic. This is extremely rare.
 684     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 685     MI.getOperand(i+3).setOffset(Offset);
 686   }
 687 }
 688
 689 unsigned X86RegisterInfo::getRARegister() const {
 690   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 691                  : X86::EIP;    // Should have dwarf #8.
 692 }
 693
 694 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 695   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 696   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 697 }
 698
 699 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 700   llvm_unreachable("What is the exception register");
 701   return 0;
 702 }
 703
 704 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 705   llvm_unreachable("What is the exception handler register");
 706   return 0;
 707 }
 708
 709 namespace llvm {
 710 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 711   switch (VT.getSimpleVT().SimpleTy) {
 712   default: return Reg;
 713   case MVT::i8:
 714     if (High) {
 715       switch (Reg) {
 716       default: return 0;
 717       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 718         return X86::AH;
 719       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 720         return X86::DH;
 721       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 722         return X86::CH;
 723       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 724         return X86::BH;
 725       }
 726     } else {
 727       switch (Reg) {
 728       default: return 0;
 729       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 730         return X86::AL;
 731       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 732         return X86::DL;
 733       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 734         return X86::CL;
 735       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 736         return X86::BL;
 737       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 738         return X86::SIL;
 739       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 740         return X86::DIL;
 741       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 742         return X86::BPL;
 743       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 744         return X86::SPL;
 745       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 746         return X86::R8B;
 747       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 748         return X86::R9B;
 749       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 750         return X86::R10B;
 751       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 752         return X86::R11B;
 753       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 754         return X86::R12B;
 755       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 756         return X86::R13B;
 757       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 758         return X86::R14B;
 759       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 760         return X86::R15B;
 761       }
 762     }
 763   case MVT::i16:
 764     switch (Reg) {
 765     default: return Reg;
 766     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 767       return X86::AX;
 768     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 769       return X86::DX;
 770     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 771       return X86::CX;
 772     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 773       return X86::BX;
 774     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 775       return X86::SI;
 776     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 777       return X86::DI;
 778     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 779       return X86::BP;
 780     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 781       return X86::SP;
 782     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 783       return X86::R8W;
 784     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 785       return X86::R9W;
 786     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 787       return X86::R10W;
 788     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 789       return X86::R11W;
 790     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 791       return X86::R12W;
 792     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 793       return X86::R13W;
 794     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 795       return X86::R14W;
 796     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 797       return X86::R15W;
 798     }
 799   case MVT::i32:
 800     switch (Reg) {
 801     default: return Reg;
 802     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 803       return X86::EAX;
 804     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 805       return X86::EDX;
 806     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 807       return X86::ECX;
 808     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 809       return X86::EBX;
 810     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 811       return X86::ESI;
 812     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 813       return X86::EDI;
 814     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 815       return X86::EBP;
 816     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 817       return X86::ESP;
 818     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 819       return X86::R8D;
 820     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 821       return X86::R9D;
 822     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 823       return X86::R10D;
 824     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 825       return X86::R11D;
 826     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 827       return X86::R12D;
 828     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 829       return X86::R13D;
 830     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 831       return X86::R14D;
 832     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 833       return X86::R15D;
 834     }
 835   case MVT::i64:
 836     switch (Reg) {
 837     default: return Reg;
 838     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 839       return X86::RAX;
 840     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 841       return X86::RDX;
 842     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 843       return X86::RCX;
 844     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 845       return X86::RBX;
 846     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 847       return X86::RSI;
 848     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 849       return X86::RDI;
 850     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 851       return X86::RBP;
 852     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 853       return X86::RSP;
 854     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 855       return X86::R8;
 856     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 857       return X86::R9;
 858     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 859       return X86::R10;
 860     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 861       return X86::R11;
 862     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 863       return X86::R12;
 864     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 865       return X86::R13;
 866     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 867       return X86::R14;
 868     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 869       return X86::R15;
 870     }
 871   }
 872
 873   return Reg;
 874 }
 875 }
 876
 877 #include "X86GenRegisterInfo.inc"
 878
 879 namespace {
 880   struct MSAH : public MachineFunctionPass {
 881     static char ID;
 882     MSAH() : MachineFunctionPass(ID) {}
 883
 884     virtual bool runOnMachineFunction(MachineFunction &MF) {
 885       const X86TargetMachine *TM =
 886         static_cast<const X86TargetMachine *>(&MF.getTarget());
 887       const X86RegisterInfo *X86RI = TM->getRegisterInfo();
 888       MachineRegisterInfo &RI = MF.getRegInfo();
 889       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 890       unsigned StackAlignment = X86RI->getStackAlignment();
 891
 892       // Be over-conservative: scan over all vreg defs and find whether vector
 893       // registers are used. If yes, there is a possibility that vector register
 894       // will be spilled and thus require dynamic stack realignment.
 895       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 896         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 897         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 898           FuncInfo->setReserveFP(true);
 899           return true;
 900         }
 901       }
 902       // Nothing to do
 903       return false;
 904     }
 905
 906     virtual const char *getPassName() const {
 907       return "X86 Maximal Stack Alignment Check";
 908     }
 909
 910     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 911       AU.setPreservesCFG();
 912       MachineFunctionPass::getAnalysisUsage(AU);
 913     }
 914   };
 915
 916   char MSAH::ID = 0;
 917 }
 918
 919 FunctionPass*
 920 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }