lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineModuleInfo.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Target/TargetFrameLowering.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/STLExtras.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/CommandLine.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  58                                  const TargetInstrInfo &tii)
  59   : X86GenRegisterInfo(tm.getSubtarget<X86Subtarget>().is64Bit()
  60                          ? X86::RIP : X86::EIP,
  61                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  62                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true)),
  63                        TM(tm), TII(tii) {
  64   X86_MC::InitLLVM2SEHRegisterMapping(this);
  65
  66   // Cache some information.
  67   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  68   Is64Bit = Subtarget->is64Bit();
  69   IsWin64 = Subtarget->isTargetWin64();
  70
  71   if (Is64Bit) {
  72     SlotSize = 8;
  73     StackPtr = X86::RSP;
  74     FramePtr = X86::RBP;
  75   } else {
  76     SlotSize = 4;
  77     StackPtr = X86::ESP;
  78     FramePtr = X86::EBP;
  79   }
  80   // Use a callee-saved register as the base pointer.  These registers must
  81   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  82   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  83   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  84 }
  85
  86 /// getCompactUnwindRegNum - This function maps the register to the number for
  87 /// compact unwind encoding. Return -1 if the register isn't valid.
  88 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  89   switch (getLLVMRegNum(RegNum, isEH)) {
  90   case X86::EBX: case X86::RBX: return 1;
  91   case X86::ECX: case X86::R12: return 2;
  92   case X86::EDX: case X86::R13: return 3;
  93   case X86::EDI: case X86::R14: return 4;
  94   case X86::ESI: case X86::R15: return 5;
  95   case X86::EBP: case X86::RBP: return 6;
  96   }
  97
  98   return -1;
  99 }
 100
 101 bool
 102 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
 103   // Only enable when post-RA scheduling is enabled and this is needed.
 104   return TM.getSubtargetImpl()->postRAScheduler();
 105 }
 106
 107 int
 108 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 109   return getEncodingValue(i);
 110 }
 111
 112 const TargetRegisterClass *
 113 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 114                                        unsigned Idx) const {
 115   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 116   // It behaves just like the sub_8bit_hi index.
 117   if (!Is64Bit && Idx == X86::sub_8bit)
 118     Idx = X86::sub_8bit_hi;
 119
 120   // Forward to TableGen's default version.
 121   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 122 }
 123
 124 const TargetRegisterClass *
 125 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 126                                           const TargetRegisterClass *B,
 127                                           unsigned SubIdx) const {
 128   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 129   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 130     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 131     if (!A)
 132       return 0;
 133   }
 134   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 135 }
 136
 137 const TargetRegisterClass*
 138 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 139   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 140   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 141   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 142   // reigster class inflation.
 143   //
 144   // The GR8_NOREX class is always used in a way that won't be constrained to a
 145   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 146   // full GR8 class.
 147   if (RC == &X86::GR8_NOREXRegClass)
 148     return RC;
 149
 150   const TargetRegisterClass *Super = RC;
 151   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 152   do {
 153     switch (Super->getID()) {
 154     case X86::GR8RegClassID:
 155     case X86::GR16RegClassID:
 156     case X86::GR32RegClassID:
 157     case X86::GR64RegClassID:
 158     case X86::FR32RegClassID:
 159     case X86::FR64RegClassID:
 160     case X86::RFP32RegClassID:
 161     case X86::RFP64RegClassID:
 162     case X86::RFP80RegClassID:
 163     case X86::VR128RegClassID:
 164     case X86::VR256RegClassID:
 165       // Don't return a super-class that would shrink the spill size.
 166       // That can happen with the vector and float classes.
 167       if (Super->getSize() == RC->getSize())
 168         return Super;
 169     }
 170     Super = *I++;
 171   } while (Super);
 172   return RC;
 173 }
 174
 175 const TargetRegisterClass *
 176 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
 177                                                                          const {
 178   switch (Kind) {
 179   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 180   case 0: // Normal GPRs.
 181     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 182       return &X86::GR64RegClass;
 183     return &X86::GR32RegClass;
 184   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 185     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 186       return &X86::GR64_NOSPRegClass;
 187     return &X86::GR32_NOSPRegClass;
 188   case 2: // Available for tailcall (not callee-saved GPRs).
 189     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 190       return &X86::GR64_TCW64RegClass;
 191     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 192       return &X86::GR64_TCRegClass;
 193     return &X86::GR32_TCRegClass;
 194   }
 195 }
 196
 197 const TargetRegisterClass *
 198 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 199   if (RC == &X86::CCRRegClass) {
 200     if (Is64Bit)
 201       return &X86::GR64RegClass;
 202     else
 203       return &X86::GR32RegClass;
 204   }
 205   return RC;
 206 }
 207
 208 unsigned
 209 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 210                                      MachineFunction &MF) const {
 211   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 212
 213   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 214   switch (RC->getID()) {
 215   default:
 216     return 0;
 217   case X86::GR32RegClassID:
 218     return 4 - FPDiff;
 219   case X86::GR64RegClassID:
 220     return 12 - FPDiff;
 221   case X86::VR128RegClassID:
 222     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 223   case X86::VR64RegClassID:
 224     return 4;
 225   }
 226 }
 227
 228 const uint16_t *
 229 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 230   bool callsEHReturn = false;
 231   bool ghcCall = false;
 232   bool oclBiCall = false;
 233   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 234
 235   if (MF) {
 236     callsEHReturn = MF->getMMI().callsEHReturn();
 237     const Function *F = MF->getFunction();
 238     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 239     oclBiCall = (F ? F->getCallingConv() == CallingConv::Intel_OCL_BI : false);
 240   }
 241
 242   if (ghcCall)
 243     return CSR_NoRegs_SaveList;
 244   if (oclBiCall) {
 245     if (HasAVX && IsWin64)
 246         return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 247     if (HasAVX && Is64Bit)
 248         return CSR_64_Intel_OCL_BI_AVX_SaveList;
 249     if (!HasAVX && !IsWin64 && Is64Bit)
 250         return CSR_64_Intel_OCL_BI_SaveList;
 251   }
 252   if (Is64Bit) {
 253     if (IsWin64)
 254       return CSR_Win64_SaveList;
 255     if (callsEHReturn)
 256       return CSR_64EHRet_SaveList;
 257     return CSR_64_SaveList;
 258   }
 259   if (callsEHReturn)
 260     return CSR_32EHRet_SaveList;
 261   return CSR_32_SaveList;
 262 }
 263
 264 const uint32_t*
 265 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 266   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 267
 268   if (CC == CallingConv::Intel_OCL_BI) {
 269     if (IsWin64 && HasAVX)
 270       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 271     if (Is64Bit && HasAVX)
 272       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 273     if (!HasAVX && !IsWin64 && Is64Bit)
 274       return CSR_64_Intel_OCL_BI_RegMask;
 275   }
 276   if (CC == CallingConv::GHC)
 277     return CSR_NoRegs_RegMask;
 278   if (!Is64Bit)
 279     return CSR_32_RegMask;
 280   if (IsWin64)
 281     return CSR_Win64_RegMask;
 282   return CSR_64_RegMask;
 283 }
 284
 285 const uint32_t*
 286 X86RegisterInfo::getNoPreservedMask() const {
 287   return CSR_NoRegs_RegMask;
 288 }
 289
 290 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 291   BitVector Reserved(getNumRegs());
 292   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 293
 294   // Set the stack-pointer register and its aliases as reserved.
 295   Reserved.set(X86::RSP);
 296   for (MCSubRegIterator I(X86::RSP, this); I.isValid(); ++I)
 297     Reserved.set(*I);
 298
 299   // Set the instruction pointer register and its aliases as reserved.
 300   Reserved.set(X86::RIP);
 301   for (MCSubRegIterator I(X86::RIP, this); I.isValid(); ++I)
 302     Reserved.set(*I);
 303
 304   // Set the frame-pointer register and its aliases as reserved if needed.
 305   if (TFI->hasFP(MF)) {
 306     Reserved.set(X86::RBP);
 307     for (MCSubRegIterator I(X86::RBP, this); I.isValid(); ++I)
 308       Reserved.set(*I);
 309   }
 310
 311   // Set the base-pointer register and its aliases as reserved if needed.
 312   if (hasBasePointer(MF)) {
 313     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 314     const uint32_t* RegMask = getCallPreservedMask(CC);
 315     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 316       report_fatal_error(
 317         "Stack realignment in presence of dynamic allocas is not supported with"
 318         "this calling convention.");
 319
 320     Reserved.set(getBaseRegister());
 321     for (MCSubRegIterator I(getBaseRegister(), this); I.isValid(); ++I)
 322       Reserved.set(*I);
 323   }
 324
 325   // Mark the segment registers as reserved.
 326   Reserved.set(X86::CS);
 327   Reserved.set(X86::SS);
 328   Reserved.set(X86::DS);
 329   Reserved.set(X86::ES);
 330   Reserved.set(X86::FS);
 331   Reserved.set(X86::GS);
 332
 333   // Mark the floating point stack registers as reserved.
 334   Reserved.set(X86::ST0);
 335   Reserved.set(X86::ST1);
 336   Reserved.set(X86::ST2);
 337   Reserved.set(X86::ST3);
 338   Reserved.set(X86::ST4);
 339   Reserved.set(X86::ST5);
 340   Reserved.set(X86::ST6);
 341   Reserved.set(X86::ST7);
 342
 343   // Reserve the registers that only exist in 64-bit mode.
 344   if (!Is64Bit) {
 345     // These 8-bit registers are part of the x86-64 extension even though their
 346     // super-registers are old 32-bits.
 347     Reserved.set(X86::SIL);
 348     Reserved.set(X86::DIL);
 349     Reserved.set(X86::BPL);
 350     Reserved.set(X86::SPL);
 351
 352     for (unsigned n = 0; n != 8; ++n) {
 353       // R8, R9, ...
 354       static const uint16_t GPR64[] = {
 355         X86::R8,  X86::R9,  X86::R10, X86::R11,
 356         X86::R12, X86::R13, X86::R14, X86::R15
 357       };
 358       for (MCRegAliasIterator AI(GPR64[n], this, true); AI.isValid(); ++AI)
 359         Reserved.set(*AI);
 360
 361       // XMM8, XMM9, ...
 362       assert(X86::XMM15 == X86::XMM8+7);
 363       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 364         Reserved.set(*AI);
 365     }
 366   }
 367
 368   return Reserved;
 369 }
 370
 371 //===----------------------------------------------------------------------===//
 372 // Stack Frame Processing methods
 373 //===----------------------------------------------------------------------===//
 374
 375 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 376    const MachineFrameInfo *MFI = MF.getFrameInfo();
 377
 378    if (!EnableBasePointer)
 379      return false;
 380
 381    // When we need stack realignment and there are dynamic allocas, we can't
 382    // reference off of the stack pointer, so we reserve a base pointer.
 383    if (needsStackRealignment(MF) && MFI->hasVarSizedObjects())
 384      return true;
 385
 386    return false;
 387 }
 388
 389 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 390   const MachineFrameInfo *MFI = MF.getFrameInfo();
 391   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 392   if (!MF.getTarget().Options.RealignStack)
 393     return false;
 394
 395   // Stack realignment requires a frame pointer.  If we already started
 396   // register allocation with frame pointer elimination, it is too late now.
 397   if (!MRI->canReserveReg(FramePtr))
 398     return false;
 399
 400   // If a base pointer is necessary.  Check that it isn't too late to reserve
 401   // it.
 402   if (MFI->hasVarSizedObjects())
 403     return MRI->canReserveReg(BasePtr);
 404   return true;
 405 }
 406
 407 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 408   const MachineFrameInfo *MFI = MF.getFrameInfo();
 409   const Function *F = MF.getFunction();
 410   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 411   bool requiresRealignment =
 412     ((MFI->getMaxAlignment() > StackAlign) ||
 413      F->getFnAttributes().hasAttribute(Attributes::StackAlignment));
 414
 415   // If we've requested that we force align the stack do so now.
 416   if (ForceStackAlign)
 417     return canRealignStack(MF);
 418
 419   return requiresRealignment && canRealignStack(MF);
 420 }
 421
 422 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 423                                            unsigned Reg, int &FrameIdx) const {
 424   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 425
 426   if (Reg == FramePtr && TFI->hasFP(MF)) {
 427     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 428     return true;
 429   }
 430   return false;
 431 }
 432
 433 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 434   if (is64Bit) {
 435     if (isInt<8>(Imm))
 436       return X86::SUB64ri8;
 437     return X86::SUB64ri32;
 438   } else {
 439     if (isInt<8>(Imm))
 440       return X86::SUB32ri8;
 441     return X86::SUB32ri;
 442   }
 443 }
 444
 445 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 446   if (is64Bit) {
 447     if (isInt<8>(Imm))
 448       return X86::ADD64ri8;
 449     return X86::ADD64ri32;
 450   } else {
 451     if (isInt<8>(Imm))
 452       return X86::ADD32ri8;
 453     return X86::ADD32ri;
 454   }
 455 }
 456
 457 void X86RegisterInfo::
 458 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 459                               MachineBasicBlock::iterator I) const {
 460   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 461   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 462   int Opcode = I->getOpcode();
 463   bool isDestroy = Opcode == TII.getCallFrameDestroyOpcode();
 464   DebugLoc DL = I->getDebugLoc();
 465   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 466   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 467   I = MBB.erase(I);
 468
 469   if (!reseveCallFrame) {
 470     // If the stack pointer can be changed after prologue, turn the
 471     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 472     // adjcallstackdown instruction into 'add ESP, <amt>'
 473     // TODO: consider using push / pop instead of sub + store / add
 474     if (Amount == 0)
 475       return;
 476
 477     // We need to keep the stack aligned properly.  To do this, we round the
 478     // amount of space needed for the outgoing arguments up to the next
 479     // alignment boundary.
 480     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 481     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 482
 483     MachineInstr *New = 0;
 484     if (Opcode == TII.getCallFrameSetupOpcode()) {
 485       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 486                     StackPtr)
 487         .addReg(StackPtr)
 488         .addImm(Amount);
 489     } else {
 490       assert(Opcode == TII.getCallFrameDestroyOpcode());
 491
 492       // Factor out the amount the callee already popped.
 493       Amount -= CalleeAmt;
 494
 495       if (Amount) {
 496         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 497         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 498           .addReg(StackPtr).addImm(Amount);
 499       }
 500     }
 501
 502     if (New) {
 503       // The EFLAGS implicit def is dead.
 504       New->getOperand(3).setIsDead();
 505
 506       // Replace the pseudo instruction with a new instruction.
 507       MBB.insert(I, New);
 508     }
 509
 510     return;
 511   }
 512
 513   if (Opcode == TII.getCallFrameDestroyOpcode() && CalleeAmt) {
 514     // If we are performing frame pointer elimination and if the callee pops
 515     // something off the stack pointer, add it back.  We do this until we have
 516     // more advanced stack pointer tracking ability.
 517     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 518     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 519       .addReg(StackPtr).addImm(CalleeAmt);
 520
 521     // The EFLAGS implicit def is dead.
 522     New->getOperand(3).setIsDead();
 523
 524     // We are not tracking the stack pointer adjustment by the callee, so make
 525     // sure we restore the stack pointer immediately after the call, there may
 526     // be spill code inserted between the CALL and ADJCALLSTACKUP instructions.
 527     MachineBasicBlock::iterator B = MBB.begin();
 528     while (I != B && !llvm::prior(I)->isCall())
 529       --I;
 530     MBB.insert(I, New);
 531   }
 532 }
 533
 534 void
 535 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 536                                      int SPAdj, RegScavenger *RS) const {
 537   assert(SPAdj == 0 && "Unexpected");
 538
 539   unsigned i = 0;
 540   MachineInstr &MI = *II;
 541   MachineFunction &MF = *MI.getParent()->getParent();
 542   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 543
 544   while (!MI.getOperand(i).isFI()) {
 545     ++i;
 546     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 547   }
 548
 549   int FrameIndex = MI.getOperand(i).getIndex();
 550   unsigned BasePtr;
 551
 552   unsigned Opc = MI.getOpcode();
 553   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 554   if (hasBasePointer(MF))
 555     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 556   else if (needsStackRealignment(MF))
 557     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 558   else if (AfterFPPop)
 559     BasePtr = StackPtr;
 560   else
 561     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 562
 563   // This must be part of a four operand memory reference.  Replace the
 564   // FrameIndex with base register with EBP.  Add an offset to the offset.
 565   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 566
 567   // Now add the frame object offset to the offset from EBP.
 568   int FIOffset;
 569   if (AfterFPPop) {
 570     // Tail call jmp happens after FP is popped.
 571     const MachineFrameInfo *MFI = MF.getFrameInfo();
 572     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 573   } else
 574     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 575
 576   if (MI.getOperand(i+3).isImm()) {
 577     // Offset is a 32-bit integer.
 578     int Imm = (int)(MI.getOperand(i + 3).getImm());
 579     int Offset = FIOffset + Imm;
 580     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 581            "Requesting 64-bit offset in 32-bit immediate!");
 582     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 583   } else {
 584     // Offset is symbolic. This is extremely rare.
 585     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 586     MI.getOperand(i+3).setOffset(Offset);
 587   }
 588 }
 589
 590 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 591   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 592   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 593 }
 594
 595 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 596   llvm_unreachable("What is the exception register");
 597 }
 598
 599 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 600   llvm_unreachable("What is the exception handler register");
 601 }
 602
 603 namespace llvm {
 604 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 605                                 bool High) {
 606   switch (VT) {
 607   default: llvm_unreachable("Unexpected VT");
 608   case MVT::i8:
 609     if (High) {
 610       switch (Reg) {
 611       default: return getX86SubSuperRegister(Reg, MVT::i64, High);
 612       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 613         return X86::AH;
 614       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 615         return X86::DH;
 616       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 617         return X86::CH;
 618       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 619         return X86::BH;
 620       }
 621     } else {
 622       switch (Reg) {
 623       default: llvm_unreachable("Unexpected register");
 624       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 625         return X86::AL;
 626       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 627         return X86::DL;
 628       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 629         return X86::CL;
 630       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 631         return X86::BL;
 632       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 633         return X86::SIL;
 634       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 635         return X86::DIL;
 636       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 637         return X86::BPL;
 638       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 639         return X86::SPL;
 640       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 641         return X86::R8B;
 642       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 643         return X86::R9B;
 644       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 645         return X86::R10B;
 646       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 647         return X86::R11B;
 648       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 649         return X86::R12B;
 650       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 651         return X86::R13B;
 652       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 653         return X86::R14B;
 654       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 655         return X86::R15B;
 656       }
 657     }
 658   case MVT::i16:
 659     switch (Reg) {
 660     default: llvm_unreachable("Unexpected register");
 661     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 662       return X86::AX;
 663     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 664       return X86::DX;
 665     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 666       return X86::CX;
 667     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 668       return X86::BX;
 669     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 670       return X86::SI;
 671     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 672       return X86::DI;
 673     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 674       return X86::BP;
 675     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 676       return X86::SP;
 677     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 678       return X86::R8W;
 679     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 680       return X86::R9W;
 681     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 682       return X86::R10W;
 683     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 684       return X86::R11W;
 685     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 686       return X86::R12W;
 687     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 688       return X86::R13W;
 689     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 690       return X86::R14W;
 691     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 692       return X86::R15W;
 693     }
 694   case MVT::i32:
 695     switch (Reg) {
 696     default: llvm_unreachable("Unexpected register");
 697     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 698       return X86::EAX;
 699     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 700       return X86::EDX;
 701     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 702       return X86::ECX;
 703     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 704       return X86::EBX;
 705     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 706       return X86::ESI;
 707     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 708       return X86::EDI;
 709     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 710       return X86::EBP;
 711     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 712       return X86::ESP;
 713     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 714       return X86::R8D;
 715     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 716       return X86::R9D;
 717     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 718       return X86::R10D;
 719     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 720       return X86::R11D;
 721     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 722       return X86::R12D;
 723     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 724       return X86::R13D;
 725     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 726       return X86::R14D;
 727     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 728       return X86::R15D;
 729     }
 730   case MVT::i64:
 731     // For 64-bit mode if we've requested a "high" register and the
 732     // Q or r constraints we want one of these high registers or
 733     // just the register name otherwise.
 734     if (High) {
 735       switch (Reg) {
 736       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 737         return X86::SI;
 738       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 739         return X86::DI;
 740       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 741         return X86::BP;
 742       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 743         return X86::SP;
 744       // Fallthrough.
 745       }
 746     }
 747     switch (Reg) {
 748     default: llvm_unreachable("Unexpected register");
 749     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 750       return X86::RAX;
 751     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 752       return X86::RDX;
 753     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 754       return X86::RCX;
 755     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 756       return X86::RBX;
 757     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 758       return X86::RSI;
 759     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 760       return X86::RDI;
 761     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 762       return X86::RBP;
 763     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 764       return X86::RSP;
 765     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 766       return X86::R8;
 767     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 768       return X86::R9;
 769     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 770       return X86::R10;
 771     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 772       return X86::R11;
 773     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 774       return X86::R12;
 775     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 776       return X86::R13;
 777     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 778       return X86::R14;
 779     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 780       return X86::R15;
 781     }
 782   }
 783 }
 784 }
 785
 786 namespace {
 787   struct MSAH : public MachineFunctionPass {
 788     static char ID;
 789     MSAH() : MachineFunctionPass(ID) {}
 790
 791     virtual bool runOnMachineFunction(MachineFunction &MF) {
 792       const X86TargetMachine *TM =
 793         static_cast<const X86TargetMachine *>(&MF.getTarget());
 794       const TargetFrameLowering *TFI = TM->getFrameLowering();
 795       MachineRegisterInfo &RI = MF.getRegInfo();
 796       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 797       unsigned StackAlignment = TFI->getStackAlignment();
 798
 799       // Be over-conservative: scan over all vreg defs and find whether vector
 800       // registers are used. If yes, there is a possibility that vector register
 801       // will be spilled and thus require dynamic stack realignment.
 802       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 803         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 804         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 805           FuncInfo->setForceFramePointer(true);
 806           return true;
 807         }
 808       }
 809       // Nothing to do
 810       return false;
 811     }
 812
 813     virtual const char *getPassName() const {
 814       return "X86 Maximal Stack Alignment Check";
 815     }
 816
 817     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 818       AU.setPreservesCFG();
 819       MachineFunctionPass::getAnalysisUsage(AU);
 820     }
 821   };
 822
 823   char MSAH::ID = 0;
 824 }
 825
 826 FunctionPass*
 827 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }