lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineModuleInfo.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Target/TargetFrameLowering.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/STLExtras.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/CommandLine.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  58                                  const TargetInstrInfo &tii)
  59   : X86GenRegisterInfo(tm.getSubtarget<X86Subtarget>().is64Bit()
  60                          ? X86::RIP : X86::EIP,
  61                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  62                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true)),
  63                        TM(tm), TII(tii) {
  64   X86_MC::InitLLVM2SEHRegisterMapping(this);
  65
  66   // Cache some information.
  67   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  68   Is64Bit = Subtarget->is64Bit();
  69   IsWin64 = Subtarget->isTargetWin64();
  70
  71   if (Is64Bit) {
  72     SlotSize = 8;
  73     StackPtr = X86::RSP;
  74     FramePtr = X86::RBP;
  75   } else {
  76     SlotSize = 4;
  77     StackPtr = X86::ESP;
  78     FramePtr = X86::EBP;
  79   }
  80   // Use a callee-saved register as the base pointer.  These registers must
  81   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  82   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  83   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  84 }
  85
  86 /// getCompactUnwindRegNum - This function maps the register to the number for
  87 /// compact unwind encoding. Return -1 if the register isn't valid.
  88 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  89   switch (getLLVMRegNum(RegNum, isEH)) {
  90   case X86::EBX: case X86::RBX: return 1;
  91   case X86::ECX: case X86::R12: return 2;
  92   case X86::EDX: case X86::R13: return 3;
  93   case X86::EDI: case X86::R14: return 4;
  94   case X86::ESI: case X86::R15: return 5;
  95   case X86::EBP: case X86::RBP: return 6;
  96   }
  97
  98   return -1;
  99 }
 100
 101 bool
 102 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
 103   // Only enable when post-RA scheduling is enabled and this is needed.
 104   return TM.getSubtargetImpl()->postRAScheduler();
 105 }
 106
 107 int
 108 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 109   return getEncodingValue(i);
 110 }
 111
 112 const TargetRegisterClass *
 113 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 114                                        unsigned Idx) const {
 115   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 116   // It behaves just like the sub_8bit_hi index.
 117   if (!Is64Bit && Idx == X86::sub_8bit)
 118     Idx = X86::sub_8bit_hi;
 119
 120   // Forward to TableGen's default version.
 121   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 122 }
 123
 124 const TargetRegisterClass *
 125 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 126                                           const TargetRegisterClass *B,
 127                                           unsigned SubIdx) const {
 128   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 129   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 130     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 131     if (!A)
 132       return 0;
 133   }
 134   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 135 }
 136
 137 const TargetRegisterClass*
 138 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 139   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 140   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 141   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 142   // reigster class inflation.
 143   //
 144   // The GR8_NOREX class is always used in a way that won't be constrained to a
 145   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 146   // full GR8 class.
 147   if (RC == &X86::GR8_NOREXRegClass)
 148     return RC;
 149
 150   const TargetRegisterClass *Super = RC;
 151   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 152   do {
 153     switch (Super->getID()) {
 154     case X86::GR8RegClassID:
 155     case X86::GR16RegClassID:
 156     case X86::GR32RegClassID:
 157     case X86::GR64RegClassID:
 158     case X86::FR32RegClassID:
 159     case X86::FR64RegClassID:
 160     case X86::RFP32RegClassID:
 161     case X86::RFP64RegClassID:
 162     case X86::RFP80RegClassID:
 163     case X86::VR128RegClassID:
 164     case X86::VR256RegClassID:
 165       // Don't return a super-class that would shrink the spill size.
 166       // That can happen with the vector and float classes.
 167       if (Super->getSize() == RC->getSize())
 168         return Super;
 169     }
 170     Super = *I++;
 171   } while (Super);
 172   return RC;
 173 }
 174
 175 const TargetRegisterClass *
 176 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
 177                                                                          const {
 178   switch (Kind) {
 179   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 180   case 0: // Normal GPRs.
 181     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 182       return &X86::GR64RegClass;
 183     return &X86::GR32RegClass;
 184   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 185     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 186       return &X86::GR64_NOSPRegClass;
 187     return &X86::GR32_NOSPRegClass;
 188   case 2: // Available for tailcall (not callee-saved GPRs).
 189     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 190       return &X86::GR64_TCW64RegClass;
 191     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 192       return &X86::GR64_TCRegClass;
 193
 194     const Function *F = MF.getFunction();
 195     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 196     if (hasHipeCC)
 197       return &X86::GR32RegClass;
 198     return &X86::GR32_TCRegClass;
 199   }
 200 }
 201
 202 const TargetRegisterClass *
 203 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 204   if (RC == &X86::CCRRegClass) {
 205     if (Is64Bit)
 206       return &X86::GR64RegClass;
 207     else
 208       return &X86::GR32RegClass;
 209   }
 210   return RC;
 211 }
 212
 213 unsigned
 214 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 215                                      MachineFunction &MF) const {
 216   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 217
 218   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 219   switch (RC->getID()) {
 220   default:
 221     return 0;
 222   case X86::GR32RegClassID:
 223     return 4 - FPDiff;
 224   case X86::GR64RegClassID:
 225     return 12 - FPDiff;
 226   case X86::VR128RegClassID:
 227     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 228   case X86::VR64RegClassID:
 229     return 4;
 230   }
 231 }
 232
 233 const uint16_t *
 234 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 235   bool callsEHReturn = false;
 236   bool ghcCall = false;
 237   bool oclBiCall = false;
 238   bool hipeCall = false;
 239   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 240
 241   if (MF) {
 242     callsEHReturn = MF->getMMI().callsEHReturn();
 243     const Function *F = MF->getFunction();
 244     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 245     oclBiCall = (F ? F->getCallingConv() == CallingConv::Intel_OCL_BI : false);
 246     hipeCall = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 247   }
 248
 249   if (ghcCall || hipeCall)
 250     return CSR_NoRegs_SaveList;
 251   if (oclBiCall) {
 252     if (HasAVX && IsWin64)
 253         return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 254     if (HasAVX && Is64Bit)
 255         return CSR_64_Intel_OCL_BI_AVX_SaveList;
 256     if (!HasAVX && !IsWin64 && Is64Bit)
 257         return CSR_64_Intel_OCL_BI_SaveList;
 258   }
 259   if (Is64Bit) {
 260     if (IsWin64)
 261       return CSR_Win64_SaveList;
 262     if (callsEHReturn)
 263       return CSR_64EHRet_SaveList;
 264     return CSR_64_SaveList;
 265   }
 266   if (callsEHReturn)
 267     return CSR_32EHRet_SaveList;
 268   return CSR_32_SaveList;
 269 }
 270
 271 const uint32_t*
 272 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 273   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 274
 275   if (CC == CallingConv::Intel_OCL_BI) {
 276     if (IsWin64 && HasAVX)
 277       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 278     if (Is64Bit && HasAVX)
 279       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 280     if (!HasAVX && !IsWin64 && Is64Bit)
 281       return CSR_64_Intel_OCL_BI_RegMask;
 282   }
 283   if (CC == CallingConv::GHC || CC == CallingConv::HiPE)
 284     return CSR_NoRegs_RegMask;
 285   if (!Is64Bit)
 286     return CSR_32_RegMask;
 287   if (IsWin64)
 288     return CSR_Win64_RegMask;
 289   return CSR_64_RegMask;
 290 }
 291
 292 const uint32_t*
 293 X86RegisterInfo::getNoPreservedMask() const {
 294   return CSR_NoRegs_RegMask;
 295 }
 296
 297 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 298   BitVector Reserved(getNumRegs());
 299   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 300
 301   // Set the stack-pointer register and its aliases as reserved.
 302   Reserved.set(X86::RSP);
 303   for (MCSubRegIterator I(X86::RSP, this); I.isValid(); ++I)
 304     Reserved.set(*I);
 305
 306   // Set the instruction pointer register and its aliases as reserved.
 307   Reserved.set(X86::RIP);
 308   for (MCSubRegIterator I(X86::RIP, this); I.isValid(); ++I)
 309     Reserved.set(*I);
 310
 311   // Set the frame-pointer register and its aliases as reserved if needed.
 312   if (TFI->hasFP(MF)) {
 313     Reserved.set(X86::RBP);
 314     for (MCSubRegIterator I(X86::RBP, this); I.isValid(); ++I)
 315       Reserved.set(*I);
 316   }
 317
 318   // Set the base-pointer register and its aliases as reserved if needed.
 319   if (hasBasePointer(MF)) {
 320     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 321     const uint32_t* RegMask = getCallPreservedMask(CC);
 322     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 323       report_fatal_error(
 324         "Stack realignment in presence of dynamic allocas is not supported with"
 325         "this calling convention.");
 326
 327     Reserved.set(getBaseRegister());
 328     for (MCSubRegIterator I(getBaseRegister(), this); I.isValid(); ++I)
 329       Reserved.set(*I);
 330   }
 331
 332   // Mark the segment registers as reserved.
 333   Reserved.set(X86::CS);
 334   Reserved.set(X86::SS);
 335   Reserved.set(X86::DS);
 336   Reserved.set(X86::ES);
 337   Reserved.set(X86::FS);
 338   Reserved.set(X86::GS);
 339
 340   // Mark the floating point stack registers as reserved.
 341   Reserved.set(X86::ST0);
 342   Reserved.set(X86::ST1);
 343   Reserved.set(X86::ST2);
 344   Reserved.set(X86::ST3);
 345   Reserved.set(X86::ST4);
 346   Reserved.set(X86::ST5);
 347   Reserved.set(X86::ST6);
 348   Reserved.set(X86::ST7);
 349
 350   // Reserve the registers that only exist in 64-bit mode.
 351   if (!Is64Bit) {
 352     // These 8-bit registers are part of the x86-64 extension even though their
 353     // super-registers are old 32-bits.
 354     Reserved.set(X86::SIL);
 355     Reserved.set(X86::DIL);
 356     Reserved.set(X86::BPL);
 357     Reserved.set(X86::SPL);
 358
 359     for (unsigned n = 0; n != 8; ++n) {
 360       // R8, R9, ...
 361       static const uint16_t GPR64[] = {
 362         X86::R8,  X86::R9,  X86::R10, X86::R11,
 363         X86::R12, X86::R13, X86::R14, X86::R15
 364       };
 365       for (MCRegAliasIterator AI(GPR64[n], this, true); AI.isValid(); ++AI)
 366         Reserved.set(*AI);
 367
 368       // XMM8, XMM9, ...
 369       assert(X86::XMM15 == X86::XMM8+7);
 370       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 371         Reserved.set(*AI);
 372     }
 373   }
 374
 375   return Reserved;
 376 }
 377
 378 //===----------------------------------------------------------------------===//
 379 // Stack Frame Processing methods
 380 //===----------------------------------------------------------------------===//
 381
 382 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 383    const MachineFrameInfo *MFI = MF.getFrameInfo();
 384
 385    if (!EnableBasePointer)
 386      return false;
 387
 388    // When we need stack realignment and there are dynamic allocas, we can't
 389    // reference off of the stack pointer, so we reserve a base pointer.
 390    if (needsStackRealignment(MF) && MFI->hasVarSizedObjects())
 391      return true;
 392
 393    return false;
 394 }
 395
 396 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 397   const MachineFrameInfo *MFI = MF.getFrameInfo();
 398   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 399   if (!MF.getTarget().Options.RealignStack)
 400     return false;
 401
 402   // Stack realignment requires a frame pointer.  If we already started
 403   // register allocation with frame pointer elimination, it is too late now.
 404   if (!MRI->canReserveReg(FramePtr))
 405     return false;
 406
 407   // If a base pointer is necessary.  Check that it isn't too late to reserve
 408   // it.
 409   if (MFI->hasVarSizedObjects())
 410     return MRI->canReserveReg(BasePtr);
 411   return true;
 412 }
 413
 414 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 415   const MachineFrameInfo *MFI = MF.getFrameInfo();
 416   const Function *F = MF.getFunction();
 417   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 418   bool requiresRealignment =
 419     ((MFI->getMaxAlignment() > StackAlign) ||
 420      F->getFnAttributes().hasAttribute(Attributes::StackAlignment));
 421
 422   // If we've requested that we force align the stack do so now.
 423   if (ForceStackAlign)
 424     return canRealignStack(MF);
 425
 426   return requiresRealignment && canRealignStack(MF);
 427 }
 428
 429 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 430                                            unsigned Reg, int &FrameIdx) const {
 431   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 432
 433   if (Reg == FramePtr && TFI->hasFP(MF)) {
 434     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 435     return true;
 436   }
 437   return false;
 438 }
 439
 440 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 441   if (is64Bit) {
 442     if (isInt<8>(Imm))
 443       return X86::SUB64ri8;
 444     return X86::SUB64ri32;
 445   } else {
 446     if (isInt<8>(Imm))
 447       return X86::SUB32ri8;
 448     return X86::SUB32ri;
 449   }
 450 }
 451
 452 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 453   if (is64Bit) {
 454     if (isInt<8>(Imm))
 455       return X86::ADD64ri8;
 456     return X86::ADD64ri32;
 457   } else {
 458     if (isInt<8>(Imm))
 459       return X86::ADD32ri8;
 460     return X86::ADD32ri;
 461   }
 462 }
 463
 464 void X86RegisterInfo::
 465 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 466                               MachineBasicBlock::iterator I) const {
 467   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 468   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 469   int Opcode = I->getOpcode();
 470   bool isDestroy = Opcode == TII.getCallFrameDestroyOpcode();
 471   DebugLoc DL = I->getDebugLoc();
 472   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 473   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 474   I = MBB.erase(I);
 475
 476   if (!reseveCallFrame) {
 477     // If the stack pointer can be changed after prologue, turn the
 478     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 479     // adjcallstackdown instruction into 'add ESP, <amt>'
 480     // TODO: consider using push / pop instead of sub + store / add
 481     if (Amount == 0)
 482       return;
 483
 484     // We need to keep the stack aligned properly.  To do this, we round the
 485     // amount of space needed for the outgoing arguments up to the next
 486     // alignment boundary.
 487     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 488     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 489
 490     MachineInstr *New = 0;
 491     if (Opcode == TII.getCallFrameSetupOpcode()) {
 492       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 493                     StackPtr)
 494         .addReg(StackPtr)
 495         .addImm(Amount);
 496     } else {
 497       assert(Opcode == TII.getCallFrameDestroyOpcode());
 498
 499       // Factor out the amount the callee already popped.
 500       Amount -= CalleeAmt;
 501
 502       if (Amount) {
 503         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 504         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 505           .addReg(StackPtr).addImm(Amount);
 506       }
 507     }
 508
 509     if (New) {
 510       // The EFLAGS implicit def is dead.
 511       New->getOperand(3).setIsDead();
 512
 513       // Replace the pseudo instruction with a new instruction.
 514       MBB.insert(I, New);
 515     }
 516
 517     return;
 518   }
 519
 520   if (Opcode == TII.getCallFrameDestroyOpcode() && CalleeAmt) {
 521     // If we are performing frame pointer elimination and if the callee pops
 522     // something off the stack pointer, add it back.  We do this until we have
 523     // more advanced stack pointer tracking ability.
 524     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 525     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 526       .addReg(StackPtr).addImm(CalleeAmt);
 527
 528     // The EFLAGS implicit def is dead.
 529     New->getOperand(3).setIsDead();
 530
 531     // We are not tracking the stack pointer adjustment by the callee, so make
 532     // sure we restore the stack pointer immediately after the call, there may
 533     // be spill code inserted between the CALL and ADJCALLSTACKUP instructions.
 534     MachineBasicBlock::iterator B = MBB.begin();
 535     while (I != B && !llvm::prior(I)->isCall())
 536       --I;
 537     MBB.insert(I, New);
 538   }
 539 }
 540
 541 void
 542 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 543                                      int SPAdj, RegScavenger *RS) const {
 544   assert(SPAdj == 0 && "Unexpected");
 545
 546   unsigned i = 0;
 547   MachineInstr &MI = *II;
 548   MachineFunction &MF = *MI.getParent()->getParent();
 549   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 550
 551   while (!MI.getOperand(i).isFI()) {
 552     ++i;
 553     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 554   }
 555
 556   int FrameIndex = MI.getOperand(i).getIndex();
 557   unsigned BasePtr;
 558
 559   unsigned Opc = MI.getOpcode();
 560   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 561   if (hasBasePointer(MF))
 562     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 563   else if (needsStackRealignment(MF))
 564     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 565   else if (AfterFPPop)
 566     BasePtr = StackPtr;
 567   else
 568     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 569
 570   // This must be part of a four operand memory reference.  Replace the
 571   // FrameIndex with base register with EBP.  Add an offset to the offset.
 572   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 573
 574   // Now add the frame object offset to the offset from EBP.
 575   int FIOffset;
 576   if (AfterFPPop) {
 577     // Tail call jmp happens after FP is popped.
 578     const MachineFrameInfo *MFI = MF.getFrameInfo();
 579     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 580   } else
 581     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 582
 583   if (MI.getOperand(i+3).isImm()) {
 584     // Offset is a 32-bit integer.
 585     int Imm = (int)(MI.getOperand(i + 3).getImm());
 586     int Offset = FIOffset + Imm;
 587     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 588            "Requesting 64-bit offset in 32-bit immediate!");
 589     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 590   } else {
 591     // Offset is symbolic. This is extremely rare.
 592     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 593     MI.getOperand(i+3).setOffset(Offset);
 594   }
 595 }
 596
 597 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 598   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 599   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 600 }
 601
 602 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 603   llvm_unreachable("What is the exception register");
 604 }
 605
 606 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 607   llvm_unreachable("What is the exception handler register");
 608 }
 609
 610 namespace llvm {
 611 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 612                                 bool High) {
 613   switch (VT) {
 614   default: llvm_unreachable("Unexpected VT");
 615   case MVT::i8:
 616     if (High) {
 617       switch (Reg) {
 618       default: return getX86SubSuperRegister(Reg, MVT::i64, High);
 619       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 620         return X86::AH;
 621       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 622         return X86::DH;
 623       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 624         return X86::CH;
 625       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 626         return X86::BH;
 627       }
 628     } else {
 629       switch (Reg) {
 630       default: llvm_unreachable("Unexpected register");
 631       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 632         return X86::AL;
 633       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 634         return X86::DL;
 635       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 636         return X86::CL;
 637       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 638         return X86::BL;
 639       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 640         return X86::SIL;
 641       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 642         return X86::DIL;
 643       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 644         return X86::BPL;
 645       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 646         return X86::SPL;
 647       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 648         return X86::R8B;
 649       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 650         return X86::R9B;
 651       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 652         return X86::R10B;
 653       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 654         return X86::R11B;
 655       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 656         return X86::R12B;
 657       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 658         return X86::R13B;
 659       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 660         return X86::R14B;
 661       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 662         return X86::R15B;
 663       }
 664     }
 665   case MVT::i16:
 666     switch (Reg) {
 667     default: llvm_unreachable("Unexpected register");
 668     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 669       return X86::AX;
 670     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 671       return X86::DX;
 672     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 673       return X86::CX;
 674     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 675       return X86::BX;
 676     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 677       return X86::SI;
 678     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 679       return X86::DI;
 680     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 681       return X86::BP;
 682     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 683       return X86::SP;
 684     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 685       return X86::R8W;
 686     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 687       return X86::R9W;
 688     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 689       return X86::R10W;
 690     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 691       return X86::R11W;
 692     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 693       return X86::R12W;
 694     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 695       return X86::R13W;
 696     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 697       return X86::R14W;
 698     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 699       return X86::R15W;
 700     }
 701   case MVT::i32:
 702     switch (Reg) {
 703     default: llvm_unreachable("Unexpected register");
 704     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 705       return X86::EAX;
 706     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 707       return X86::EDX;
 708     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 709       return X86::ECX;
 710     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 711       return X86::EBX;
 712     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 713       return X86::ESI;
 714     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 715       return X86::EDI;
 716     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 717       return X86::EBP;
 718     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 719       return X86::ESP;
 720     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 721       return X86::R8D;
 722     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 723       return X86::R9D;
 724     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 725       return X86::R10D;
 726     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 727       return X86::R11D;
 728     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 729       return X86::R12D;
 730     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 731       return X86::R13D;
 732     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 733       return X86::R14D;
 734     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 735       return X86::R15D;
 736     }
 737   case MVT::i64:
 738     // For 64-bit mode if we've requested a "high" register and the
 739     // Q or r constraints we want one of these high registers or
 740     // just the register name otherwise.
 741     if (High) {
 742       switch (Reg) {
 743       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 744         return X86::SI;
 745       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 746         return X86::DI;
 747       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 748         return X86::BP;
 749       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 750         return X86::SP;
 751       // Fallthrough.
 752       }
 753     }
 754     switch (Reg) {
 755     default: llvm_unreachable("Unexpected register");
 756     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 757       return X86::RAX;
 758     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 759       return X86::RDX;
 760     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 761       return X86::RCX;
 762     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 763       return X86::RBX;
 764     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 765       return X86::RSI;
 766     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 767       return X86::RDI;
 768     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 769       return X86::RBP;
 770     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 771       return X86::RSP;
 772     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 773       return X86::R8;
 774     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 775       return X86::R9;
 776     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 777       return X86::R10;
 778     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 779       return X86::R11;
 780     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 781       return X86::R12;
 782     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 783       return X86::R13;
 784     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 785       return X86::R14;
 786     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 787       return X86::R15;
 788     }
 789   }
 790 }
 791 }