lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/Target/TargetAsmInfo.h"
  30 #include "llvm/Target/TargetFrameInfo.h"
  31 #include "llvm/Target/TargetInstrInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/BitVector.h"
  36 #include "llvm/ADT/STLExtras.h"
  37 using namespace llvm;
  38
  39 namespace {
  40   cl::opt<bool>
  41   NoFusing("disable-spill-fusing",
  42            cl::desc("Disable fusing of spill code into instructions"));
  43   cl::opt<bool>
  44   PrintFailedFusing("print-failed-fuse-candidates",
  45                     cl::desc("Print instructions that the allocator wants to"
  46                              " fuse, but the X86 backend currently can't"),
  47                     cl::Hidden);
  48 }
  49
  50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  51                                  const TargetInstrInfo &tii)
  52   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  53     TM(tm), TII(tii) {
  54   // Cache some information.
  55   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  56   Is64Bit = Subtarget->is64Bit();
  57   if (Is64Bit) {
  58     SlotSize = 8;
  59     StackPtr = X86::RSP;
  60     FramePtr = X86::RBP;
  61   } else {
  62     SlotSize = 4;
  63     StackPtr = X86::ESP;
  64     FramePtr = X86::EBP;
  65   }
  66 }
  67
  68 // getX86RegNum - This function maps LLVM register identifiers to their X86
  69 // specific numbering, which is used in various places encoding instructions.
  70 //
  71 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
  72   switch(RegNo) {
  73   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
  74   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
  75   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
  76   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
  77   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
  78     return N86::ESP;
  79   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
  80     return N86::EBP;
  81   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
  82     return N86::ESI;
  83   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
  84     return N86::EDI;
  85
  86   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
  87     return N86::EAX;
  88   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
  89     return N86::ECX;
  90   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
  91     return N86::EDX;
  92   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
  93     return N86::EBX;
  94   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
  95     return N86::ESP;
  96   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
  97     return N86::EBP;
  98   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
  99     return N86::ESI;
 100   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 101     return N86::EDI;
 102
 103   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 104   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 105     return RegNo-X86::ST0;
 106
 107   case X86::XMM0:  case X86::XMM1:  case X86::XMM2:  case X86::XMM3:
 108   case X86::XMM4:  case X86::XMM5:  case X86::XMM6:  case X86::XMM7:
 109     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM0);
 110   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
 111   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 112     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM8);
 113
 114   default:
 115     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 116     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 117     return 0;
 118   }
 119 }
 120
 121 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 122                                                 MachineBasicBlock::iterator MI,
 123                                 const std::vector<CalleeSavedInfo> &CSI) const {
 124   if (CSI.empty())
 125     return false;
 126
 127   MachineFunction &MF = *MBB.getParent();
 128   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 129   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 130   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 131   for (unsigned i = CSI.size(); i != 0; --i) {
 132     unsigned Reg = CSI[i-1].getReg();
 133     // Add the callee-saved register as live-in. It's killed at the spill.
 134     MBB.addLiveIn(Reg);
 135     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 136   }
 137   return true;
 138 }
 139
 140 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 141                                                  MachineBasicBlock::iterator MI,
 142                                 const std::vector<CalleeSavedInfo> &CSI) const {
 143   if (CSI.empty())
 144     return false;
 145
 146   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 147   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 148     unsigned Reg = CSI[i].getReg();
 149     BuildMI(MBB, MI, TII.get(Opc), Reg);
 150   }
 151   return true;
 152 }
 153
 154 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 155                                           MachineBasicBlock::iterator MI,
 156                                           unsigned SrcReg, int FrameIdx,
 157                                           const TargetRegisterClass *RC) const {
 158   unsigned Opc;
 159   if (RC == &X86::GR64RegClass) {
 160     Opc = X86::MOV64mr;
 161   } else if (RC == &X86::GR32RegClass) {
 162     Opc = X86::MOV32mr;
 163   } else if (RC == &X86::GR16RegClass) {
 164     Opc = X86::MOV16mr;
 165   } else if (RC == &X86::GR8RegClass) {
 166     Opc = X86::MOV8mr;
 167   } else if (RC == &X86::GR32_RegClass) {
 168     Opc = X86::MOV32_mr;
 169   } else if (RC == &X86::GR16_RegClass) {
 170     Opc = X86::MOV16_mr;
 171   } else if (RC == &X86::RFP80RegClass) {
 172     Opc = X86::ST_FpP80m;   // pops
 173   } else if (RC == &X86::RFP64RegClass) {
 174     Opc = X86::ST_Fp64m;
 175   } else if (RC == &X86::RFP32RegClass) {
 176     Opc = X86::ST_Fp32m;
 177   } else if (RC == &X86::FR32RegClass) {
 178     Opc = X86::MOVSSmr;
 179   } else if (RC == &X86::FR64RegClass) {
 180     Opc = X86::MOVSDmr;
 181   } else if (RC == &X86::VR128RegClass) {
 182     Opc = X86::MOVAPSmr;
 183   } else if (RC == &X86::VR64RegClass) {
 184     Opc = X86::MMX_MOVQ64mr;
 185   } else {
 186     assert(0 && "Unknown regclass");
 187     abort();
 188   }
 189   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 190     .addReg(SrcReg, false, false, true);
 191 }
 192
 193 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 194                                            MachineBasicBlock::iterator MI,
 195                                            unsigned DestReg, int FrameIdx,
 196                                            const TargetRegisterClass *RC) const{
 197   unsigned Opc;
 198   if (RC == &X86::GR64RegClass) {
 199     Opc = X86::MOV64rm;
 200   } else if (RC == &X86::GR32RegClass) {
 201     Opc = X86::MOV32rm;
 202   } else if (RC == &X86::GR16RegClass) {
 203     Opc = X86::MOV16rm;
 204   } else if (RC == &X86::GR8RegClass) {
 205     Opc = X86::MOV8rm;
 206   } else if (RC == &X86::GR32_RegClass) {
 207     Opc = X86::MOV32_rm;
 208   } else if (RC == &X86::GR16_RegClass) {
 209     Opc = X86::MOV16_rm;
 210   } else if (RC == &X86::RFP80RegClass) {
 211     Opc = X86::LD_Fp80m;
 212   } else if (RC == &X86::RFP64RegClass) {
 213     Opc = X86::LD_Fp64m;
 214   } else if (RC == &X86::RFP32RegClass) {
 215     Opc = X86::LD_Fp32m;
 216   } else if (RC == &X86::FR32RegClass) {
 217     Opc = X86::MOVSSrm;
 218   } else if (RC == &X86::FR64RegClass) {
 219     Opc = X86::MOVSDrm;
 220   } else if (RC == &X86::VR128RegClass) {
 221     Opc = X86::MOVAPSrm;
 222   } else if (RC == &X86::VR64RegClass) {
 223     Opc = X86::MMX_MOVQ64rm;
 224   } else {
 225     assert(0 && "Unknown regclass");
 226     abort();
 227   }
 228   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 229 }
 230
 231 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 232                                    MachineBasicBlock::iterator MI,
 233                                    unsigned DestReg, unsigned SrcReg,
 234                                    const TargetRegisterClass *DestRC,
 235                                    const TargetRegisterClass *SrcRC) const {
 236   if (DestRC != SrcRC) {
 237     // Moving EFLAGS to / from another register requires a push and a pop.
 238     if (SrcRC == &X86::CCRRegClass) {
 239       assert(SrcReg == X86::EFLAGS);
 240       if (DestRC == &X86::GR64RegClass) {
 241         BuildMI(MBB, MI, TII.get(X86::PUSHFQ));
 242         BuildMI(MBB, MI, TII.get(X86::POP64r), DestReg);
 243         return;
 244       } else if (DestRC == &X86::GR32RegClass) {
 245         BuildMI(MBB, MI, TII.get(X86::PUSHFD));
 246         BuildMI(MBB, MI, TII.get(X86::POP32r), DestReg);
 247         return;
 248       }
 249     } else if (DestRC == &X86::CCRRegClass) {
 250       assert(DestReg == X86::EFLAGS);
 251       if (SrcRC == &X86::GR64RegClass) {
 252         BuildMI(MBB, MI, TII.get(X86::PUSH64r)).addReg(SrcReg);
 253         BuildMI(MBB, MI, TII.get(X86::POPFQ));
 254         return;
 255       } else if (SrcRC == &X86::GR32RegClass) {
 256         BuildMI(MBB, MI, TII.get(X86::PUSH32r)).addReg(SrcReg);
 257         BuildMI(MBB, MI, TII.get(X86::POPFD));
 258         return;
 259       }
 260     }
 261     cerr << "Not yet supported!";
 262     abort();
 263   }
 264
 265   unsigned Opc;
 266   if (DestRC == &X86::GR64RegClass) {
 267     Opc = X86::MOV64rr;
 268   } else if (DestRC == &X86::GR32RegClass) {
 269     Opc = X86::MOV32rr;
 270   } else if (DestRC == &X86::GR16RegClass) {
 271     Opc = X86::MOV16rr;
 272   } else if (DestRC == &X86::GR8RegClass) {
 273     Opc = X86::MOV8rr;
 274   } else if (DestRC == &X86::GR32_RegClass) {
 275     Opc = X86::MOV32_rr;
 276   } else if (DestRC == &X86::GR16_RegClass) {
 277     Opc = X86::MOV16_rr;
 278   } else if (DestRC == &X86::RFP32RegClass) {
 279     Opc = X86::MOV_Fp3232;
 280   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
 281     Opc = X86::MOV_Fp6464;
 282   } else if (DestRC == &X86::RFP80RegClass) {
 283     Opc = X86::MOV_Fp8080;
 284   } else if (DestRC == &X86::FR32RegClass) {
 285     Opc = X86::FsMOVAPSrr;
 286   } else if (DestRC == &X86::FR64RegClass) {
 287     Opc = X86::FsMOVAPDrr;
 288   } else if (DestRC == &X86::VR128RegClass) {
 289     Opc = X86::MOVAPSrr;
 290   } else if (DestRC == &X86::VR64RegClass) {
 291     Opc = X86::MMX_MOVQ64rr;
 292   } else {
 293     assert(0 && "Unknown regclass");
 294     abort();
 295   }
 296   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
 297 }
 298
 299 const TargetRegisterClass *
 300 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 301   if (RC == &X86::CCRRegClass)
 302     return &X86::GR32RegClass;
 303   return NULL;
 304 }
 305
 306 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 307                                     MachineBasicBlock::iterator I,
 308                                     unsigned DestReg,
 309                                     const MachineInstr *Orig) const {
 310   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 311   // Re-materialize them as movri instructions to avoid side effects.
 312   switch (Orig->getOpcode()) {
 313   case X86::MOV8r0:
 314     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
 315     break;
 316   case X86::MOV16r0:
 317     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
 318     break;
 319   case X86::MOV32r0:
 320     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
 321     break;
 322   case X86::MOV64r0:
 323     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
 324     break;
 325   default: {
 326     MachineInstr *MI = Orig->clone();
 327     MI->getOperand(0).setReg(DestReg);
 328     MBB.insert(I, MI);
 329     break;
 330   }
 331   }
 332 }
 333
 334 static const MachineInstrBuilder &FuseInstrAddOperand(MachineInstrBuilder &MIB,
 335                                                       MachineOperand &MO) {
 336   if (MO.isRegister())
 337     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 338   else if (MO.isImmediate())
 339     MIB = MIB.addImm(MO.getImm());
 340   else if (MO.isFrameIndex())
 341     MIB = MIB.addFrameIndex(MO.getFrameIndex());
 342   else if (MO.isGlobalAddress())
 343     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 344   else if (MO.isConstantPoolIndex())
 345     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
 346   else if (MO.isJumpTableIndex())
 347     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 348   else if (MO.isExternalSymbol())
 349     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 350   else
 351     assert(0 && "Unknown operand for FuseInst!");
 352
 353   return MIB;
 354 }
 355
 356 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
 357                                      SmallVector<MachineOperand,4> &MOs,
 358                                  MachineInstr *MI, const TargetInstrInfo &TII) {
 359   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 360
 361   // Create the base instruction with the memory operand as the first part.
 362   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 363   unsigned NumAddrOps = MOs.size();
 364   for (unsigned i = 0; i != NumAddrOps; ++i)
 365     MIB = FuseInstrAddOperand(MIB, MOs[i]);
 366   if (NumAddrOps < 4)  // FrameIndex only
 367     MIB.addImm(1).addReg(0).addImm(0);
 368
 369   // Loop over the rest of the ri operands, converting them over.
 370   for (unsigned i = 0; i != NumOps; ++i) {
 371     MachineOperand &MO = MI->getOperand(i+2);
 372     MIB = FuseInstrAddOperand(MIB, MO);
 373   }
 374   return MIB;
 375 }
 376
 377 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
 378                               SmallVector<MachineOperand,4> &MOs,
 379                               MachineInstr *MI, const TargetInstrInfo &TII) {
 380   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 381
 382   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 383     MachineOperand &MO = MI->getOperand(i);
 384     if (i == OpNo) {
 385       assert(MO.isRegister() && "Expected to fold into reg operand!");
 386       unsigned NumAddrOps = MOs.size();
 387       for (unsigned i = 0; i != NumAddrOps; ++i)
 388         MIB = FuseInstrAddOperand(MIB, MOs[i]);
 389       if (NumAddrOps < 4)  // FrameIndex only
 390         MIB.addImm(1).addReg(0).addImm(0);
 391     } else {
 392       MIB = FuseInstrAddOperand(MIB, MO);
 393     }
 394   }
 395   return MIB;
 396 }
 397
 398 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
 399                                 SmallVector<MachineOperand,4> &MOs,
 400                                 MachineInstr *MI) {
 401   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 402
 403   unsigned NumAddrOps = MOs.size();
 404   for (unsigned i = 0; i != NumAddrOps; ++i)
 405     MIB = FuseInstrAddOperand(MIB, MOs[i]);
 406   if (NumAddrOps < 4)  // FrameIndex only
 407     MIB.addImm(1).addReg(0).addImm(0);
 408   return MIB.addImm(0);
 409 }
 410
 411
 412 //===----------------------------------------------------------------------===//
 413 // Efficient Lookup Table Support
 414 //===----------------------------------------------------------------------===//
 415
 416 namespace {
 417   /// TableEntry - Maps the 'from' opcode to a fused form of the 'to' opcode.
 418   ///
 419   struct TableEntry {
 420     unsigned from;                      // Original opcode.
 421     unsigned to;                        // New opcode.
 422
 423     // less operators used by STL search.
 424     bool operator<(const TableEntry &TE) const { return from < TE.from; }
 425     friend bool operator<(const TableEntry &TE, unsigned V) {
 426       return TE.from < V;
 427     }
 428     friend bool operator<(unsigned V, const TableEntry &TE) {
 429       return V < TE.from;
 430     }
 431   };
 432 }
 433
 434 /// TableIsSorted - Return true if the table is in 'from' opcode order.
 435 ///
 436 static bool TableIsSorted(const TableEntry *Table, unsigned NumEntries) {
 437   for (unsigned i = 1; i != NumEntries; ++i)
 438     if (!(Table[i-1] < Table[i])) {
 439       cerr << "Entries out of order " << Table[i-1].from
 440            << " " << Table[i].from << "\n";
 441       return false;
 442     }
 443   return true;
 444 }
 445
 446 /// TableLookup - Return the table entry matching the specified opcode.
 447 /// Otherwise return NULL.
 448 static const TableEntry *TableLookup(const TableEntry *Table, unsigned N,
 449                                 unsigned Opcode) {
 450   const TableEntry *I = std::lower_bound(Table, Table+N, Opcode);
 451   if (I != Table+N && I->from == Opcode)
 452     return I;
 453   return NULL;
 454 }
 455
 456 #ifdef NDEBUG
 457 #define ASSERT_SORTED(TABLE)
 458 #else
 459 #define ASSERT_SORTED(TABLE)                                              \
 460   { static bool TABLE##Checked = false;                                   \
 461     if (!TABLE##Checked) {                                                \
 462        assert(TableIsSorted(TABLE, array_lengthof(TABLE)) &&              \
 463               "All lookup tables must be sorted for efficient access!");  \
 464        TABLE##Checked = true;                                             \
 465     }                                                                     \
 466   }
 467 #endif
 468
 469 MachineInstr*
 470 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
 471                                    SmallVector<MachineOperand,4> &MOs) const {
 472   // Table (and size) to search
 473   const TableEntry *OpcodeTablePtr = NULL;
 474   unsigned OpcodeTableSize = 0;
 475   bool isTwoAddrFold = false;
 476   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
 477   bool isTwoAddr = NumOps > 1 &&
 478     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
 479
 480   MachineInstr *NewMI = NULL;
 481   // Folding a memory location into the two-address part of a two-address
 482   // instruction is different than folding it other places.  It requires
 483   // replacing the *two* registers with the memory location.
 484   if (isTwoAddr && NumOps >= 2 && i < 2 &&
 485       MI->getOperand(0).isRegister() &&
 486       MI->getOperand(1).isRegister() &&
 487       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
 488     static const TableEntry OpcodeTable[] = {
 489       { X86::ADC32ri,     X86::ADC32mi },
 490       { X86::ADC32ri8,    X86::ADC32mi8 },
 491       { X86::ADC32rr,     X86::ADC32mr },
 492       { X86::ADC64ri32,   X86::ADC64mi32 },
 493       { X86::ADC64ri8,    X86::ADC64mi8 },
 494       { X86::ADC64rr,     X86::ADC64mr },
 495       { X86::ADD16ri,     X86::ADD16mi },
 496       { X86::ADD16ri8,    X86::ADD16mi8 },
 497       { X86::ADD16rr,     X86::ADD16mr },
 498       { X86::ADD32ri,     X86::ADD32mi },
 499       { X86::ADD32ri8,    X86::ADD32mi8 },
 500       { X86::ADD32rr,     X86::ADD32mr },
 501       { X86::ADD64ri32,   X86::ADD64mi32 },
 502       { X86::ADD64ri8,    X86::ADD64mi8 },
 503       { X86::ADD64rr,     X86::ADD64mr },
 504       { X86::ADD8ri,      X86::ADD8mi },
 505       { X86::ADD8rr,      X86::ADD8mr },
 506       { X86::AND16ri,     X86::AND16mi },
 507       { X86::AND16ri8,    X86::AND16mi8 },
 508       { X86::AND16rr,     X86::AND16mr },
 509       { X86::AND32ri,     X86::AND32mi },
 510       { X86::AND32ri8,    X86::AND32mi8 },
 511       { X86::AND32rr,     X86::AND32mr },
 512       { X86::AND64ri32,   X86::AND64mi32 },
 513       { X86::AND64ri8,    X86::AND64mi8 },
 514       { X86::AND64rr,     X86::AND64mr },
 515       { X86::AND8ri,      X86::AND8mi },
 516       { X86::AND8rr,      X86::AND8mr },
 517       { X86::DEC16r,      X86::DEC16m },
 518       { X86::DEC32r,      X86::DEC32m },
 519       { X86::DEC64_16r,   X86::DEC16m },
 520       { X86::DEC64_32r,   X86::DEC32m },
 521       { X86::DEC64r,      X86::DEC64m },
 522       { X86::DEC8r,       X86::DEC8m },
 523       { X86::INC16r,      X86::INC16m },
 524       { X86::INC32r,      X86::INC32m },
 525       { X86::INC64_16r,   X86::INC16m },
 526       { X86::INC64_32r,   X86::INC32m },
 527       { X86::INC64r,      X86::INC64m },
 528       { X86::INC8r,       X86::INC8m },
 529       { X86::NEG16r,      X86::NEG16m },
 530       { X86::NEG32r,      X86::NEG32m },
 531       { X86::NEG64r,      X86::NEG64m },
 532       { X86::NEG8r,       X86::NEG8m },
 533       { X86::NOT16r,      X86::NOT16m },
 534       { X86::NOT32r,      X86::NOT32m },
 535       { X86::NOT64r,      X86::NOT64m },
 536       { X86::NOT8r,       X86::NOT8m },
 537       { X86::OR16ri,      X86::OR16mi },
 538       { X86::OR16ri8,     X86::OR16mi8 },
 539       { X86::OR16rr,      X86::OR16mr },
 540       { X86::OR32ri,      X86::OR32mi },
 541       { X86::OR32ri8,     X86::OR32mi8 },
 542       { X86::OR32rr,      X86::OR32mr },
 543       { X86::OR64ri32,    X86::OR64mi32 },
 544       { X86::OR64ri8,     X86::OR64mi8 },
 545       { X86::OR64rr,      X86::OR64mr },
 546       { X86::OR8ri,       X86::OR8mi },
 547       { X86::OR8rr,       X86::OR8mr },
 548       { X86::ROL16r1,     X86::ROL16m1 },
 549       { X86::ROL16rCL,    X86::ROL16mCL },
 550       { X86::ROL16ri,     X86::ROL16mi },
 551       { X86::ROL32r1,     X86::ROL32m1 },
 552       { X86::ROL32rCL,    X86::ROL32mCL },
 553       { X86::ROL32ri,     X86::ROL32mi },
 554       { X86::ROL64r1,     X86::ROL64m1 },
 555       { X86::ROL64rCL,    X86::ROL64mCL },
 556       { X86::ROL64ri,     X86::ROL64mi },
 557       { X86::ROL8r1,      X86::ROL8m1 },
 558       { X86::ROL8rCL,     X86::ROL8mCL },
 559       { X86::ROL8ri,      X86::ROL8mi },
 560       { X86::ROR16r1,     X86::ROR16m1 },
 561       { X86::ROR16rCL,    X86::ROR16mCL },
 562       { X86::ROR16ri,     X86::ROR16mi },
 563       { X86::ROR32r1,     X86::ROR32m1 },
 564       { X86::ROR32rCL,    X86::ROR32mCL },
 565       { X86::ROR32ri,     X86::ROR32mi },
 566       { X86::ROR64r1,     X86::ROR64m1 },
 567       { X86::ROR64rCL,    X86::ROR64mCL },
 568       { X86::ROR64ri,     X86::ROR64mi },
 569       { X86::ROR8r1,      X86::ROR8m1 },
 570       { X86::ROR8rCL,     X86::ROR8mCL },
 571       { X86::ROR8ri,      X86::ROR8mi },
 572       { X86::SAR16r1,     X86::SAR16m1 },
 573       { X86::SAR16rCL,    X86::SAR16mCL },
 574       { X86::SAR16ri,     X86::SAR16mi },
 575       { X86::SAR32r1,     X86::SAR32m1 },
 576       { X86::SAR32rCL,    X86::SAR32mCL },
 577       { X86::SAR32ri,     X86::SAR32mi },
 578       { X86::SAR64r1,     X86::SAR64m1 },
 579       { X86::SAR64rCL,    X86::SAR64mCL },
 580       { X86::SAR64ri,     X86::SAR64mi },
 581       { X86::SAR8r1,      X86::SAR8m1 },
 582       { X86::SAR8rCL,     X86::SAR8mCL },
 583       { X86::SAR8ri,      X86::SAR8mi },
 584       { X86::SBB32ri,     X86::SBB32mi },
 585       { X86::SBB32ri8,    X86::SBB32mi8 },
 586       { X86::SBB32rr,     X86::SBB32mr },
 587       { X86::SBB64ri32,   X86::SBB64mi32 },
 588       { X86::SBB64ri8,    X86::SBB64mi8 },
 589       { X86::SBB64rr,     X86::SBB64mr },
 590       { X86::SHL16r1,     X86::SHL16m1 },
 591       { X86::SHL16rCL,    X86::SHL16mCL },
 592       { X86::SHL16ri,     X86::SHL16mi },
 593       { X86::SHL32r1,     X86::SHL32m1 },
 594       { X86::SHL32rCL,    X86::SHL32mCL },
 595       { X86::SHL32ri,     X86::SHL32mi },
 596       { X86::SHL64r1,     X86::SHL64m1 },
 597       { X86::SHL64rCL,    X86::SHL64mCL },
 598       { X86::SHL64ri,     X86::SHL64mi },
 599       { X86::SHL8r1,      X86::SHL8m1 },
 600       { X86::SHL8rCL,     X86::SHL8mCL },
 601       { X86::SHL8ri,      X86::SHL8mi },
 602       { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 603       { X86::SHLD16rri8,  X86::SHLD16mri8 },
 604       { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 605       { X86::SHLD32rri8,  X86::SHLD32mri8 },
 606       { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 607       { X86::SHLD64rri8,  X86::SHLD64mri8 },
 608       { X86::SHR16r1,     X86::SHR16m1 },
 609       { X86::SHR16rCL,    X86::SHR16mCL },
 610       { X86::SHR16ri,     X86::SHR16mi },
 611       { X86::SHR32r1,     X86::SHR32m1 },
 612       { X86::SHR32rCL,    X86::SHR32mCL },
 613       { X86::SHR32ri,     X86::SHR32mi },
 614       { X86::SHR64r1,     X86::SHR64m1 },
 615       { X86::SHR64rCL,    X86::SHR64mCL },
 616       { X86::SHR64ri,     X86::SHR64mi },
 617       { X86::SHR8r1,      X86::SHR8m1 },
 618       { X86::SHR8rCL,     X86::SHR8mCL },
 619       { X86::SHR8ri,      X86::SHR8mi },
 620       { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 621       { X86::SHRD16rri8,  X86::SHRD16mri8 },
 622       { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 623       { X86::SHRD32rri8,  X86::SHRD32mri8 },
 624       { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 625       { X86::SHRD64rri8,  X86::SHRD64mri8 },
 626       { X86::SUB16ri,     X86::SUB16mi },
 627       { X86::SUB16ri8,    X86::SUB16mi8 },
 628       { X86::SUB16rr,     X86::SUB16mr },
 629       { X86::SUB32ri,     X86::SUB32mi },
 630       { X86::SUB32ri8,    X86::SUB32mi8 },
 631       { X86::SUB32rr,     X86::SUB32mr },
 632       { X86::SUB64ri32,   X86::SUB64mi32 },
 633       { X86::SUB64ri8,    X86::SUB64mi8 },
 634       { X86::SUB64rr,     X86::SUB64mr },
 635       { X86::SUB8ri,      X86::SUB8mi },
 636       { X86::SUB8rr,      X86::SUB8mr },
 637       { X86::XOR16ri,     X86::XOR16mi },
 638       { X86::XOR16ri8,    X86::XOR16mi8 },
 639       { X86::XOR16rr,     X86::XOR16mr },
 640       { X86::XOR32ri,     X86::XOR32mi },
 641       { X86::XOR32ri8,    X86::XOR32mi8 },
 642       { X86::XOR32rr,     X86::XOR32mr },
 643       { X86::XOR64ri32,   X86::XOR64mi32 },
 644       { X86::XOR64ri8,    X86::XOR64mi8 },
 645       { X86::XOR64rr,     X86::XOR64mr },
 646       { X86::XOR8ri,      X86::XOR8mi },
 647       { X86::XOR8rr,      X86::XOR8mr }
 648     };
 649     ASSERT_SORTED(OpcodeTable);
 650     OpcodeTablePtr = OpcodeTable;
 651     OpcodeTableSize = array_lengthof(OpcodeTable);
 652     isTwoAddrFold = true;
 653   } else if (i == 0) { // If operand 0
 654     if (MI->getOpcode() == X86::MOV16r0)
 655       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
 656     else if (MI->getOpcode() == X86::MOV32r0)
 657       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
 658     else if (MI->getOpcode() == X86::MOV64r0)
 659       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
 660     else if (MI->getOpcode() == X86::MOV8r0)
 661       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
 662     if (NewMI) {
 663       NewMI->copyKillDeadInfo(MI);
 664       return NewMI;
 665     }
 666
 667     static const TableEntry OpcodeTable[] = {
 668       { X86::CALL32r,     X86::CALL32m },
 669       { X86::CALL64r,     X86::CALL64m },
 670       { X86::CMP16ri,     X86::CMP16mi },
 671       { X86::CMP16ri8,    X86::CMP16mi8 },
 672       { X86::CMP32ri,     X86::CMP32mi },
 673       { X86::CMP32ri8,    X86::CMP32mi8 },
 674       { X86::CMP64ri32,   X86::CMP64mi32 },
 675       { X86::CMP64ri8,    X86::CMP64mi8 },
 676       { X86::CMP8ri,      X86::CMP8mi },
 677       { X86::DIV16r,      X86::DIV16m },
 678       { X86::DIV32r,      X86::DIV32m },
 679       { X86::DIV64r,      X86::DIV64m },
 680       { X86::DIV8r,       X86::DIV8m },
 681       { X86::FsMOVAPDrr,  X86::MOVSDmr },
 682       { X86::FsMOVAPSrr,  X86::MOVSSmr },
 683       { X86::IDIV16r,     X86::IDIV16m },
 684       { X86::IDIV32r,     X86::IDIV32m },
 685       { X86::IDIV64r,     X86::IDIV64m },
 686       { X86::IDIV8r,      X86::IDIV8m },
 687       { X86::IMUL16r,     X86::IMUL16m },
 688       { X86::IMUL32r,     X86::IMUL32m },
 689       { X86::IMUL64r,     X86::IMUL64m },
 690       { X86::IMUL8r,      X86::IMUL8m },
 691       { X86::JMP32r,      X86::JMP32m },
 692       { X86::JMP64r,      X86::JMP64m },
 693       { X86::MOV16ri,     X86::MOV16mi },
 694       { X86::MOV16rr,     X86::MOV16mr },
 695       { X86::MOV32ri,     X86::MOV32mi },
 696       { X86::MOV32rr,     X86::MOV32mr },
 697       { X86::MOV64ri32,   X86::MOV64mi32 },
 698       { X86::MOV64rr,     X86::MOV64mr },
 699       { X86::MOV8ri,      X86::MOV8mi },
 700       { X86::MOV8rr,      X86::MOV8mr },
 701       { X86::MOVAPDrr,    X86::MOVAPDmr },
 702       { X86::MOVAPSrr,    X86::MOVAPSmr },
 703       { X86::MOVPDI2DIrr, X86::MOVPDI2DImr },
 704       { X86::MOVPQIto64rr,X86::MOVPQIto64mr },
 705       { X86::MOVPS2SSrr,  X86::MOVPS2SSmr },
 706       { X86::MOVSDrr,     X86::MOVSDmr },
 707       { X86::MOVSDto64rr, X86::MOVSDto64mr },
 708       { X86::MOVSS2DIrr,  X86::MOVSS2DImr },
 709       { X86::MOVSSrr,     X86::MOVSSmr },
 710       { X86::MOVUPDrr,    X86::MOVUPDmr },
 711       { X86::MOVUPSrr,    X86::MOVUPSmr },
 712       { X86::MUL16r,      X86::MUL16m },
 713       { X86::MUL32r,      X86::MUL32m },
 714       { X86::MUL64r,      X86::MUL64m },
 715       { X86::MUL8r,       X86::MUL8m },
 716
 717       // TEMPORARY
 718       { X86::NEW_CMP16ri, X86::NEW_CMP16mi },
 719       { X86::NEW_CMP16ri8,X86::NEW_CMP16mi8 },
 720       { X86::NEW_CMP32ri, X86::NEW_CMP32mi },
 721       { X86::NEW_CMP32ri8,X86::NEW_CMP32mi8 },
 722       { X86::NEW_CMP64ri32,X86::NEW_CMP64mi32 },
 723       { X86::NEW_CMP64ri8,X86::NEW_CMP64mi8 },
 724       { X86::NEW_CMP8ri,  X86::NEW_CMP8mi },
 725       { X86::NEW_SETAEr,  X86::NEW_SETAEm },
 726       { X86::NEW_SETAr,   X86::NEW_SETAm },
 727       { X86::NEW_SETBEr,  X86::NEW_SETBEm },
 728       { X86::NEW_SETBr,   X86::NEW_SETBm },
 729       { X86::NEW_SETEr,   X86::NEW_SETEm },
 730       { X86::NEW_SETGEr,  X86::NEW_SETGEm },
 731       { X86::NEW_SETGr,   X86::NEW_SETGm },
 732       { X86::NEW_SETLEr,  X86::NEW_SETLEm },
 733       { X86::NEW_SETLr,   X86::NEW_SETLm },
 734       { X86::NEW_SETNEr,  X86::NEW_SETNEm },
 735       { X86::NEW_SETNPr,  X86::NEW_SETNPm },
 736       { X86::NEW_SETNSr,  X86::NEW_SETNSm },
 737       { X86::NEW_SETPr,   X86::NEW_SETPm },
 738       { X86::NEW_SETSr,   X86::NEW_SETSm },
 739       { X86::NEW_TEST16ri,X86::NEW_TEST16mi },
 740       { X86::NEW_TEST32ri,X86::NEW_TEST32mi },
 741       { X86::NEW_TEST64ri32, X86::NEW_TEST64mi32 },
 742       { X86::NEW_TEST8ri, X86::NEW_TEST8mi },
 743
 744       { X86::SETAEr,      X86::SETAEm },
 745       { X86::SETAr,       X86::SETAm },
 746       { X86::SETBEr,      X86::SETBEm },
 747       { X86::SETBr,       X86::SETBm },
 748       { X86::SETEr,       X86::SETEm },
 749       { X86::SETGEr,      X86::SETGEm },
 750       { X86::SETGr,       X86::SETGm },
 751       { X86::SETLEr,      X86::SETLEm },
 752       { X86::SETLr,       X86::SETLm },
 753       { X86::SETNEr,      X86::SETNEm },
 754       { X86::SETNPr,      X86::SETNPm },
 755       { X86::SETNSr,      X86::SETNSm },
 756       { X86::SETPr,       X86::SETPm },
 757       { X86::SETSr,       X86::SETSm },
 758       { X86::TAILJMPr,    X86::TAILJMPm },
 759       { X86::TEST16ri,    X86::TEST16mi },
 760       { X86::TEST32ri,    X86::TEST32mi },
 761       { X86::TEST64ri32,  X86::TEST64mi32 },
 762       { X86::TEST8ri,     X86::TEST8mi },
 763       { X86::XCHG16rr,    X86::XCHG16mr },
 764       { X86::XCHG32rr,    X86::XCHG32mr },
 765       { X86::XCHG64rr,    X86::XCHG64mr },
 766       { X86::XCHG8rr,     X86::XCHG8mr }
 767     };
 768
 769     ASSERT_SORTED(OpcodeTable);
 770     OpcodeTablePtr = OpcodeTable;
 771     OpcodeTableSize = array_lengthof(OpcodeTable);
 772   } else if (i == 1) {
 773     static const TableEntry OpcodeTable[] = {
 774       { X86::CMP16rr,         X86::CMP16rm },
 775       { X86::CMP32rr,         X86::CMP32rm },
 776       { X86::CMP64rr,         X86::CMP64rm },
 777       { X86::CMP8rr,          X86::CMP8rm },
 778       { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 779       { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 780       { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 781       { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 782       { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 783       { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 784       { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 785       { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 786       { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 787       { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 788       { X86::FsMOVAPDrr,      X86::MOVSDrm },
 789       { X86::FsMOVAPSrr,      X86::MOVSSrm },
 790       { X86::IMUL16rri,       X86::IMUL16rmi },
 791       { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 792       { X86::IMUL32rri,       X86::IMUL32rmi },
 793       { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 794       { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 795       { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 796       { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 797       { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 798       { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 799       { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 800       { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 801       { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 802       { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 803       { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 804       { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 805       { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 806       { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 807       { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 808       { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 809       { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 810       { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 811       { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 812       { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 813       { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 814       { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 815       { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 816       { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 817       { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 818       { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 819       { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 820       { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 821       { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 822       { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 823       { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 824       { X86::MOV16rr,         X86::MOV16rm },
 825       { X86::MOV32rr,         X86::MOV32rm },
 826       { X86::MOV64rr,         X86::MOV64rm },
 827       { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 828       { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 829       { X86::MOV8rr,          X86::MOV8rm },
 830       { X86::MOVAPDrr,        X86::MOVAPDrm },
 831       { X86::MOVAPSrr,        X86::MOVAPSrm },
 832       { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 833       { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 834       { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 835       { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 836       { X86::MOVSDrr,         X86::MOVSDrm },
 837       { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 838       { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 839       { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 840       { X86::MOVSSrr,         X86::MOVSSrm },
 841       { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 842       { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 843       { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 844       { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 845       { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 846       { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 847       { X86::MOVUPDrr,        X86::MOVUPDrm },
 848       { X86::MOVUPSrr,        X86::MOVUPSrm },
 849       { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 850       { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 851       { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 852       { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 853       { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 854
 855       // TEMPORARY
 856       { X86::NEW_CMP16rr,     X86::NEW_CMP16rm },
 857       { X86::NEW_CMP32rr,     X86::NEW_CMP32rm },
 858       { X86::NEW_CMP64rr,     X86::NEW_CMP64rm },
 859       { X86::NEW_CMP8rr,      X86::NEW_CMP8rm },
 860       { X86::NEW_Int_COMISDrr,  X86::NEW_Int_COMISDrm },
 861       { X86::NEW_Int_COMISSrr,  X86::NEW_Int_COMISSrm },
 862       { X86::NEW_Int_UCOMISDrr, X86::NEW_Int_UCOMISDrm },
 863       { X86::NEW_Int_UCOMISSrr, X86::NEW_Int_UCOMISSrm },
 864       { X86::NEW_TEST16rr,    X86::NEW_TEST16rm },
 865       { X86::NEW_TEST32rr,    X86::NEW_TEST32rm },
 866       { X86::NEW_TEST64rr,    X86::NEW_TEST64rm },
 867       { X86::NEW_TEST8rr,     X86::NEW_TEST8rm },
 868       { X86::NEW_UCOMISDrr,   X86::NEW_UCOMISDrm },
 869       { X86::NEW_UCOMISSrr,   X86::NEW_UCOMISSrm },
 870
 871       { X86::PSHUFDri,        X86::PSHUFDmi },
 872       { X86::PSHUFHWri,       X86::PSHUFHWmi },
 873       { X86::PSHUFLWri,       X86::PSHUFLWmi },
 874       { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 875       { X86::RCPPSr,          X86::RCPPSm },
 876       { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 877       { X86::RSQRTPSr,        X86::RSQRTPSm },
 878       { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 879       { X86::RSQRTSSr,        X86::RSQRTSSm },
 880       { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 881       { X86::SQRTPDr,         X86::SQRTPDm },
 882       { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 883       { X86::SQRTPSr,         X86::SQRTPSm },
 884       { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 885       { X86::SQRTSDr,         X86::SQRTSDm },
 886       { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 887       { X86::SQRTSSr,         X86::SQRTSSm },
 888       { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 889       { X86::TEST16rr,        X86::TEST16rm },
 890       { X86::TEST32rr,        X86::TEST32rm },
 891       { X86::TEST64rr,        X86::TEST64rm },
 892       { X86::TEST8rr,         X86::TEST8rm },
 893       // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 894       { X86::UCOMISDrr,       X86::UCOMISDrm },
 895       { X86::UCOMISSrr,       X86::UCOMISSrm },
 896       { X86::XCHG16rr,        X86::XCHG16rm },
 897       { X86::XCHG32rr,        X86::XCHG32rm },
 898       { X86::XCHG64rr,        X86::XCHG64rm },
 899       { X86::XCHG8rr,         X86::XCHG8rm }
 900     };
 901
 902     ASSERT_SORTED(OpcodeTable);
 903     OpcodeTablePtr = OpcodeTable;
 904     OpcodeTableSize = array_lengthof(OpcodeTable);
 905   } else if (i == 2) {
 906     static const TableEntry OpcodeTable[] = {
 907       { X86::ADC32rr,         X86::ADC32rm },
 908       { X86::ADC64rr,         X86::ADC64rm },
 909       { X86::ADD16rr,         X86::ADD16rm },
 910       { X86::ADD32rr,         X86::ADD32rm },
 911       { X86::ADD64rr,         X86::ADD64rm },
 912       { X86::ADD8rr,          X86::ADD8rm },
 913       { X86::ADDPDrr,         X86::ADDPDrm },
 914       { X86::ADDPSrr,         X86::ADDPSrm },
 915       { X86::ADDSDrr,         X86::ADDSDrm },
 916       { X86::ADDSSrr,         X86::ADDSSrm },
 917       { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 918       { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 919       { X86::AND16rr,         X86::AND16rm },
 920       { X86::AND32rr,         X86::AND32rm },
 921       { X86::AND64rr,         X86::AND64rm },
 922       { X86::AND8rr,          X86::AND8rm },
 923       { X86::ANDNPDrr,        X86::ANDNPDrm },
 924       { X86::ANDNPSrr,        X86::ANDNPSrm },
 925       { X86::ANDPDrr,         X86::ANDPDrm },
 926       { X86::ANDPSrr,         X86::ANDPSrm },
 927       { X86::CMOVA16rr,       X86::CMOVA16rm },
 928       { X86::CMOVA32rr,       X86::CMOVA32rm },
 929       { X86::CMOVA64rr,       X86::CMOVA64rm },
 930       { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 931       { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 932       { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 933       { X86::CMOVB16rr,       X86::CMOVB16rm },
 934       { X86::CMOVB32rr,       X86::CMOVB32rm },
 935       { X86::CMOVB64rr,       X86::CMOVB64rm },
 936       { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 937       { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 938       { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 939       { X86::CMOVE16rr,       X86::CMOVE16rm },
 940       { X86::CMOVE32rr,       X86::CMOVE32rm },
 941       { X86::CMOVE64rr,       X86::CMOVE64rm },
 942       { X86::CMOVG16rr,       X86::CMOVG16rm },
 943       { X86::CMOVG32rr,       X86::CMOVG32rm },
 944       { X86::CMOVG64rr,       X86::CMOVG64rm },
 945       { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 946       { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 947       { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 948       { X86::CMOVL16rr,       X86::CMOVL16rm },
 949       { X86::CMOVL32rr,       X86::CMOVL32rm },
 950       { X86::CMOVL64rr,       X86::CMOVL64rm },
 951       { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 952       { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 953       { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 954       { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 955       { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 956       { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 957       { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 958       { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 959       { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 960       { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 961       { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 962       { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 963       { X86::CMOVP16rr,       X86::CMOVP16rm },
 964       { X86::CMOVP32rr,       X86::CMOVP32rm },
 965       { X86::CMOVP64rr,       X86::CMOVP64rm },
 966       { X86::CMOVS16rr,       X86::CMOVS16rm },
 967       { X86::CMOVS32rr,       X86::CMOVS32rm },
 968       { X86::CMOVS64rr,       X86::CMOVS64rm },
 969       { X86::CMPPDrri,        X86::CMPPDrmi },
 970       { X86::CMPPSrri,        X86::CMPPSrmi },
 971       { X86::CMPSDrr,         X86::CMPSDrm },
 972       { X86::CMPSSrr,         X86::CMPSSrm },
 973       { X86::DIVPDrr,         X86::DIVPDrm },
 974       { X86::DIVPSrr,         X86::DIVPSrm },
 975       { X86::DIVSDrr,         X86::DIVSDrm },
 976       { X86::DIVSSrr,         X86::DIVSSrm },
 977       { X86::HADDPDrr,        X86::HADDPDrm },
 978       { X86::HADDPSrr,        X86::HADDPSrm },
 979       { X86::HSUBPDrr,        X86::HSUBPDrm },
 980       { X86::HSUBPSrr,        X86::HSUBPSrm },
 981       { X86::IMUL16rr,        X86::IMUL16rm },
 982       { X86::IMUL32rr,        X86::IMUL32rm },
 983       { X86::IMUL64rr,        X86::IMUL64rm },
 984       { X86::MAXPDrr,         X86::MAXPDrm },
 985       { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 986       { X86::MAXPSrr,         X86::MAXPSrm },
 987       { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 988       { X86::MAXSDrr,         X86::MAXSDrm },
 989       { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 990       { X86::MAXSSrr,         X86::MAXSSrm },
 991       { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 992       { X86::MINPDrr,         X86::MINPDrm },
 993       { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 994       { X86::MINPSrr,         X86::MINPSrm },
 995       { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 996       { X86::MINSDrr,         X86::MINSDrm },
 997       { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 998       { X86::MINSSrr,         X86::MINSSrm },
 999       { X86::MINSSrr_Int,     X86::MINSSrm_Int },
1000       { X86::MULPDrr,         X86::MULPDrm },
1001       { X86::MULPSrr,         X86::MULPSrm },
1002       { X86::MULSDrr,         X86::MULSDrm },
1003       { X86::MULSSrr,         X86::MULSSrm },
1004
1005       // TEMPORARY
1006       { X86::NEW_CMOVA16rr,       X86::NEW_CMOVA16rm },
1007       { X86::NEW_CMOVA32rr,       X86::NEW_CMOVA32rm },
1008       { X86::NEW_CMOVA64rr,       X86::NEW_CMOVA64rm },
1009       { X86::NEW_CMOVAE16rr,      X86::NEW_CMOVAE16rm },
1010       { X86::NEW_CMOVAE32rr,      X86::NEW_CMOVAE32rm },
1011       { X86::NEW_CMOVAE64rr,      X86::NEW_CMOVAE64rm },
1012       { X86::NEW_CMOVB16rr,       X86::NEW_CMOVB16rm },
1013       { X86::NEW_CMOVB32rr,       X86::NEW_CMOVB32rm },
1014       { X86::NEW_CMOVB64rr,       X86::NEW_CMOVB64rm },
1015       { X86::NEW_CMOVBE16rr,      X86::NEW_CMOVBE16rm },
1016       { X86::NEW_CMOVBE32rr,      X86::NEW_CMOVBE32rm },
1017       { X86::NEW_CMOVBE64rr,      X86::NEW_CMOVBE64rm },
1018       { X86::NEW_CMOVE16rr,       X86::NEW_CMOVE16rm },
1019       { X86::NEW_CMOVE32rr,       X86::NEW_CMOVE32rm },
1020       { X86::NEW_CMOVE64rr,       X86::NEW_CMOVE64rm },
1021       { X86::NEW_CMOVG16rr,       X86::NEW_CMOVG16rm },
1022       { X86::NEW_CMOVG32rr,       X86::NEW_CMOVG32rm },
1023       { X86::NEW_CMOVG64rr,       X86::NEW_CMOVG64rm },
1024       { X86::NEW_CMOVGE16rr,      X86::NEW_CMOVGE16rm },
1025       { X86::NEW_CMOVGE32rr,      X86::NEW_CMOVGE32rm },
1026       { X86::NEW_CMOVGE64rr,      X86::NEW_CMOVGE64rm },
1027       { X86::NEW_CMOVL16rr,       X86::NEW_CMOVL16rm },
1028       { X86::NEW_CMOVL32rr,       X86::NEW_CMOVL32rm },
1029       { X86::NEW_CMOVL64rr,       X86::NEW_CMOVL64rm },
1030       { X86::NEW_CMOVLE16rr,      X86::NEW_CMOVLE16rm },
1031       { X86::NEW_CMOVLE32rr,      X86::NEW_CMOVLE32rm },
1032       { X86::NEW_CMOVLE64rr,      X86::NEW_CMOVLE64rm },
1033       { X86::NEW_CMOVNE16rr,      X86::NEW_CMOVNE16rm },
1034       { X86::NEW_CMOVNE32rr,      X86::NEW_CMOVNE32rm },
1035       { X86::NEW_CMOVNE64rr,      X86::NEW_CMOVNE64rm },
1036       { X86::NEW_CMOVNP16rr,      X86::NEW_CMOVNP16rm },
1037       { X86::NEW_CMOVNP32rr,      X86::NEW_CMOVNP32rm },
1038       { X86::NEW_CMOVNP64rr,      X86::NEW_CMOVNP64rm },
1039       { X86::NEW_CMOVNS16rr,      X86::NEW_CMOVNS16rm },
1040       { X86::NEW_CMOVNS32rr,      X86::NEW_CMOVNS32rm },
1041       { X86::NEW_CMOVNS64rr,      X86::NEW_CMOVNS64rm },
1042       { X86::NEW_CMOVP16rr,       X86::NEW_CMOVP16rm },
1043       { X86::NEW_CMOVP32rr,       X86::NEW_CMOVP32rm },
1044       { X86::NEW_CMOVP64rr,       X86::NEW_CMOVP64rm },
1045       { X86::NEW_CMOVS16rr,       X86::NEW_CMOVS16rm },
1046       { X86::NEW_CMOVS32rr,       X86::NEW_CMOVS32rm },
1047       { X86::NEW_CMOVS64rr,       X86::NEW_CMOVS64rm },
1048
1049       { X86::OR16rr,          X86::OR16rm },
1050       { X86::OR32rr,          X86::OR32rm },
1051       { X86::OR64rr,          X86::OR64rm },
1052       { X86::OR8rr,           X86::OR8rm },
1053       { X86::ORPDrr,          X86::ORPDrm },
1054       { X86::ORPSrr,          X86::ORPSrm },
1055       { X86::PACKSSDWrr,      X86::PACKSSDWrm },
1056       { X86::PACKSSWBrr,      X86::PACKSSWBrm },
1057       { X86::PACKUSWBrr,      X86::PACKUSWBrm },
1058       { X86::PADDBrr,         X86::PADDBrm },
1059       { X86::PADDDrr,         X86::PADDDrm },
1060       { X86::PADDQrr,         X86::PADDQrm },
1061       { X86::PADDSBrr,        X86::PADDSBrm },
1062       { X86::PADDSWrr,        X86::PADDSWrm },
1063       { X86::PADDWrr,         X86::PADDWrm },
1064       { X86::PANDNrr,         X86::PANDNrm },
1065       { X86::PANDrr,          X86::PANDrm },
1066       { X86::PAVGBrr,         X86::PAVGBrm },
1067       { X86::PAVGWrr,         X86::PAVGWrm },
1068       { X86::PCMPEQBrr,       X86::PCMPEQBrm },
1069       { X86::PCMPEQDrr,       X86::PCMPEQDrm },
1070       { X86::PCMPEQWrr,       X86::PCMPEQWrm },
1071       { X86::PCMPGTBrr,       X86::PCMPGTBrm },
1072       { X86::PCMPGTDrr,       X86::PCMPGTDrm },
1073       { X86::PCMPGTWrr,       X86::PCMPGTWrm },
1074       { X86::PINSRWrri,       X86::PINSRWrmi },
1075       { X86::PMADDWDrr,       X86::PMADDWDrm },
1076       { X86::PMAXSWrr,        X86::PMAXSWrm },
1077       { X86::PMAXUBrr,        X86::PMAXUBrm },
1078       { X86::PMINSWrr,        X86::PMINSWrm },
1079       { X86::PMINUBrr,        X86::PMINUBrm },
1080       { X86::PMULHUWrr,       X86::PMULHUWrm },
1081       { X86::PMULHWrr,        X86::PMULHWrm },
1082       { X86::PMULLWrr,        X86::PMULLWrm },
1083       { X86::PMULUDQrr,       X86::PMULUDQrm },
1084       { X86::PORrr,           X86::PORrm },
1085       { X86::PSADBWrr,        X86::PSADBWrm },
1086       { X86::PSLLDrr,         X86::PSLLDrm },
1087       { X86::PSLLQrr,         X86::PSLLQrm },
1088       { X86::PSLLWrr,         X86::PSLLWrm },
1089       { X86::PSRADrr,         X86::PSRADrm },
1090       { X86::PSRAWrr,         X86::PSRAWrm },
1091       { X86::PSRLDrr,         X86::PSRLDrm },
1092       { X86::PSRLQrr,         X86::PSRLQrm },
1093       { X86::PSRLWrr,         X86::PSRLWrm },
1094       { X86::PSUBBrr,         X86::PSUBBrm },
1095       { X86::PSUBDrr,         X86::PSUBDrm },
1096       { X86::PSUBSBrr,        X86::PSUBSBrm },
1097       { X86::PSUBSWrr,        X86::PSUBSWrm },
1098       { X86::PSUBWrr,         X86::PSUBWrm },
1099       { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
1100       { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
1101       { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
1102       { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
1103       { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
1104       { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
1105       { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
1106       { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
1107       { X86::PXORrr,          X86::PXORrm },
1108       { X86::SBB32rr,         X86::SBB32rm },
1109       { X86::SBB64rr,         X86::SBB64rm },
1110       { X86::SHUFPDrri,       X86::SHUFPDrmi },
1111       { X86::SHUFPSrri,       X86::SHUFPSrmi },
1112       { X86::SUB16rr,         X86::SUB16rm },
1113       { X86::SUB32rr,         X86::SUB32rm },
1114       { X86::SUB64rr,         X86::SUB64rm },
1115       { X86::SUB8rr,          X86::SUB8rm },
1116       { X86::SUBPDrr,         X86::SUBPDrm },
1117       { X86::SUBPSrr,         X86::SUBPSrm },
1118       { X86::SUBSDrr,         X86::SUBSDrm },
1119       { X86::SUBSSrr,         X86::SUBSSrm },
1120       // FIXME: TEST*rr -> swapped operand of TEST*mr.
1121       { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
1122       { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
1123       { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
1124       { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
1125       { X86::XOR16rr,         X86::XOR16rm },
1126       { X86::XOR32rr,         X86::XOR32rm },
1127       { X86::XOR64rr,         X86::XOR64rm },
1128       { X86::XOR8rr,          X86::XOR8rm },
1129       { X86::XORPDrr,         X86::XORPDrm },
1130       { X86::XORPSrr,         X86::XORPSrm }
1131     };
1132
1133     ASSERT_SORTED(OpcodeTable);
1134     OpcodeTablePtr = OpcodeTable;
1135     OpcodeTableSize = array_lengthof(OpcodeTable);
1136   }
1137
1138   // If table selected...
1139   if (OpcodeTablePtr) {
1140     // Find the Opcode to fuse
1141     unsigned fromOpcode = MI->getOpcode();
1142     // Lookup fromOpcode in table
1143     if (const TableEntry *Entry = TableLookup(OpcodeTablePtr, OpcodeTableSize,
1144                                               fromOpcode)) {
1145       if (isTwoAddrFold)
1146         NewMI = FuseTwoAddrInst(Entry->to, MOs, MI, TII);
1147       else
1148         NewMI = FuseInst(Entry->to, i, MOs, MI, TII);
1149       NewMI->copyKillDeadInfo(MI);
1150       return NewMI;
1151     }
1152   }
1153
1154   // No fusion
1155   if (PrintFailedFusing)
1156     cerr << "We failed to fuse ("
1157          << ((i == 1) ? "r" : "s") << "): " << *MI;
1158   return NULL;
1159 }
1160
1161
1162 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1163                                                  int FrameIndex) const {
1164   // Check switch flag
1165   if (NoFusing) return NULL;
1166   SmallVector<MachineOperand,4> MOs;
1167   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1168   return foldMemoryOperand(MI, OpNum, MOs);
1169 }
1170
1171 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1172                                                  MachineInstr *LoadMI) const {
1173   // Check switch flag
1174   if (NoFusing) return NULL;
1175   SmallVector<MachineOperand,4> MOs;
1176   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1177   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1178     MOs.push_back(LoadMI->getOperand(i));
1179   return foldMemoryOperand(MI, OpNum, MOs);
1180 }
1181
1182 const unsigned *
1183 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1184   static const unsigned CalleeSavedRegs32Bit[] = {
1185     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1186   };
1187
1188   static const unsigned CalleeSavedRegs32EHRet[] = {
1189     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1190   };
1191
1192   static const unsigned CalleeSavedRegs64Bit[] = {
1193     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1194   };
1195
1196   if (Is64Bit)
1197     return CalleeSavedRegs64Bit;
1198   else {
1199     if (MF) {
1200         MachineFrameInfo *MFI = MF->getFrameInfo();
1201         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1202         if (MMI && MMI->callsEHReturn())
1203           return CalleeSavedRegs32EHRet;
1204     }
1205     return CalleeSavedRegs32Bit;
1206   }
1207 }
1208
1209 const TargetRegisterClass* const*
1210 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1211   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1212     &X86::GR32RegClass, &X86::GR32RegClass,
1213     &X86::GR32RegClass, &X86::GR32RegClass,  0
1214   };
1215   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1216     &X86::GR32RegClass, &X86::GR32RegClass,
1217     &X86::GR32RegClass, &X86::GR32RegClass,
1218     &X86::GR32RegClass, &X86::GR32RegClass,  0
1219   };
1220   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1221     &X86::GR64RegClass, &X86::GR64RegClass,
1222     &X86::GR64RegClass, &X86::GR64RegClass,
1223     &X86::GR64RegClass, &X86::GR64RegClass, 0
1224   };
1225
1226   if (Is64Bit)
1227     return CalleeSavedRegClasses64Bit;
1228   else {
1229     if (MF) {
1230         MachineFrameInfo *MFI = MF->getFrameInfo();
1231         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1232         if (MMI && MMI->callsEHReturn())
1233           return CalleeSavedRegClasses32EHRet;
1234     }
1235     return CalleeSavedRegClasses32Bit;
1236   }
1237
1238 }
1239
1240 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1241   BitVector Reserved(getNumRegs());
1242   Reserved.set(X86::RSP);
1243   Reserved.set(X86::ESP);
1244   Reserved.set(X86::SP);
1245   Reserved.set(X86::SPL);
1246   if (hasFP(MF)) {
1247     Reserved.set(X86::RBP);
1248     Reserved.set(X86::EBP);
1249     Reserved.set(X86::BP);
1250     Reserved.set(X86::BPL);
1251   }
1252   return Reserved;
1253 }
1254
1255 //===----------------------------------------------------------------------===//
1256 // Stack Frame Processing methods
1257 //===----------------------------------------------------------------------===//
1258
1259 // hasFP - Return true if the specified function should have a dedicated frame
1260 // pointer register.  This is true if the function has variable sized allocas or
1261 // if frame pointer elimination is disabled.
1262 //
1263 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1264   MachineFrameInfo *MFI = MF.getFrameInfo();
1265   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1266
1267   return (NoFramePointerElim ||
1268           MFI->hasVarSizedObjects() ||
1269           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1270           (MMI && MMI->callsUnwindInit()));
1271 }
1272
1273 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1274   return !MF.getFrameInfo()->hasVarSizedObjects();
1275 }
1276
1277 void X86RegisterInfo::
1278 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1279                               MachineBasicBlock::iterator I) const {
1280   if (!hasReservedCallFrame(MF)) {
1281     // If the stack pointer can be changed after prologue, turn the
1282     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1283     // adjcallstackdown instruction into 'add ESP, <amt>'
1284     // TODO: consider using push / pop instead of sub + store / add
1285     MachineInstr *Old = I;
1286     uint64_t Amount = Old->getOperand(0).getImm();
1287     if (Amount != 0) {
1288       // We need to keep the stack aligned properly.  To do this, we round the
1289       // amount of space needed for the outgoing arguments up to the next
1290       // alignment boundary.
1291       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1292       Amount = (Amount+Align-1)/Align*Align;
1293
1294       MachineInstr *New = 0;
1295       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1296         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1297           .addReg(StackPtr).addImm(Amount);
1298       } else {
1299         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1300         // factor out the amount the callee already popped.
1301         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1302         Amount -= CalleeAmt;
1303         if (Amount) {
1304           unsigned Opc = (Amount < 128) ?
1305             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1306             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1307           New = BuildMI(TII.get(Opc),  StackPtr)
1308                         .addReg(StackPtr).addImm(Amount);
1309         }
1310       }
1311
1312       // Replace the pseudo instruction with a new instruction...
1313       if (New) MBB.insert(I, New);
1314     }
1315   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1316     // If we are performing frame pointer elimination and if the callee pops
1317     // something off the stack pointer, add it back.  We do this until we have
1318     // more advanced stack pointer tracking ability.
1319     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1320       unsigned Opc = (CalleeAmt < 128) ?
1321         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1322         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1323       MachineInstr *New =
1324         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1325       MBB.insert(I, New);
1326     }
1327   }
1328
1329   MBB.erase(I);
1330 }
1331
1332 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1333                                           int SPAdj, RegScavenger *RS) const{
1334   assert(SPAdj == 0 && "Unexpected");
1335
1336   unsigned i = 0;
1337   MachineInstr &MI = *II;
1338   MachineFunction &MF = *MI.getParent()->getParent();
1339   while (!MI.getOperand(i).isFrameIndex()) {
1340     ++i;
1341     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1342   }
1343
1344   int FrameIndex = MI.getOperand(i).getFrameIndex();
1345   // This must be part of a four operand memory reference.  Replace the
1346   // FrameIndex with base register with EBP.  Add an offset to the offset.
1347   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1348
1349   // Now add the frame object offset to the offset from EBP.
1350   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1351                    MI.getOperand(i+3).getImm()+SlotSize;
1352
1353   if (!hasFP(MF))
1354     Offset += MF.getFrameInfo()->getStackSize();
1355   else
1356     Offset += SlotSize;  // Skip the saved EBP
1357
1358   MI.getOperand(i+3).ChangeToImmediate(Offset);
1359 }
1360
1361 void
1362 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1363   if (hasFP(MF)) {
1364     // Create a frame entry for the EBP register that must be saved.
1365     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1366                                                         (int)SlotSize * -2);
1367     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1368            "Slot for EBP register must be last in order to be found!");
1369   }
1370 }
1371
1372 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1373 /// stack pointer by a constant value.
1374 static
1375 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1376                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1377                   const TargetInstrInfo &TII) {
1378   bool isSub = NumBytes < 0;
1379   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1380   unsigned Opc = isSub
1381     ? ((Offset < 128) ?
1382        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1383        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1384     : ((Offset < 128) ?
1385        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1386        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1387   uint64_t Chunk = (1LL << 31) - 1;
1388
1389   while (Offset) {
1390     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1391     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1392     Offset -= ThisVal;
1393   }
1394 }
1395
1396 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1397   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1398   MachineFrameInfo *MFI = MF.getFrameInfo();
1399   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1400   const Function* Fn = MF.getFunction();
1401   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1402   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1403   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1404   MachineBasicBlock::iterator MBBI = MBB.begin();
1405
1406   // Prepare for frame info.
1407   unsigned FrameLabelId = 0;
1408
1409   // Get the number of bytes to allocate from the FrameInfo
1410   uint64_t StackSize = MFI->getStackSize();
1411   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1412
1413   if (hasFP(MF)) {
1414     // Get the offset of the stack slot for the EBP register... which is
1415     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1416     // Update the frame offset adjustment.
1417     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1418
1419     // Save EBP into the appropriate stack slot...
1420     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1421       .addReg(FramePtr);
1422     NumBytes -= SlotSize;
1423
1424     if (MMI && MMI->needsFrameInfo()) {
1425       // Mark effective beginning of when frame pointer becomes valid.
1426       FrameLabelId = MMI->NextLabelID();
1427       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1428     }
1429
1430     // Update EBP with the new base value...
1431     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1432       .addReg(StackPtr);
1433   }
1434
1435   unsigned ReadyLabelId = 0;
1436   if (MMI && MMI->needsFrameInfo()) {
1437     // Mark effective beginning of when frame pointer is ready.
1438     ReadyLabelId = MMI->NextLabelID();
1439     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1440   }
1441
1442   // Skip the callee-saved push instructions.
1443   while (MBBI != MBB.end() &&
1444          (MBBI->getOpcode() == X86::PUSH32r ||
1445           MBBI->getOpcode() == X86::PUSH64r))
1446     ++MBBI;
1447
1448   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1449     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1450       // Check, whether EAX is livein for this function
1451       bool isEAXAlive = false;
1452       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1453              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1454         unsigned Reg = II->first;
1455         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1456                       Reg == X86::AH || Reg == X86::AL);
1457       }
1458
1459       // Function prologue calls _alloca to probe the stack when allocating
1460       // more than 4k bytes in one go. Touching the stack at 4K increments is
1461       // necessary to ensure that the guard pages used by the OS virtual memory
1462       // manager are allocated in correct sequence.
1463       if (!isEAXAlive) {
1464         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1465         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1466           .addExternalSymbol("_alloca");
1467       } else {
1468         // Save EAX
1469         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1470         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1471         // allocated bytes for EAX.
1472         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1473         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1474           .addExternalSymbol("_alloca");
1475         // Restore EAX
1476         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1477                                         StackPtr, NumBytes-4);
1478         MBB.insert(MBBI, MI);
1479       }
1480     } else {
1481       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1482       // instruction, merge the two instructions.
1483       if (MBBI != MBB.end()) {
1484         MachineBasicBlock::iterator NI = next(MBBI);
1485         unsigned Opc = MBBI->getOpcode();
1486         if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1487              Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1488             MBBI->getOperand(0).getReg() == StackPtr) {
1489           NumBytes -= MBBI->getOperand(2).getImm();
1490           MBB.erase(MBBI);
1491           MBBI = NI;
1492         } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1493                     Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1494                    MBBI->getOperand(0).getReg() == StackPtr) {
1495           NumBytes += MBBI->getOperand(2).getImm();
1496           MBB.erase(MBBI);
1497           MBBI = NI;
1498         }
1499       }
1500
1501       if (NumBytes)
1502         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1503     }
1504   }
1505
1506   if (MMI && MMI->needsFrameInfo()) {
1507     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1508     const TargetAsmInfo *TAI = MF.getTarget().getTargetAsmInfo();
1509
1510     // Calculate amount of bytes used for return address storing
1511     int stackGrowth =
1512       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1513        TargetFrameInfo::StackGrowsUp ?
1514        TAI->getAddressSize() : -TAI->getAddressSize());
1515
1516     if (StackSize) {
1517       // Show update of SP.
1518       if (hasFP(MF)) {
1519         // Adjust SP
1520         MachineLocation SPDst(MachineLocation::VirtualFP);
1521         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1522         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1523       } else {
1524         MachineLocation SPDst(MachineLocation::VirtualFP);
1525         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1526         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1527       }
1528     } else {
1529       //FIXME: Verify & implement for FP
1530       MachineLocation SPDst(StackPtr);
1531       MachineLocation SPSrc(StackPtr, stackGrowth);
1532       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1533     }
1534
1535     // Add callee saved registers to move list.
1536     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1537
1538     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1539     // It should be rewritten from scratch and generalized sometimes.
1540
1541     // Determine maximum offset (minumum due to stack growth)
1542     int64_t MaxOffset = 0;
1543     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1544       MaxOffset = std::min(MaxOffset,
1545                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1546
1547     // Calculate offsets
1548     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1549       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1550       unsigned Reg = CSI[I].getReg();
1551       Offset = (MaxOffset-Offset+3*stackGrowth);
1552       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1553       MachineLocation CSSrc(Reg);
1554       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1555     }
1556
1557     if (hasFP(MF)) {
1558       // Save FP
1559       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1560       MachineLocation FPSrc(FramePtr);
1561       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1562     }
1563
1564     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1565     MachineLocation FPSrc(MachineLocation::VirtualFP);
1566     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1567   }
1568
1569   // If it's main() on Cygwin\Mingw32 we should align stack as well
1570   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1571       Subtarget->isTargetCygMing()) {
1572     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1573                 .addReg(X86::ESP).addImm(-Align);
1574
1575     // Probe the stack
1576     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(Align);
1577     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1578   }
1579 }
1580
1581 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1582                                    MachineBasicBlock &MBB) const {
1583   const MachineFrameInfo *MFI = MF.getFrameInfo();
1584   const Function* Fn = MF.getFunction();
1585   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1586   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1587   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1588   unsigned RetOpcode = MBBI->getOpcode();
1589
1590   switch (RetOpcode) {
1591   case X86::RET:
1592   case X86::RETI:
1593   case X86::EH_RETURN:
1594   case X86::TAILJMPd:
1595   case X86::TAILJMPr:
1596   case X86::TAILJMPm: break;  // These are ok
1597   default:
1598     assert(0 && "Can only insert epilog into returning blocks");
1599   }
1600
1601   // Get the number of bytes to allocate from the FrameInfo
1602   uint64_t StackSize = MFI->getStackSize();
1603   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1604   uint64_t NumBytes = StackSize - CSSize;
1605
1606   if (hasFP(MF)) {
1607     // pop EBP.
1608     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1609     NumBytes -= SlotSize;
1610   }
1611
1612   // Skip the callee-saved pop instructions.
1613   while (MBBI != MBB.begin()) {
1614     MachineBasicBlock::iterator PI = prior(MBBI);
1615     unsigned Opc = PI->getOpcode();
1616     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1617       break;
1618     --MBBI;
1619   }
1620
1621   if (NumBytes || MFI->hasVarSizedObjects()) {
1622     // If there is an ADD32ri or SUB32ri of ESP immediately before this
1623     // instruction, merge the two instructions.
1624     if (MBBI != MBB.begin()) {
1625       MachineBasicBlock::iterator PI = prior(MBBI);
1626       unsigned Opc = PI->getOpcode();
1627       if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1628            Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1629           PI->getOperand(0).getReg() == StackPtr) {
1630         NumBytes += PI->getOperand(2).getImm();
1631         MBB.erase(PI);
1632       } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1633                   Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1634                  PI->getOperand(0).getReg() == StackPtr) {
1635         NumBytes -= PI->getOperand(2).getImm();
1636         MBB.erase(PI);
1637       }
1638     }
1639   }
1640
1641   // If dynamic alloca is used, then reset esp to point to the last
1642   // callee-saved slot before popping them off!
1643   // Also, if it's main() on Cygwin/Mingw32 we aligned stack in the prologue, - revert
1644   // stack changes back. Note: we're assuming, that frame pointer was forced
1645   // for main()
1646   if (MFI->hasVarSizedObjects() ||
1647       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1648        Subtarget->isTargetCygMing())) {
1649     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1650     if (CSSize) {
1651       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1652                                       FramePtr, -CSSize);
1653       MBB.insert(MBBI, MI);
1654     } else
1655       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1656         addReg(FramePtr);
1657
1658     NumBytes = 0;
1659   }
1660
1661   // adjust stack pointer back: ESP += numbytes
1662   if (NumBytes)
1663     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1664
1665   // We're returning from function via eh_return.
1666   if (RetOpcode == X86::EH_RETURN) {
1667     MBBI = prior(MBB.end());
1668     MachineOperand &DestAddr  = MBBI->getOperand(0);
1669     assert(DestAddr.isRegister() && "Offset should be in register!");
1670     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1671       addReg(DestAddr.getReg());
1672   }
1673 }
1674
1675 unsigned X86RegisterInfo::getRARegister() const {
1676   if (Is64Bit)
1677     return X86::RIP;  // Should have dwarf #16
1678   else
1679     return X86::EIP;  // Should have dwarf #8
1680 }
1681
1682 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1683   return hasFP(MF) ? FramePtr : StackPtr;
1684 }
1685
1686 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1687                                                                          const {
1688   // Calculate amount of bytes used for return address storing
1689   int stackGrowth = (Is64Bit ? -8 : -4);
1690
1691   // Initial state of the frame pointer is esp+4.
1692   MachineLocation Dst(MachineLocation::VirtualFP);
1693   MachineLocation Src(StackPtr, stackGrowth);
1694   Moves.push_back(MachineMove(0, Dst, Src));
1695
1696   // Add return address to move list
1697   MachineLocation CSDst(StackPtr, stackGrowth);
1698   MachineLocation CSSrc(getRARegister());
1699   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1700 }
1701
1702 unsigned X86RegisterInfo::getEHExceptionRegister() const {
1703   assert(0 && "What is the exception register");
1704   return 0;
1705 }
1706
1707 unsigned X86RegisterInfo::getEHHandlerRegister() const {
1708   assert(0 && "What is the exception handler register");
1709   return 0;
1710 }
1711
1712 namespace llvm {
1713 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
1714   switch (VT) {
1715   default: return Reg;
1716   case MVT::i8:
1717     if (High) {
1718       switch (Reg) {
1719       default: return 0;
1720       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1721         return X86::AH;
1722       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1723         return X86::DH;
1724       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1725         return X86::CH;
1726       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1727         return X86::BH;
1728       }
1729     } else {
1730       switch (Reg) {
1731       default: return 0;
1732       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1733         return X86::AL;
1734       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1735         return X86::DL;
1736       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1737         return X86::CL;
1738       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1739         return X86::BL;
1740       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1741         return X86::SIL;
1742       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1743         return X86::DIL;
1744       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1745         return X86::BPL;
1746       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1747         return X86::SPL;
1748       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1749         return X86::R8B;
1750       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1751         return X86::R9B;
1752       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1753         return X86::R10B;
1754       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1755         return X86::R11B;
1756       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1757         return X86::R12B;
1758       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1759         return X86::R13B;
1760       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1761         return X86::R14B;
1762       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1763         return X86::R15B;
1764       }
1765     }
1766   case MVT::i16:
1767     switch (Reg) {
1768     default: return Reg;
1769     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1770       return X86::AX;
1771     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1772       return X86::DX;
1773     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1774       return X86::CX;
1775     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1776       return X86::BX;
1777     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1778       return X86::SI;
1779     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1780       return X86::DI;
1781     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1782       return X86::BP;
1783     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1784       return X86::SP;
1785     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1786       return X86::R8W;
1787     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1788       return X86::R9W;
1789     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1790       return X86::R10W;
1791     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1792       return X86::R11W;
1793     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1794       return X86::R12W;
1795     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1796       return X86::R13W;
1797     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1798       return X86::R14W;
1799     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1800       return X86::R15W;
1801     }
1802   case MVT::i32:
1803     switch (Reg) {
1804     default: return Reg;
1805     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1806       return X86::EAX;
1807     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1808       return X86::EDX;
1809     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1810       return X86::ECX;
1811     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1812       return X86::EBX;
1813     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1814       return X86::ESI;
1815     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1816       return X86::EDI;
1817     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1818       return X86::EBP;
1819     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1820       return X86::ESP;
1821     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1822       return X86::R8D;
1823     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1824       return X86::R9D;
1825     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1826       return X86::R10D;
1827     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1828       return X86::R11D;
1829     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1830       return X86::R12D;
1831     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1832       return X86::R13D;
1833     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1834       return X86::R14D;
1835     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1836       return X86::R15D;
1837     }
1838   case MVT::i64:
1839     switch (Reg) {
1840     default: return Reg;
1841     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1842       return X86::RAX;
1843     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1844       return X86::RDX;
1845     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1846       return X86::RCX;
1847     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1848       return X86::RBX;
1849     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1850       return X86::RSI;
1851     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1852       return X86::RDI;
1853     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1854       return X86::RBP;
1855     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1856       return X86::RSP;
1857     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1858       return X86::R8;
1859     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1860       return X86::R9;
1861     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1862       return X86::R10;
1863     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1864       return X86::R11;
1865     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1866       return X86::R12;
1867     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1868       return X86::R13;
1869     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1870       return X86::R14;
1871     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1872       return X86::R15;
1873     }
1874   }
1875
1876   return Reg;
1877 }
1878 }
1879
1880 #include "X86GenRegisterInfo.inc"
1881