lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/ValueTypes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 static cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm)
  58   : X86GenRegisterInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  59                          ? X86::RIP : X86::EIP),
  60                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  61                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true),
  62                        (tm.getSubtarget<X86Subtarget>().is64Bit()
  63                          ? X86::RIP : X86::EIP)),
  64                        TM(tm) {
  65   X86_MC::InitLLVM2SEHRegisterMapping(this);
  66
  67   // Cache some information.
  68   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  69   Is64Bit = Subtarget->is64Bit();
  70   IsWin64 = Subtarget->isTargetWin64();
  71
  72   if (Is64Bit) {
  73     SlotSize = 8;
  74     StackPtr = X86::RSP;
  75     FramePtr = X86::RBP;
  76   } else {
  77     SlotSize = 4;
  78     StackPtr = X86::ESP;
  79     FramePtr = X86::EBP;
  80   }
  81   // Use a callee-saved register as the base pointer.  These registers must
  82   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  83   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  84   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  85 }
  86
  87 /// getCompactUnwindRegNum - This function maps the register to the number for
  88 /// compact unwind encoding. Return -1 if the register isn't valid.
  89 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  90   switch (getLLVMRegNum(RegNum, isEH)) {
  91   case X86::EBX: case X86::RBX: return 1;
  92   case X86::ECX: case X86::R12: return 2;
  93   case X86::EDX: case X86::R13: return 3;
  94   case X86::EDI: case X86::R14: return 4;
  95   case X86::ESI: case X86::R15: return 5;
  96   case X86::EBP: case X86::RBP: return 6;
  97   }
  98
  99   return -1;
 100 }
 101
 102 bool
 103 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
 104   // Only enable when post-RA scheduling is enabled and this is needed.
 105   return TM.getSubtargetImpl()->postRAScheduler();
 106 }
 107
 108 int
 109 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 110   return getEncodingValue(i);
 111 }
 112
 113 const TargetRegisterClass *
 114 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 115                                        unsigned Idx) const {
 116   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 117   // It behaves just like the sub_8bit_hi index.
 118   if (!Is64Bit && Idx == X86::sub_8bit)
 119     Idx = X86::sub_8bit_hi;
 120
 121   // Forward to TableGen's default version.
 122   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 123 }
 124
 125 const TargetRegisterClass *
 126 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 127                                           const TargetRegisterClass *B,
 128                                           unsigned SubIdx) const {
 129   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 130   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 131     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 132     if (!A)
 133       return 0;
 134   }
 135   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 136 }
 137
 138 const TargetRegisterClass*
 139 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 140   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 141   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 142   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 143   // reigster class inflation.
 144   //
 145   // The GR8_NOREX class is always used in a way that won't be constrained to a
 146   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 147   // full GR8 class.
 148   if (RC == &X86::GR8_NOREXRegClass)
 149     return RC;
 150
 151   const TargetRegisterClass *Super = RC;
 152   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 153   do {
 154     switch (Super->getID()) {
 155     case X86::GR8RegClassID:
 156     case X86::GR16RegClassID:
 157     case X86::GR32RegClassID:
 158     case X86::GR64RegClassID:
 159     case X86::FR32RegClassID:
 160     case X86::FR64RegClassID:
 161     case X86::RFP32RegClassID:
 162     case X86::RFP64RegClassID:
 163     case X86::RFP80RegClassID:
 164     case X86::VR128RegClassID:
 165     case X86::VR256RegClassID:
 166       // Don't return a super-class that would shrink the spill size.
 167       // That can happen with the vector and float classes.
 168       if (Super->getSize() == RC->getSize())
 169         return Super;
 170     }
 171     Super = *I++;
 172   } while (Super);
 173   return RC;
 174 }
 175
 176 const TargetRegisterClass *
 177 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
 178                                                                          const {
 179   const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 180   switch (Kind) {
 181   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 182   case 0: // Normal GPRs.
 183     if (Subtarget.isTarget64BitLP64())
 184       return &X86::GR64RegClass;
 185     return &X86::GR32RegClass;
 186   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 187     if (Subtarget.isTarget64BitLP64())
 188       return &X86::GR64_NOSPRegClass;
 189     return &X86::GR32_NOSPRegClass;
 190   case 2: // Available for tailcall (not callee-saved GPRs).
 191     if (Subtarget.isTargetWin64())
 192       return &X86::GR64_TCW64RegClass;
 193     else if (Subtarget.is64Bit())
 194       return &X86::GR64_TCRegClass;
 195
 196     const Function *F = MF.getFunction();
 197     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 198     if (hasHipeCC)
 199       return &X86::GR32RegClass;
 200     return &X86::GR32_TCRegClass;
 201   }
 202 }
 203
 204 const TargetRegisterClass *
 205 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 206   if (RC == &X86::CCRRegClass) {
 207     if (Is64Bit)
 208       return &X86::GR64RegClass;
 209     else
 210       return &X86::GR32RegClass;
 211   }
 212   return RC;
 213 }
 214
 215 unsigned
 216 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 217                                      MachineFunction &MF) const {
 218   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 219
 220   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 221   switch (RC->getID()) {
 222   default:
 223     return 0;
 224   case X86::GR32RegClassID:
 225     return 4 - FPDiff;
 226   case X86::GR64RegClassID:
 227     return 12 - FPDiff;
 228   case X86::VR128RegClassID:
 229     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 230   case X86::VR64RegClassID:
 231     return 4;
 232   }
 233 }
 234
 235 const uint16_t *
 236 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 237   switch (MF->getFunction()->getCallingConv()) {
 238   case CallingConv::GHC:
 239   case CallingConv::HiPE:
 240     return CSR_NoRegs_SaveList;
 241
 242   case CallingConv::Intel_OCL_BI: {
 243     bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 244     if (HasAVX && IsWin64)
 245       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 246     if (HasAVX && Is64Bit)
 247       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 248     if (!HasAVX && !IsWin64 && Is64Bit)
 249       return CSR_64_Intel_OCL_BI_SaveList;
 250     break;
 251   }
 252
 253   case CallingConv::Cold:
 254     if (Is64Bit)
 255       return CSR_MostRegs_64_SaveList;
 256     break;
 257
 258   default:
 259     break;
 260   }
 261
 262   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 263   if (Is64Bit) {
 264     if (IsWin64)
 265       return CSR_Win64_SaveList;
 266     if (CallsEHReturn)
 267       return CSR_64EHRet_SaveList;
 268     return CSR_64_SaveList;
 269   }
 270   if (CallsEHReturn)
 271     return CSR_32EHRet_SaveList;
 272   return CSR_32_SaveList;
 273 }
 274
 275 const uint32_t*
 276 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 277   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 278
 279   if (CC == CallingConv::Intel_OCL_BI) {
 280     if (IsWin64 && HasAVX)
 281       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 282     if (Is64Bit && HasAVX)
 283       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 284     if (!HasAVX && !IsWin64 && Is64Bit)
 285       return CSR_64_Intel_OCL_BI_RegMask;
 286   }
 287   if (CC == CallingConv::GHC || CC == CallingConv::HiPE)
 288     return CSR_NoRegs_RegMask;
 289   if (!Is64Bit)
 290     return CSR_32_RegMask;
 291   if (CC == CallingConv::Cold)
 292     return CSR_MostRegs_64_RegMask;
 293   if (IsWin64)
 294     return CSR_Win64_RegMask;
 295   return CSR_64_RegMask;
 296 }
 297
 298 const uint32_t*
 299 X86RegisterInfo::getNoPreservedMask() const {
 300   return CSR_NoRegs_RegMask;
 301 }
 302
 303 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 304   BitVector Reserved(getNumRegs());
 305   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 306
 307   // Set the stack-pointer register and its aliases as reserved.
 308   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 309        ++I)
 310     Reserved.set(*I);
 311
 312   // Set the instruction pointer register and its aliases as reserved.
 313   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 314        ++I)
 315     Reserved.set(*I);
 316
 317   // Set the frame-pointer register and its aliases as reserved if needed.
 318   if (TFI->hasFP(MF)) {
 319     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 320          ++I)
 321       Reserved.set(*I);
 322   }
 323
 324   // Set the base-pointer register and its aliases as reserved if needed.
 325   if (hasBasePointer(MF)) {
 326     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 327     const uint32_t* RegMask = getCallPreservedMask(CC);
 328     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 329       report_fatal_error(
 330         "Stack realignment in presence of dynamic allocas is not supported with"
 331         "this calling convention.");
 332
 333     for (MCSubRegIterator I(getBaseRegister(), this, /*IncludeSelf=*/true);
 334          I.isValid(); ++I)
 335       Reserved.set(*I);
 336   }
 337
 338   // Mark the segment registers as reserved.
 339   Reserved.set(X86::CS);
 340   Reserved.set(X86::SS);
 341   Reserved.set(X86::DS);
 342   Reserved.set(X86::ES);
 343   Reserved.set(X86::FS);
 344   Reserved.set(X86::GS);
 345
 346   // Mark the floating point stack registers as reserved.
 347   Reserved.set(X86::ST0);
 348   Reserved.set(X86::ST1);
 349   Reserved.set(X86::ST2);
 350   Reserved.set(X86::ST3);
 351   Reserved.set(X86::ST4);
 352   Reserved.set(X86::ST5);
 353   Reserved.set(X86::ST6);
 354   Reserved.set(X86::ST7);
 355
 356   // Reserve the registers that only exist in 64-bit mode.
 357   if (!Is64Bit) {
 358     // These 8-bit registers are part of the x86-64 extension even though their
 359     // super-registers are old 32-bits.
 360     Reserved.set(X86::SIL);
 361     Reserved.set(X86::DIL);
 362     Reserved.set(X86::BPL);
 363     Reserved.set(X86::SPL);
 364
 365     for (unsigned n = 0; n != 8; ++n) {
 366       // R8, R9, ...
 367       static const uint16_t GPR64[] = {
 368         X86::R8,  X86::R9,  X86::R10, X86::R11,
 369         X86::R12, X86::R13, X86::R14, X86::R15
 370       };
 371       for (MCRegAliasIterator AI(GPR64[n], this, true); AI.isValid(); ++AI)
 372         Reserved.set(*AI);
 373
 374       // XMM8, XMM9, ...
 375       static const uint16_t XMMReg[] = {
 376         X86::XMM8,  X86::XMM9, X86::XMM10, X86::XMM11,
 377         X86::XMM12, X86::XMM13, X86::XMM14, X86::XMM15
 378       };
 379       for (MCRegAliasIterator AI(XMMReg[n], this, true); AI.isValid(); ++AI)
 380         Reserved.set(*AI);
 381     }
 382   }
 383
 384   return Reserved;
 385 }
 386
 387 //===----------------------------------------------------------------------===//
 388 // Stack Frame Processing methods
 389 //===----------------------------------------------------------------------===//
 390
 391 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 392    const MachineFrameInfo *MFI = MF.getFrameInfo();
 393
 394    if (!EnableBasePointer)
 395      return false;
 396
 397    // When we need stack realignment and there are dynamic allocas, we can't
 398    // reference off of the stack pointer, so we reserve a base pointer.
 399    //
 400    // This is also true if the function contain MS-style inline assembly.  We
 401    // do this because if any stack changes occur in the inline assembly, e.g.,
 402    // "pusha", then any C local variable or C argument references in the
 403    // inline assembly will be wrong because the SP is not properly tracked.
 404    if ((needsStackRealignment(MF) && MFI->hasVarSizedObjects()) ||
 405        MF.hasMSInlineAsm())
 406      return true;
 407
 408    return false;
 409 }
 410
 411 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 412   const MachineFrameInfo *MFI = MF.getFrameInfo();
 413   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 414   if (!MF.getTarget().Options.RealignStack)
 415     return false;
 416
 417   // Stack realignment requires a frame pointer.  If we already started
 418   // register allocation with frame pointer elimination, it is too late now.
 419   if (!MRI->canReserveReg(FramePtr))
 420     return false;
 421
 422   // If a base pointer is necessary.  Check that it isn't too late to reserve
 423   // it.
 424   if (MFI->hasVarSizedObjects())
 425     return MRI->canReserveReg(BasePtr);
 426   return true;
 427 }
 428
 429 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 430   const MachineFrameInfo *MFI = MF.getFrameInfo();
 431   const Function *F = MF.getFunction();
 432   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 433   bool requiresRealignment =
 434     ((MFI->getMaxAlignment() > StackAlign) ||
 435      F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
 436                                      Attribute::StackAlignment));
 437
 438   // If we've requested that we force align the stack do so now.
 439   if (ForceStackAlign)
 440     return canRealignStack(MF);
 441
 442   return requiresRealignment && canRealignStack(MF);
 443 }
 444
 445 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 446                                            unsigned Reg, int &FrameIdx) const {
 447   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 448
 449   if (Reg == FramePtr && TFI->hasFP(MF)) {
 450     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 451     return true;
 452   }
 453   return false;
 454 }
 455
 456 void
 457 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 458                                      int SPAdj, unsigned FIOperandNum,
 459                                      RegScavenger *RS) const {
 460   assert(SPAdj == 0 && "Unexpected");
 461
 462   MachineInstr &MI = *II;
 463   MachineFunction &MF = *MI.getParent()->getParent();
 464   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 465   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 466   unsigned BasePtr;
 467
 468   unsigned Opc = MI.getOpcode();
 469   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 470   if (hasBasePointer(MF))
 471     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 472   else if (needsStackRealignment(MF))
 473     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 474   else if (AfterFPPop)
 475     BasePtr = StackPtr;
 476   else
 477     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 478
 479   // This must be part of a four operand memory reference.  Replace the
 480   // FrameIndex with base register with EBP.  Add an offset to the offset.
 481   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 482
 483   // Now add the frame object offset to the offset from EBP.
 484   int FIOffset;
 485   if (AfterFPPop) {
 486     // Tail call jmp happens after FP is popped.
 487     const MachineFrameInfo *MFI = MF.getFrameInfo();
 488     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 489   } else
 490     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 491
 492   if (MI.getOperand(FIOperandNum+3).isImm()) {
 493     // Offset is a 32-bit integer.
 494     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 495     int Offset = FIOffset + Imm;
 496     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 497            "Requesting 64-bit offset in 32-bit immediate!");
 498     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 499   } else {
 500     // Offset is symbolic. This is extremely rare.
 501     uint64_t Offset = FIOffset +
 502       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 503     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 504   }
 505 }
 506
 507 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 508   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 509   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 510 }
 511
 512 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 513   llvm_unreachable("What is the exception register");
 514 }
 515
 516 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 517   llvm_unreachable("What is the exception handler register");
 518 }
 519
 520 namespace llvm {
 521 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 522                                 bool High) {
 523   switch (VT) {
 524   default: llvm_unreachable("Unexpected VT");
 525   case MVT::i8:
 526     if (High) {
 527       switch (Reg) {
 528       default: return getX86SubSuperRegister(Reg, MVT::i64);
 529       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 530         return X86::SI;
 531       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 532         return X86::DI;
 533       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 534         return X86::BP;
 535       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 536         return X86::SP;
 537       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 538         return X86::AH;
 539       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 540         return X86::DH;
 541       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 542         return X86::CH;
 543       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 544         return X86::BH;
 545       }
 546     } else {
 547       switch (Reg) {
 548       default: llvm_unreachable("Unexpected register");
 549       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 550         return X86::AL;
 551       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 552         return X86::DL;
 553       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 554         return X86::CL;
 555       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 556         return X86::BL;
 557       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 558         return X86::SIL;
 559       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 560         return X86::DIL;
 561       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 562         return X86::BPL;
 563       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 564         return X86::SPL;
 565       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 566         return X86::R8B;
 567       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 568         return X86::R9B;
 569       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 570         return X86::R10B;
 571       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 572         return X86::R11B;
 573       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 574         return X86::R12B;
 575       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 576         return X86::R13B;
 577       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 578         return X86::R14B;
 579       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 580         return X86::R15B;
 581       }
 582     }
 583   case MVT::i16:
 584     switch (Reg) {
 585     default: llvm_unreachable("Unexpected register");
 586     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 587       return X86::AX;
 588     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 589       return X86::DX;
 590     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 591       return X86::CX;
 592     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 593       return X86::BX;
 594     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 595       return X86::SI;
 596     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 597       return X86::DI;
 598     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 599       return X86::BP;
 600     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 601       return X86::SP;
 602     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 603       return X86::R8W;
 604     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 605       return X86::R9W;
 606     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 607       return X86::R10W;
 608     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 609       return X86::R11W;
 610     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 611       return X86::R12W;
 612     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 613       return X86::R13W;
 614     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 615       return X86::R14W;
 616     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 617       return X86::R15W;
 618     }
 619   case MVT::i32:
 620     switch (Reg) {
 621     default: llvm_unreachable("Unexpected register");
 622     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 623       return X86::EAX;
 624     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 625       return X86::EDX;
 626     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 627       return X86::ECX;
 628     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 629       return X86::EBX;
 630     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 631       return X86::ESI;
 632     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 633       return X86::EDI;
 634     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 635       return X86::EBP;
 636     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 637       return X86::ESP;
 638     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 639       return X86::R8D;
 640     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 641       return X86::R9D;
 642     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 643       return X86::R10D;
 644     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 645       return X86::R11D;
 646     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 647       return X86::R12D;
 648     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 649       return X86::R13D;
 650     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 651       return X86::R14D;
 652     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 653       return X86::R15D;
 654     }
 655   case MVT::i64:
 656     switch (Reg) {
 657     default: llvm_unreachable("Unexpected register");
 658     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 659       return X86::RAX;
 660     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 661       return X86::RDX;
 662     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 663       return X86::RCX;
 664     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 665       return X86::RBX;
 666     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 667       return X86::RSI;
 668     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 669       return X86::RDI;
 670     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 671       return X86::RBP;
 672     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 673       return X86::RSP;
 674     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 675       return X86::R8;
 676     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 677       return X86::R9;
 678     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 679       return X86::R10;
 680     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 681       return X86::R11;
 682     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 683       return X86::R12;
 684     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 685       return X86::R13;
 686     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 687       return X86::R14;
 688     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 689       return X86::R15;
 690     }
 691   }
 692 }
 693 }