lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/CodeGen/SSARegMap.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetInstrInfo.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/ADT/BitVector.h"
  37 #include "llvm/ADT/STLExtras.h"
  38 using namespace llvm;
  39
  40 namespace {
  41   cl::opt<bool>
  42   NoFusing("disable-spill-fusing",
  43            cl::desc("Disable fusing of spill code into instructions"));
  44   cl::opt<bool>
  45   PrintFailedFusing("print-failed-fuse-candidates",
  46                     cl::desc("Print instructions that the allocator wants to"
  47                              " fuse, but the X86 backend currently can't"),
  48                     cl::Hidden);
  49 }
  50
  51 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  52                                  const TargetInstrInfo &tii)
  53   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  54     TM(tm), TII(tii) {
  55   // Cache some information.
  56   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  57   Is64Bit = Subtarget->is64Bit();
  58   if (Is64Bit) {
  59     SlotSize = 8;
  60     StackPtr = X86::RSP;
  61     FramePtr = X86::RBP;
  62   } else {
  63     SlotSize = 4;
  64     StackPtr = X86::ESP;
  65     FramePtr = X86::EBP;
  66   }
  67
  68   SmallVector<unsigned,16> AmbEntries;
  69   static const unsigned OpTbl2Addr[][2] = {
  70     { X86::ADC32ri,     X86::ADC32mi },
  71     { X86::ADC32ri8,    X86::ADC32mi8 },
  72     { X86::ADC32rr,     X86::ADC32mr },
  73     { X86::ADC64ri32,   X86::ADC64mi32 },
  74     { X86::ADC64ri8,    X86::ADC64mi8 },
  75     { X86::ADC64rr,     X86::ADC64mr },
  76     { X86::ADD16ri,     X86::ADD16mi },
  77     { X86::ADD16ri8,    X86::ADD16mi8 },
  78     { X86::ADD16rr,     X86::ADD16mr },
  79     { X86::ADD32ri,     X86::ADD32mi },
  80     { X86::ADD32ri8,    X86::ADD32mi8 },
  81     { X86::ADD32rr,     X86::ADD32mr },
  82     { X86::ADD64ri32,   X86::ADD64mi32 },
  83     { X86::ADD64ri8,    X86::ADD64mi8 },
  84     { X86::ADD64rr,     X86::ADD64mr },
  85     { X86::ADD8ri,      X86::ADD8mi },
  86     { X86::ADD8rr,      X86::ADD8mr },
  87     { X86::AND16ri,     X86::AND16mi },
  88     { X86::AND16ri8,    X86::AND16mi8 },
  89     { X86::AND16rr,     X86::AND16mr },
  90     { X86::AND32ri,     X86::AND32mi },
  91     { X86::AND32ri8,    X86::AND32mi8 },
  92     { X86::AND32rr,     X86::AND32mr },
  93     { X86::AND64ri32,   X86::AND64mi32 },
  94     { X86::AND64ri8,    X86::AND64mi8 },
  95     { X86::AND64rr,     X86::AND64mr },
  96     { X86::AND8ri,      X86::AND8mi },
  97     { X86::AND8rr,      X86::AND8mr },
  98     { X86::DEC16r,      X86::DEC16m },
  99     { X86::DEC32r,      X86::DEC32m },
 100     { X86::DEC64_16r,   X86::DEC64_16m },
 101     { X86::DEC64_32r,   X86::DEC64_32m },
 102     { X86::DEC64r,      X86::DEC64m },
 103     { X86::DEC8r,       X86::DEC8m },
 104     { X86::INC16r,      X86::INC16m },
 105     { X86::INC32r,      X86::INC32m },
 106     { X86::INC64_16r,   X86::INC64_16m },
 107     { X86::INC64_32r,   X86::INC64_32m },
 108     { X86::INC64r,      X86::INC64m },
 109     { X86::INC8r,       X86::INC8m },
 110     { X86::NEG16r,      X86::NEG16m },
 111     { X86::NEG32r,      X86::NEG32m },
 112     { X86::NEG64r,      X86::NEG64m },
 113     { X86::NEG8r,       X86::NEG8m },
 114     { X86::NOT16r,      X86::NOT16m },
 115     { X86::NOT32r,      X86::NOT32m },
 116     { X86::NOT64r,      X86::NOT64m },
 117     { X86::NOT8r,       X86::NOT8m },
 118     { X86::OR16ri,      X86::OR16mi },
 119     { X86::OR16ri8,     X86::OR16mi8 },
 120     { X86::OR16rr,      X86::OR16mr },
 121     { X86::OR32ri,      X86::OR32mi },
 122     { X86::OR32ri8,     X86::OR32mi8 },
 123     { X86::OR32rr,      X86::OR32mr },
 124     { X86::OR64ri32,    X86::OR64mi32 },
 125     { X86::OR64ri8,     X86::OR64mi8 },
 126     { X86::OR64rr,      X86::OR64mr },
 127     { X86::OR8ri,       X86::OR8mi },
 128     { X86::OR8rr,       X86::OR8mr },
 129     { X86::ROL16r1,     X86::ROL16m1 },
 130     { X86::ROL16rCL,    X86::ROL16mCL },
 131     { X86::ROL16ri,     X86::ROL16mi },
 132     { X86::ROL32r1,     X86::ROL32m1 },
 133     { X86::ROL32rCL,    X86::ROL32mCL },
 134     { X86::ROL32ri,     X86::ROL32mi },
 135     { X86::ROL64r1,     X86::ROL64m1 },
 136     { X86::ROL64rCL,    X86::ROL64mCL },
 137     { X86::ROL64ri,     X86::ROL64mi },
 138     { X86::ROL8r1,      X86::ROL8m1 },
 139     { X86::ROL8rCL,     X86::ROL8mCL },
 140     { X86::ROL8ri,      X86::ROL8mi },
 141     { X86::ROR16r1,     X86::ROR16m1 },
 142     { X86::ROR16rCL,    X86::ROR16mCL },
 143     { X86::ROR16ri,     X86::ROR16mi },
 144     { X86::ROR32r1,     X86::ROR32m1 },
 145     { X86::ROR32rCL,    X86::ROR32mCL },
 146     { X86::ROR32ri,     X86::ROR32mi },
 147     { X86::ROR64r1,     X86::ROR64m1 },
 148     { X86::ROR64rCL,    X86::ROR64mCL },
 149     { X86::ROR64ri,     X86::ROR64mi },
 150     { X86::ROR8r1,      X86::ROR8m1 },
 151     { X86::ROR8rCL,     X86::ROR8mCL },
 152     { X86::ROR8ri,      X86::ROR8mi },
 153     { X86::SAR16r1,     X86::SAR16m1 },
 154     { X86::SAR16rCL,    X86::SAR16mCL },
 155     { X86::SAR16ri,     X86::SAR16mi },
 156     { X86::SAR32r1,     X86::SAR32m1 },
 157     { X86::SAR32rCL,    X86::SAR32mCL },
 158     { X86::SAR32ri,     X86::SAR32mi },
 159     { X86::SAR64r1,     X86::SAR64m1 },
 160     { X86::SAR64rCL,    X86::SAR64mCL },
 161     { X86::SAR64ri,     X86::SAR64mi },
 162     { X86::SAR8r1,      X86::SAR8m1 },
 163     { X86::SAR8rCL,     X86::SAR8mCL },
 164     { X86::SAR8ri,      X86::SAR8mi },
 165     { X86::SBB32ri,     X86::SBB32mi },
 166     { X86::SBB32ri8,    X86::SBB32mi8 },
 167     { X86::SBB32rr,     X86::SBB32mr },
 168     { X86::SBB64ri32,   X86::SBB64mi32 },
 169     { X86::SBB64ri8,    X86::SBB64mi8 },
 170     { X86::SBB64rr,     X86::SBB64mr },
 171     { X86::SHL16r1,     X86::SHL16m1 },
 172     { X86::SHL16rCL,    X86::SHL16mCL },
 173     { X86::SHL16ri,     X86::SHL16mi },
 174     { X86::SHL32r1,     X86::SHL32m1 },
 175     { X86::SHL32rCL,    X86::SHL32mCL },
 176     { X86::SHL32ri,     X86::SHL32mi },
 177     { X86::SHL64r1,     X86::SHL64m1 },
 178     { X86::SHL64rCL,    X86::SHL64mCL },
 179     { X86::SHL64ri,     X86::SHL64mi },
 180     { X86::SHL8r1,      X86::SHL8m1 },
 181     { X86::SHL8rCL,     X86::SHL8mCL },
 182     { X86::SHL8ri,      X86::SHL8mi },
 183     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 184     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 185     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 186     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 187     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 188     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 189     { X86::SHR16r1,     X86::SHR16m1 },
 190     { X86::SHR16rCL,    X86::SHR16mCL },
 191     { X86::SHR16ri,     X86::SHR16mi },
 192     { X86::SHR32r1,     X86::SHR32m1 },
 193     { X86::SHR32rCL,    X86::SHR32mCL },
 194     { X86::SHR32ri,     X86::SHR32mi },
 195     { X86::SHR64r1,     X86::SHR64m1 },
 196     { X86::SHR64rCL,    X86::SHR64mCL },
 197     { X86::SHR64ri,     X86::SHR64mi },
 198     { X86::SHR8r1,      X86::SHR8m1 },
 199     { X86::SHR8rCL,     X86::SHR8mCL },
 200     { X86::SHR8ri,      X86::SHR8mi },
 201     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 202     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 203     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 204     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 205     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 206     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 207     { X86::SUB16ri,     X86::SUB16mi },
 208     { X86::SUB16ri8,    X86::SUB16mi8 },
 209     { X86::SUB16rr,     X86::SUB16mr },
 210     { X86::SUB32ri,     X86::SUB32mi },
 211     { X86::SUB32ri8,    X86::SUB32mi8 },
 212     { X86::SUB32rr,     X86::SUB32mr },
 213     { X86::SUB64ri32,   X86::SUB64mi32 },
 214     { X86::SUB64ri8,    X86::SUB64mi8 },
 215     { X86::SUB64rr,     X86::SUB64mr },
 216     { X86::SUB8ri,      X86::SUB8mi },
 217     { X86::SUB8rr,      X86::SUB8mr },
 218     { X86::XOR16ri,     X86::XOR16mi },
 219     { X86::XOR16ri8,    X86::XOR16mi8 },
 220     { X86::XOR16rr,     X86::XOR16mr },
 221     { X86::XOR32ri,     X86::XOR32mi },
 222     { X86::XOR32ri8,    X86::XOR32mi8 },
 223     { X86::XOR32rr,     X86::XOR32mr },
 224     { X86::XOR64ri32,   X86::XOR64mi32 },
 225     { X86::XOR64ri8,    X86::XOR64mi8 },
 226     { X86::XOR64rr,     X86::XOR64mr },
 227     { X86::XOR8ri,      X86::XOR8mi },
 228     { X86::XOR8rr,      X86::XOR8mr }
 229   };
 230
 231   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 232     unsigned RegOp = OpTbl2Addr[i][0];
 233     unsigned MemOp = OpTbl2Addr[i][1];
 234     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 235       assert(false && "Duplicated entries?");
 236     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 237     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 238                                                std::make_pair(RegOp, AuxInfo))))
 239       AmbEntries.push_back(MemOp);
 240   }
 241
 242   // If the third value is 1, then it's folding either a load or a store.
 243   static const unsigned OpTbl0[][3] = {
 244     { X86::CALL32r,     X86::CALL32m, 1 },
 245     { X86::CALL64r,     X86::CALL64m, 1 },
 246     { X86::CMP16ri,     X86::CMP16mi, 1 },
 247     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 248     { X86::CMP32ri,     X86::CMP32mi, 1 },
 249     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 250     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 251     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 252     { X86::CMP8ri,      X86::CMP8mi, 1 },
 253     { X86::DIV16r,      X86::DIV16m, 1 },
 254     { X86::DIV32r,      X86::DIV32m, 1 },
 255     { X86::DIV64r,      X86::DIV64m, 1 },
 256     { X86::DIV8r,       X86::DIV8m, 1 },
 257     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 258     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 259     { X86::IDIV16r,     X86::IDIV16m, 1 },
 260     { X86::IDIV32r,     X86::IDIV32m, 1 },
 261     { X86::IDIV64r,     X86::IDIV64m, 1 },
 262     { X86::IDIV8r,      X86::IDIV8m, 1 },
 263     { X86::IMUL16r,     X86::IMUL16m, 1 },
 264     { X86::IMUL32r,     X86::IMUL32m, 1 },
 265     { X86::IMUL64r,     X86::IMUL64m, 1 },
 266     { X86::IMUL8r,      X86::IMUL8m, 1 },
 267     { X86::JMP32r,      X86::JMP32m, 1 },
 268     { X86::JMP64r,      X86::JMP64m, 1 },
 269     { X86::MOV16ri,     X86::MOV16mi, 0 },
 270     { X86::MOV16rr,     X86::MOV16mr, 0 },
 271     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 272     { X86::MOV32ri,     X86::MOV32mi, 0 },
 273     { X86::MOV32rr,     X86::MOV32mr, 0 },
 274     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 275     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 276     { X86::MOV64rr,     X86::MOV64mr, 0 },
 277     { X86::MOV8ri,      X86::MOV8mi, 0 },
 278     { X86::MOV8rr,      X86::MOV8mr, 0 },
 279     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 280     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 281     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 282     { X86::MOVPQIto64rr,X86::MOVPQIto64mr, 0 },
 283     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 284     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 285     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 286     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 287     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 288     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 289     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 290     { X86::MUL16r,      X86::MUL16m, 1 },
 291     { X86::MUL32r,      X86::MUL32m, 1 },
 292     { X86::MUL64r,      X86::MUL64m, 1 },
 293     { X86::MUL8r,       X86::MUL8m, 1 },
 294     { X86::SETAEr,      X86::SETAEm, 0 },
 295     { X86::SETAr,       X86::SETAm, 0 },
 296     { X86::SETBEr,      X86::SETBEm, 0 },
 297     { X86::SETBr,       X86::SETBm, 0 },
 298     { X86::SETEr,       X86::SETEm, 0 },
 299     { X86::SETGEr,      X86::SETGEm, 0 },
 300     { X86::SETGr,       X86::SETGm, 0 },
 301     { X86::SETLEr,      X86::SETLEm, 0 },
 302     { X86::SETLr,       X86::SETLm, 0 },
 303     { X86::SETNEr,      X86::SETNEm, 0 },
 304     { X86::SETNPr,      X86::SETNPm, 0 },
 305     { X86::SETNSr,      X86::SETNSm, 0 },
 306     { X86::SETPr,       X86::SETPm, 0 },
 307     { X86::SETSr,       X86::SETSm, 0 },
 308     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 309     { X86::TEST16ri,    X86::TEST16mi, 1 },
 310     { X86::TEST32ri,    X86::TEST32mi, 1 },
 311     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 312     { X86::TEST8ri,     X86::TEST8mi, 1 },
 313     { X86::XCHG16rr,    X86::XCHG16mr, 0 },
 314     { X86::XCHG32rr,    X86::XCHG32mr, 0 },
 315     { X86::XCHG64rr,    X86::XCHG64mr, 0 },
 316     { X86::XCHG8rr,     X86::XCHG8mr, 0 }
 317   };
 318
 319   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 320     unsigned RegOp = OpTbl0[i][0];
 321     unsigned MemOp = OpTbl0[i][1];
 322     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 323       assert(false && "Duplicated entries?");
 324     unsigned FoldedLoad = OpTbl0[i][2];
 325     // Index 0, folded load or store.
 326     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 327     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 328       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 329                                                std::make_pair(RegOp, AuxInfo))))
 330         AmbEntries.push_back(MemOp);
 331   }
 332
 333   static const unsigned OpTbl1[][2] = {
 334     { X86::CMP16rr,         X86::CMP16rm },
 335     { X86::CMP32rr,         X86::CMP32rm },
 336     { X86::CMP64rr,         X86::CMP64rm },
 337     { X86::CMP8rr,          X86::CMP8rm },
 338     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 339     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 340     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 341     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 342     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 343     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 344     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 345     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 346     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 347     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 348     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 349     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 350     { X86::IMUL16rri,       X86::IMUL16rmi },
 351     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 352     { X86::IMUL32rri,       X86::IMUL32rmi },
 353     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 354     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 355     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 356     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 357     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 358     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 359     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 360     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 361     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 362     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 363     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 364     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 365     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 366     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 367     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 368     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 369     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 370     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 371     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 372     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 373     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 374     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 375     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 376     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 377     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 378     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 379     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 380     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 381     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 382     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 383     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 384     { X86::MOV16rr,         X86::MOV16rm },
 385     { X86::MOV16to16_,      X86::MOV16_rm },
 386     { X86::MOV32rr,         X86::MOV32rm },
 387     { X86::MOV32to32_,      X86::MOV32_rm },
 388     { X86::MOV64rr,         X86::MOV64rm },
 389     { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 390     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 391     { X86::MOV8rr,          X86::MOV8rm },
 392     { X86::MOVAPDrr,        X86::MOVAPDrm },
 393     { X86::MOVAPSrr,        X86::MOVAPSrm },
 394     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 395     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 396     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 397     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 398     { X86::MOVSDrr,         X86::MOVSDrm },
 399     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 400     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 401     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 402     { X86::MOVSSrr,         X86::MOVSSrm },
 403     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 404     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 405     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 406     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 407     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 408     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 409     { X86::MOVUPDrr,        X86::MOVUPDrm },
 410     { X86::MOVUPSrr,        X86::MOVUPSrm },
 411     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 412     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 413     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 414     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 415     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 416     { X86::PSHUFDri,        X86::PSHUFDmi },
 417     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 418     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 419     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 420     { X86::RCPPSr,          X86::RCPPSm },
 421     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 422     { X86::RSQRTPSr,        X86::RSQRTPSm },
 423     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 424     { X86::RSQRTSSr,        X86::RSQRTSSm },
 425     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 426     { X86::SQRTPDr,         X86::SQRTPDm },
 427     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 428     { X86::SQRTPSr,         X86::SQRTPSm },
 429     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 430     { X86::SQRTSDr,         X86::SQRTSDm },
 431     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 432     { X86::SQRTSSr,         X86::SQRTSSm },
 433     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 434     { X86::TEST16rr,        X86::TEST16rm },
 435     { X86::TEST32rr,        X86::TEST32rm },
 436     { X86::TEST64rr,        X86::TEST64rm },
 437     { X86::TEST8rr,         X86::TEST8rm },
 438     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 439     { X86::UCOMISDrr,       X86::UCOMISDrm },
 440     { X86::UCOMISSrr,       X86::UCOMISSrm },
 441     { X86::XCHG16rr,        X86::XCHG16rm },
 442     { X86::XCHG32rr,        X86::XCHG32rm },
 443     { X86::XCHG64rr,        X86::XCHG64rm },
 444     { X86::XCHG8rr,         X86::XCHG8rm }
 445   };
 446
 447   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 448     unsigned RegOp = OpTbl1[i][0];
 449     unsigned MemOp = OpTbl1[i][1];
 450     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 451       assert(false && "Duplicated entries?");
 452     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 453     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 454       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 455                                                std::make_pair(RegOp, AuxInfo))))
 456         AmbEntries.push_back(MemOp);
 457   }
 458
 459   static const unsigned OpTbl2[][2] = {
 460     { X86::ADC32rr,         X86::ADC32rm },
 461     { X86::ADC64rr,         X86::ADC64rm },
 462     { X86::ADD16rr,         X86::ADD16rm },
 463     { X86::ADD32rr,         X86::ADD32rm },
 464     { X86::ADD64rr,         X86::ADD64rm },
 465     { X86::ADD8rr,          X86::ADD8rm },
 466     { X86::ADDPDrr,         X86::ADDPDrm },
 467     { X86::ADDPSrr,         X86::ADDPSrm },
 468     { X86::ADDSDrr,         X86::ADDSDrm },
 469     { X86::ADDSSrr,         X86::ADDSSrm },
 470     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 471     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 472     { X86::AND16rr,         X86::AND16rm },
 473     { X86::AND32rr,         X86::AND32rm },
 474     { X86::AND64rr,         X86::AND64rm },
 475     { X86::AND8rr,          X86::AND8rm },
 476     { X86::ANDNPDrr,        X86::ANDNPDrm },
 477     { X86::ANDNPSrr,        X86::ANDNPSrm },
 478     { X86::ANDPDrr,         X86::ANDPDrm },
 479     { X86::ANDPSrr,         X86::ANDPSrm },
 480     { X86::CMOVA16rr,       X86::CMOVA16rm },
 481     { X86::CMOVA32rr,       X86::CMOVA32rm },
 482     { X86::CMOVA64rr,       X86::CMOVA64rm },
 483     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 484     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 485     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 486     { X86::CMOVB16rr,       X86::CMOVB16rm },
 487     { X86::CMOVB32rr,       X86::CMOVB32rm },
 488     { X86::CMOVB64rr,       X86::CMOVB64rm },
 489     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 490     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 491     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 492     { X86::CMOVE16rr,       X86::CMOVE16rm },
 493     { X86::CMOVE32rr,       X86::CMOVE32rm },
 494     { X86::CMOVE64rr,       X86::CMOVE64rm },
 495     { X86::CMOVG16rr,       X86::CMOVG16rm },
 496     { X86::CMOVG32rr,       X86::CMOVG32rm },
 497     { X86::CMOVG64rr,       X86::CMOVG64rm },
 498     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 499     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 500     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 501     { X86::CMOVL16rr,       X86::CMOVL16rm },
 502     { X86::CMOVL32rr,       X86::CMOVL32rm },
 503     { X86::CMOVL64rr,       X86::CMOVL64rm },
 504     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 505     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 506     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 507     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 508     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 509     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 510     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 511     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 512     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 513     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 514     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 515     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 516     { X86::CMOVP16rr,       X86::CMOVP16rm },
 517     { X86::CMOVP32rr,       X86::CMOVP32rm },
 518     { X86::CMOVP64rr,       X86::CMOVP64rm },
 519     { X86::CMOVS16rr,       X86::CMOVS16rm },
 520     { X86::CMOVS32rr,       X86::CMOVS32rm },
 521     { X86::CMOVS64rr,       X86::CMOVS64rm },
 522     { X86::CMPPDrri,        X86::CMPPDrmi },
 523     { X86::CMPPSrri,        X86::CMPPSrmi },
 524     { X86::CMPSDrr,         X86::CMPSDrm },
 525     { X86::CMPSSrr,         X86::CMPSSrm },
 526     { X86::DIVPDrr,         X86::DIVPDrm },
 527     { X86::DIVPSrr,         X86::DIVPSrm },
 528     { X86::DIVSDrr,         X86::DIVSDrm },
 529     { X86::DIVSSrr,         X86::DIVSSrm },
 530     { X86::HADDPDrr,        X86::HADDPDrm },
 531     { X86::HADDPSrr,        X86::HADDPSrm },
 532     { X86::HSUBPDrr,        X86::HSUBPDrm },
 533     { X86::HSUBPSrr,        X86::HSUBPSrm },
 534     { X86::IMUL16rr,        X86::IMUL16rm },
 535     { X86::IMUL32rr,        X86::IMUL32rm },
 536     { X86::IMUL64rr,        X86::IMUL64rm },
 537     { X86::MAXPDrr,         X86::MAXPDrm },
 538     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 539     { X86::MAXPSrr,         X86::MAXPSrm },
 540     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 541     { X86::MAXSDrr,         X86::MAXSDrm },
 542     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 543     { X86::MAXSSrr,         X86::MAXSSrm },
 544     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 545     { X86::MINPDrr,         X86::MINPDrm },
 546     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 547     { X86::MINPSrr,         X86::MINPSrm },
 548     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 549     { X86::MINSDrr,         X86::MINSDrm },
 550     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 551     { X86::MINSSrr,         X86::MINSSrm },
 552     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 553     { X86::MULPDrr,         X86::MULPDrm },
 554     { X86::MULPSrr,         X86::MULPSrm },
 555     { X86::MULSDrr,         X86::MULSDrm },
 556     { X86::MULSSrr,         X86::MULSSrm },
 557     { X86::OR16rr,          X86::OR16rm },
 558     { X86::OR32rr,          X86::OR32rm },
 559     { X86::OR64rr,          X86::OR64rm },
 560     { X86::OR8rr,           X86::OR8rm },
 561     { X86::ORPDrr,          X86::ORPDrm },
 562     { X86::ORPSrr,          X86::ORPSrm },
 563     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 564     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 565     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 566     { X86::PADDBrr,         X86::PADDBrm },
 567     { X86::PADDDrr,         X86::PADDDrm },
 568     { X86::PADDQrr,         X86::PADDQrm },
 569     { X86::PADDSBrr,        X86::PADDSBrm },
 570     { X86::PADDSWrr,        X86::PADDSWrm },
 571     { X86::PADDWrr,         X86::PADDWrm },
 572     { X86::PANDNrr,         X86::PANDNrm },
 573     { X86::PANDrr,          X86::PANDrm },
 574     { X86::PAVGBrr,         X86::PAVGBrm },
 575     { X86::PAVGWrr,         X86::PAVGWrm },
 576     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 577     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 578     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 579     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 580     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 581     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 582     { X86::PINSRWrri,       X86::PINSRWrmi },
 583     { X86::PMADDWDrr,       X86::PMADDWDrm },
 584     { X86::PMAXSWrr,        X86::PMAXSWrm },
 585     { X86::PMAXUBrr,        X86::PMAXUBrm },
 586     { X86::PMINSWrr,        X86::PMINSWrm },
 587     { X86::PMINUBrr,        X86::PMINUBrm },
 588     { X86::PMULHUWrr,       X86::PMULHUWrm },
 589     { X86::PMULHWrr,        X86::PMULHWrm },
 590     { X86::PMULLWrr,        X86::PMULLWrm },
 591     { X86::PMULUDQrr,       X86::PMULUDQrm },
 592     { X86::PORrr,           X86::PORrm },
 593     { X86::PSADBWrr,        X86::PSADBWrm },
 594     { X86::PSLLDrr,         X86::PSLLDrm },
 595     { X86::PSLLQrr,         X86::PSLLQrm },
 596     { X86::PSLLWrr,         X86::PSLLWrm },
 597     { X86::PSRADrr,         X86::PSRADrm },
 598     { X86::PSRAWrr,         X86::PSRAWrm },
 599     { X86::PSRLDrr,         X86::PSRLDrm },
 600     { X86::PSRLQrr,         X86::PSRLQrm },
 601     { X86::PSRLWrr,         X86::PSRLWrm },
 602     { X86::PSUBBrr,         X86::PSUBBrm },
 603     { X86::PSUBDrr,         X86::PSUBDrm },
 604     { X86::PSUBSBrr,        X86::PSUBSBrm },
 605     { X86::PSUBSWrr,        X86::PSUBSWrm },
 606     { X86::PSUBWrr,         X86::PSUBWrm },
 607     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 608     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 609     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 610     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 611     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 612     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 613     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 614     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 615     { X86::PXORrr,          X86::PXORrm },
 616     { X86::SBB32rr,         X86::SBB32rm },
 617     { X86::SBB64rr,         X86::SBB64rm },
 618     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 619     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 620     { X86::SUB16rr,         X86::SUB16rm },
 621     { X86::SUB32rr,         X86::SUB32rm },
 622     { X86::SUB64rr,         X86::SUB64rm },
 623     { X86::SUB8rr,          X86::SUB8rm },
 624     { X86::SUBPDrr,         X86::SUBPDrm },
 625     { X86::SUBPSrr,         X86::SUBPSrm },
 626     { X86::SUBSDrr,         X86::SUBSDrm },
 627     { X86::SUBSSrr,         X86::SUBSSrm },
 628     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 629     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 630     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 631     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 632     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 633     { X86::XOR16rr,         X86::XOR16rm },
 634     { X86::XOR32rr,         X86::XOR32rm },
 635     { X86::XOR64rr,         X86::XOR64rm },
 636     { X86::XOR8rr,          X86::XOR8rm },
 637     { X86::XORPDrr,         X86::XORPDrm },
 638     { X86::XORPSrr,         X86::XORPSrm }
 639   };
 640
 641   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 642     unsigned RegOp = OpTbl2[i][0];
 643     unsigned MemOp = OpTbl2[i][1];
 644     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 645       assert(false && "Duplicated entries?");
 646     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 647     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 648                                                std::make_pair(RegOp, AuxInfo))))
 649       AmbEntries.push_back(MemOp);
 650   }
 651
 652   // Remove ambiguous entries.
 653   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 654 }
 655
 656 // getX86RegNum - This function maps LLVM register identifiers to their X86
 657 // specific numbering, which is used in various places encoding instructions.
 658 //
 659 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 660   switch(RegNo) {
 661   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 662   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 663   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 664   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 665   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 666     return N86::ESP;
 667   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 668     return N86::EBP;
 669   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 670     return N86::ESI;
 671   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 672     return N86::EDI;
 673
 674   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 675     return N86::EAX;
 676   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 677     return N86::ECX;
 678   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 679     return N86::EDX;
 680   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 681     return N86::EBX;
 682   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 683     return N86::ESP;
 684   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 685     return N86::EBP;
 686   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 687     return N86::ESI;
 688   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 689     return N86::EDI;
 690
 691   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 692   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 693     return RegNo-X86::ST0;
 694
 695   case X86::XMM0:  case X86::XMM1:  case X86::XMM2:  case X86::XMM3:
 696   case X86::XMM4:  case X86::XMM5:  case X86::XMM6:  case X86::XMM7:
 697     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM0);
 698   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
 699   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 700     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM8);
 701
 702   default:
 703     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 704     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 705     return 0;
 706   }
 707 }
 708
 709 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 710                                                 MachineBasicBlock::iterator MI,
 711                                 const std::vector<CalleeSavedInfo> &CSI) const {
 712   if (CSI.empty())
 713     return false;
 714
 715   MachineFunction &MF = *MBB.getParent();
 716   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 717   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 718   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 719   for (unsigned i = CSI.size(); i != 0; --i) {
 720     unsigned Reg = CSI[i-1].getReg();
 721     // Add the callee-saved register as live-in. It's killed at the spill.
 722     MBB.addLiveIn(Reg);
 723     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 724   }
 725   return true;
 726 }
 727
 728 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 729                                                  MachineBasicBlock::iterator MI,
 730                                 const std::vector<CalleeSavedInfo> &CSI) const {
 731   if (CSI.empty())
 732     return false;
 733
 734   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 735   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 736     unsigned Reg = CSI[i].getReg();
 737     BuildMI(MBB, MI, TII.get(Opc), Reg);
 738   }
 739   return true;
 740 }
 741
 742 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
 743                                                      MachineOperand &MO) {
 744   if (MO.isRegister())
 745     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 746   else if (MO.isImmediate())
 747     MIB = MIB.addImm(MO.getImm());
 748   else if (MO.isFrameIndex())
 749     MIB = MIB.addFrameIndex(MO.getFrameIndex());
 750   else if (MO.isGlobalAddress())
 751     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 752   else if (MO.isConstantPoolIndex())
 753     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
 754   else if (MO.isJumpTableIndex())
 755     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 756   else if (MO.isExternalSymbol())
 757     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 758   else
 759     assert(0 && "Unknown operand for X86InstrAddOperand!");
 760
 761   return MIB;
 762 }
 763
 764 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC) {
 765   unsigned Opc = 0;
 766   if (RC == &X86::GR64RegClass) {
 767     Opc = X86::MOV64mr;
 768   } else if (RC == &X86::GR32RegClass) {
 769     Opc = X86::MOV32mr;
 770   } else if (RC == &X86::GR16RegClass) {
 771     Opc = X86::MOV16mr;
 772   } else if (RC == &X86::GR8RegClass) {
 773     Opc = X86::MOV8mr;
 774   } else if (RC == &X86::GR32_RegClass) {
 775     Opc = X86::MOV32_mr;
 776   } else if (RC == &X86::GR16_RegClass) {
 777     Opc = X86::MOV16_mr;
 778   } else if (RC == &X86::RFP80RegClass) {
 779     Opc = X86::ST_FpP80m;   // pops
 780   } else if (RC == &X86::RFP64RegClass) {
 781     Opc = X86::ST_Fp64m;
 782   } else if (RC == &X86::RFP32RegClass) {
 783     Opc = X86::ST_Fp32m;
 784   } else if (RC == &X86::FR32RegClass) {
 785     Opc = X86::MOVSSmr;
 786   } else if (RC == &X86::FR64RegClass) {
 787     Opc = X86::MOVSDmr;
 788   } else if (RC == &X86::VR128RegClass) {
 789     Opc = X86::MOVAPSmr;
 790   } else if (RC == &X86::VR64RegClass) {
 791     Opc = X86::MMX_MOVQ64mr;
 792   } else {
 793     assert(0 && "Unknown regclass");
 794     abort();
 795   }
 796
 797   return Opc;
 798 }
 799
 800 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 801                                           MachineBasicBlock::iterator MI,
 802                                           unsigned SrcReg, int FrameIdx,
 803                                           const TargetRegisterClass *RC) const {
 804   unsigned Opc = getStoreRegOpcode(RC);
 805   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 806     .addReg(SrcReg, false, false, true);
 807 }
 808
 809 void X86RegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 810                                      SmallVectorImpl<MachineOperand> &Addr,
 811                                      const TargetRegisterClass *RC,
 812                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 813   unsigned Opc = getStoreRegOpcode(RC);
 814   MachineInstrBuilder MIB = BuildMI(TII.get(Opc));
 815   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 816     MIB = X86InstrAddOperand(MIB, Addr[i]);
 817   MIB.addReg(SrcReg, false, false, true);
 818   NewMIs.push_back(MIB);
 819 }
 820
 821 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC) {
 822   unsigned Opc = 0;
 823   if (RC == &X86::GR64RegClass) {
 824     Opc = X86::MOV64rm;
 825   } else if (RC == &X86::GR32RegClass) {
 826     Opc = X86::MOV32rm;
 827   } else if (RC == &X86::GR16RegClass) {
 828     Opc = X86::MOV16rm;
 829   } else if (RC == &X86::GR8RegClass) {
 830     Opc = X86::MOV8rm;
 831   } else if (RC == &X86::GR32_RegClass) {
 832     Opc = X86::MOV32_rm;
 833   } else if (RC == &X86::GR16_RegClass) {
 834     Opc = X86::MOV16_rm;
 835   } else if (RC == &X86::RFP80RegClass) {
 836     Opc = X86::LD_Fp80m;
 837   } else if (RC == &X86::RFP64RegClass) {
 838     Opc = X86::LD_Fp64m;
 839   } else if (RC == &X86::RFP32RegClass) {
 840     Opc = X86::LD_Fp32m;
 841   } else if (RC == &X86::FR32RegClass) {
 842     Opc = X86::MOVSSrm;
 843   } else if (RC == &X86::FR64RegClass) {
 844     Opc = X86::MOVSDrm;
 845   } else if (RC == &X86::VR128RegClass) {
 846     Opc = X86::MOVAPSrm;
 847   } else if (RC == &X86::VR64RegClass) {
 848     Opc = X86::MMX_MOVQ64rm;
 849   } else {
 850     assert(0 && "Unknown regclass");
 851     abort();
 852   }
 853
 854   return Opc;
 855 }
 856
 857 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 858                                            MachineBasicBlock::iterator MI,
 859                                            unsigned DestReg, int FrameIdx,
 860                                            const TargetRegisterClass *RC) const{
 861   unsigned Opc = getLoadRegOpcode(RC);
 862   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 863 }
 864
 865 void X86RegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 866                                       SmallVectorImpl<MachineOperand> &Addr,
 867                                       const TargetRegisterClass *RC,
 868                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 869   unsigned Opc = getLoadRegOpcode(RC);
 870   MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 871   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 872     MIB = X86InstrAddOperand(MIB, Addr[i]);
 873   NewMIs.push_back(MIB);
 874 }
 875
 876 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 877                                    MachineBasicBlock::iterator MI,
 878                                    unsigned DestReg, unsigned SrcReg,
 879                                    const TargetRegisterClass *DestRC,
 880                                    const TargetRegisterClass *SrcRC) const {
 881   if (DestRC != SrcRC) {
 882     // Moving EFLAGS to / from another register requires a push and a pop.
 883     if (SrcRC == &X86::CCRRegClass) {
 884       assert(SrcReg == X86::EFLAGS);
 885       if (DestRC == &X86::GR64RegClass) {
 886         BuildMI(MBB, MI, TII.get(X86::PUSHFQ));
 887         BuildMI(MBB, MI, TII.get(X86::POP64r), DestReg);
 888         return;
 889       } else if (DestRC == &X86::GR32RegClass) {
 890         BuildMI(MBB, MI, TII.get(X86::PUSHFD));
 891         BuildMI(MBB, MI, TII.get(X86::POP32r), DestReg);
 892         return;
 893       }
 894     } else if (DestRC == &X86::CCRRegClass) {
 895       assert(DestReg == X86::EFLAGS);
 896       if (SrcRC == &X86::GR64RegClass) {
 897         BuildMI(MBB, MI, TII.get(X86::PUSH64r)).addReg(SrcReg);
 898         BuildMI(MBB, MI, TII.get(X86::POPFQ));
 899         return;
 900       } else if (SrcRC == &X86::GR32RegClass) {
 901         BuildMI(MBB, MI, TII.get(X86::PUSH32r)).addReg(SrcReg);
 902         BuildMI(MBB, MI, TII.get(X86::POPFD));
 903         return;
 904       }
 905     }
 906     cerr << "Not yet supported!";
 907     abort();
 908   }
 909
 910   unsigned Opc;
 911   if (DestRC == &X86::GR64RegClass) {
 912     Opc = X86::MOV64rr;
 913   } else if (DestRC == &X86::GR32RegClass) {
 914     Opc = X86::MOV32rr;
 915   } else if (DestRC == &X86::GR16RegClass) {
 916     Opc = X86::MOV16rr;
 917   } else if (DestRC == &X86::GR8RegClass) {
 918     Opc = X86::MOV8rr;
 919   } else if (DestRC == &X86::GR32_RegClass) {
 920     Opc = X86::MOV32_rr;
 921   } else if (DestRC == &X86::GR16_RegClass) {
 922     Opc = X86::MOV16_rr;
 923   } else if (DestRC == &X86::RFP32RegClass) {
 924     Opc = X86::MOV_Fp3232;
 925   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
 926     Opc = X86::MOV_Fp6464;
 927   } else if (DestRC == &X86::RFP80RegClass) {
 928     Opc = X86::MOV_Fp8080;
 929   } else if (DestRC == &X86::FR32RegClass) {
 930     Opc = X86::FsMOVAPSrr;
 931   } else if (DestRC == &X86::FR64RegClass) {
 932     Opc = X86::FsMOVAPDrr;
 933   } else if (DestRC == &X86::VR128RegClass) {
 934     Opc = X86::MOVAPSrr;
 935   } else if (DestRC == &X86::VR64RegClass) {
 936     Opc = X86::MMX_MOVQ64rr;
 937   } else {
 938     assert(0 && "Unknown regclass");
 939     abort();
 940   }
 941   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
 942 }
 943
 944 const TargetRegisterClass *
 945 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 946   if (RC == &X86::CCRRegClass)
 947     if (Is64Bit)
 948       return &X86::GR64RegClass;
 949     else
 950       return &X86::GR32RegClass;
 951   return NULL;
 952 }
 953
 954 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 955                                     MachineBasicBlock::iterator I,
 956                                     unsigned DestReg,
 957                                     const MachineInstr *Orig) const {
 958   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 959   // Re-materialize them as movri instructions to avoid side effects.
 960   switch (Orig->getOpcode()) {
 961   case X86::MOV8r0:
 962     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
 963     break;
 964   case X86::MOV16r0:
 965     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
 966     break;
 967   case X86::MOV32r0:
 968     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
 969     break;
 970   case X86::MOV64r0:
 971     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
 972     break;
 973   default: {
 974     MachineInstr *MI = Orig->clone();
 975     MI->getOperand(0).setReg(DestReg);
 976     MBB.insert(I, MI);
 977     break;
 978   }
 979   }
 980 }
 981
 982 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
 983                                      SmallVector<MachineOperand,4> &MOs,
 984                                  MachineInstr *MI, const TargetInstrInfo &TII) {
 985   // Create the base instruction with the memory operand as the first part.
 986   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
 987   MachineInstrBuilder MIB(NewMI);
 988   unsigned NumAddrOps = MOs.size();
 989   for (unsigned i = 0; i != NumAddrOps; ++i)
 990     MIB = X86InstrAddOperand(MIB, MOs[i]);
 991   if (NumAddrOps < 4)  // FrameIndex only
 992     MIB.addImm(1).addReg(0).addImm(0);
 993
 994   // Loop over the rest of the ri operands, converting them over.
 995   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 996   for (unsigned i = 0; i != NumOps; ++i) {
 997     MachineOperand &MO = MI->getOperand(i+2);
 998     MIB = X86InstrAddOperand(MIB, MO);
 999   }
1000   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1001     MachineOperand &MO = MI->getOperand(i);
1002     MIB = X86InstrAddOperand(MIB, MO);
1003   }
1004   return MIB;
1005 }
1006
1007 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1008                               SmallVector<MachineOperand,4> &MOs,
1009                               MachineInstr *MI, const TargetInstrInfo &TII) {
1010   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1011   MachineInstrBuilder MIB(NewMI);
1012
1013   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1014     MachineOperand &MO = MI->getOperand(i);
1015     if (i == OpNo) {
1016       assert(MO.isRegister() && "Expected to fold into reg operand!");
1017       unsigned NumAddrOps = MOs.size();
1018       for (unsigned i = 0; i != NumAddrOps; ++i)
1019         MIB = X86InstrAddOperand(MIB, MOs[i]);
1020       if (NumAddrOps < 4)  // FrameIndex only
1021         MIB.addImm(1).addReg(0).addImm(0);
1022     } else {
1023       MIB = X86InstrAddOperand(MIB, MO);
1024     }
1025   }
1026   return MIB;
1027 }
1028
1029 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1030                                 SmallVector<MachineOperand,4> &MOs,
1031                                 MachineInstr *MI) {
1032   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1033
1034   unsigned NumAddrOps = MOs.size();
1035   for (unsigned i = 0; i != NumAddrOps; ++i)
1036     MIB = X86InstrAddOperand(MIB, MOs[i]);
1037   if (NumAddrOps < 4)  // FrameIndex only
1038     MIB.addImm(1).addReg(0).addImm(0);
1039   return MIB.addImm(0);
1040 }
1041
1042 MachineInstr*
1043 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1044                                    SmallVector<MachineOperand,4> &MOs) const {
1045   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1046   bool isTwoAddrFold = false;
1047   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
1048   bool isTwoAddr = NumOps > 1 &&
1049     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
1050
1051   MachineInstr *NewMI = NULL;
1052   // Folding a memory location into the two-address part of a two-address
1053   // instruction is different than folding it other places.  It requires
1054   // replacing the *two* registers with the memory location.
1055   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1056       MI->getOperand(0).isRegister() &&
1057       MI->getOperand(1).isRegister() &&
1058       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1059     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1060     isTwoAddrFold = true;
1061   } else if (i == 0) { // If operand 0
1062     if (MI->getOpcode() == X86::MOV16r0)
1063       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
1064     else if (MI->getOpcode() == X86::MOV32r0)
1065       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
1066     else if (MI->getOpcode() == X86::MOV64r0)
1067       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
1068     else if (MI->getOpcode() == X86::MOV8r0)
1069       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
1070     if (NewMI) {
1071       NewMI->copyKillDeadInfo(MI);
1072       return NewMI;
1073     }
1074
1075     OpcodeTablePtr = &RegOp2MemOpTable0;
1076   } else if (i == 1) {
1077     OpcodeTablePtr = &RegOp2MemOpTable1;
1078   } else if (i == 2) {
1079     OpcodeTablePtr = &RegOp2MemOpTable2;
1080   }
1081
1082   // If table selected...
1083   if (OpcodeTablePtr) {
1084     // Find the Opcode to fuse
1085     DenseMap<unsigned*, unsigned>::iterator I =
1086       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1087     if (I != OpcodeTablePtr->end()) {
1088       if (isTwoAddrFold)
1089         NewMI = FuseTwoAddrInst(I->second, MOs, MI, TII);
1090       else
1091         NewMI = FuseInst(I->second, i, MOs, MI, TII);
1092       NewMI->copyKillDeadInfo(MI);
1093       return NewMI;
1094     }
1095   }
1096
1097   // No fusion
1098   if (PrintFailedFusing)
1099     cerr << "We failed to fuse ("
1100          << ((i == 1) ? "r" : "s") << "): " << *MI;
1101   return NULL;
1102 }
1103
1104
1105 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1106                                                  int FrameIndex) const {
1107   // Check switch flag
1108   if (NoFusing) return NULL;
1109   SmallVector<MachineOperand,4> MOs;
1110   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1111   return foldMemoryOperand(MI, OpNum, MOs);
1112 }
1113
1114 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1115                                                  MachineInstr *LoadMI) const {
1116   // Check switch flag
1117   if (NoFusing) return NULL;
1118   SmallVector<MachineOperand,4> MOs;
1119   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1120   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1121     MOs.push_back(LoadMI->getOperand(i));
1122   return foldMemoryOperand(MI, OpNum, MOs);
1123 }
1124
1125 unsigned X86RegisterInfo::getOpcodeAfterMemoryFold(unsigned Opc,
1126                                                    unsigned OpNum) const {
1127   // Check switch flag
1128   if (NoFusing) return 0;
1129   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1130   unsigned NumOps = TII.getNumOperands(Opc);
1131   bool isTwoAddr = NumOps > 1 &&
1132     TII.getOperandConstraint(Opc, 1, TOI::TIED_TO) != -1;
1133
1134   // Folding a memory location into the two-address part of a two-address
1135   // instruction is different than folding it other places.  It requires
1136   // replacing the *two* registers with the memory location.
1137   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1138     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1139   } else if (OpNum == 0) { // If operand 0
1140     switch (Opc) {
1141     case X86::MOV16r0:
1142       return X86::MOV16mi;
1143     case X86::MOV32r0:
1144       return X86::MOV32mi;
1145     case X86::MOV64r0:
1146       return X86::MOV64mi32;
1147     case X86::MOV8r0:
1148       return X86::MOV8mi;
1149     default: break;
1150     }
1151     OpcodeTablePtr = &RegOp2MemOpTable0;
1152   } else if (OpNum == 1) {
1153     OpcodeTablePtr = &RegOp2MemOpTable1;
1154   } else if (OpNum == 2) {
1155     OpcodeTablePtr = &RegOp2MemOpTable2;
1156   }
1157
1158   if (OpcodeTablePtr) {
1159     // Find the Opcode to fuse
1160     DenseMap<unsigned*, unsigned>::iterator I =
1161       OpcodeTablePtr->find((unsigned*)Opc);
1162     if (I != OpcodeTablePtr->end())
1163       return I->second;
1164   }
1165   return 0;
1166 }
1167
1168 bool X86RegisterInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1169                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1170                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1171   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1172     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1173   if (I == MemOp2RegOpTable.end())
1174     return false;
1175   unsigned Opc = I->second.first;
1176   unsigned Index = I->second.second & 0xf;
1177   bool FoldedLoad = I->second.second & (1 << 4);
1178   bool FoldedStore = I->second.second & (1 << 5);
1179   if (UnfoldLoad && !FoldedLoad)
1180     return false;
1181   UnfoldLoad &= FoldedLoad;
1182   if (UnfoldStore && !FoldedStore)
1183     return false;
1184   UnfoldStore &= FoldedStore;
1185
1186   const TargetInstrDescriptor &TID = TII.get(Opc);
1187   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1188   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1189     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1190   SmallVector<MachineOperand,4> AddrOps;
1191   SmallVector<MachineOperand,2> BeforeOps;
1192   SmallVector<MachineOperand,2> AfterOps;
1193   SmallVector<MachineOperand,4> ImpOps;
1194   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1195     MachineOperand &Op = MI->getOperand(i);
1196     if (i >= Index && i < Index+4)
1197       AddrOps.push_back(Op);
1198     else if (Op.isRegister() && Op.isImplicit())
1199       ImpOps.push_back(Op);
1200     else if (i < Index)
1201       BeforeOps.push_back(Op);
1202     else if (i > Index)
1203       AfterOps.push_back(Op);
1204   }
1205
1206   // Emit the load instruction.
1207   if (UnfoldLoad) {
1208     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1209     if (UnfoldStore) {
1210       // Address operands cannot be marked isKill.
1211       for (unsigned i = 1; i != 5; ++i) {
1212         MachineOperand &MO = NewMIs[0]->getOperand(i);
1213         if (MO.isRegister())
1214           MO.unsetIsKill();
1215       }
1216     }
1217   }
1218
1219   // Emit the data processing instruction.
1220   MachineInstr *DataMI = new MachineInstr(TID, true);
1221   MachineInstrBuilder MIB(DataMI);
1222
1223   if (FoldedStore)
1224     MIB.addReg(Reg, true);
1225   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1226     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1227   if (FoldedLoad)
1228     MIB.addReg(Reg);
1229   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1230     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1231   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1232     MachineOperand &MO = ImpOps[i];
1233     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1234   }
1235   NewMIs.push_back(MIB);
1236
1237   // Emit the store instruction.
1238   if (UnfoldStore) {
1239     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1240     const TargetRegisterClass *DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1241       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1242     storeRegToAddr(MF, Reg, AddrOps, DstRC, NewMIs);
1243   }
1244
1245   return true;
1246 }
1247
1248
1249 bool
1250 X86RegisterInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1251                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1252   if (!N->isTargetOpcode())
1253     return false;
1254
1255   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1256     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1257   if (I == MemOp2RegOpTable.end())
1258     return false;
1259   unsigned Opc = I->second.first;
1260   unsigned Index = I->second.second & 0xf;
1261   bool FoldedLoad = I->second.second & (1 << 4);
1262   bool FoldedStore = I->second.second & (1 << 5);
1263   const TargetInstrDescriptor &TID = TII.get(Opc);
1264   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1265   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1266     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1267   std::vector<SDOperand> AddrOps;
1268   std::vector<SDOperand> BeforeOps;
1269   std::vector<SDOperand> AfterOps;
1270   unsigned NumOps = N->getNumOperands();
1271   for (unsigned i = 0; i != NumOps-1; ++i) {
1272     SDOperand Op = N->getOperand(i);
1273     if (i >= Index && i < Index+4)
1274       AddrOps.push_back(Op);
1275     else if (i < Index)
1276       BeforeOps.push_back(Op);
1277     else if (i > Index)
1278       AfterOps.push_back(Op);
1279   }
1280   SDOperand Chain = N->getOperand(NumOps-1);
1281   AddrOps.push_back(Chain);
1282
1283   // Emit the load instruction.
1284   SDNode *Load = 0;
1285   if (FoldedLoad) {
1286     MVT::ValueType VT = *RC->vt_begin();
1287     Load = DAG.getTargetNode(getLoadRegOpcode(RC), VT, MVT::Other,
1288                              &AddrOps[0], AddrOps.size());
1289     NewNodes.push_back(Load);
1290   }
1291
1292   // Emit the data processing instruction.
1293   std::vector<MVT::ValueType> VTs;
1294   const TargetRegisterClass *DstRC = 0;
1295   if (TID.numDefs > 0) {
1296     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1297     DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1298       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1299     VTs.push_back(*DstRC->vt_begin());
1300   }
1301   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
1302     MVT::ValueType VT = N->getValueType(i);
1303     if (VT != MVT::Other && i >= TID.numDefs)
1304       VTs.push_back(VT);
1305   }
1306   if (Load)
1307     BeforeOps.push_back(SDOperand(Load, 0));
1308   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
1309   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
1310   NewNodes.push_back(NewNode);
1311
1312   // Emit the store instruction.
1313   if (FoldedStore) {
1314     AddrOps.pop_back();
1315     AddrOps.push_back(SDOperand(NewNode, 0));
1316     AddrOps.push_back(Chain);
1317     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC),
1318                                       MVT::Other, &AddrOps[0], AddrOps.size());
1319     NewNodes.push_back(Store);
1320   }
1321
1322   return true;
1323 }
1324
1325 unsigned X86RegisterInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
1326                                       bool UnfoldLoad, bool UnfoldStore) const {
1327   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1328     MemOp2RegOpTable.find((unsigned*)Opc);
1329   if (I == MemOp2RegOpTable.end())
1330     return 0;
1331   bool FoldedLoad = I->second.second & (1 << 4);
1332   bool FoldedStore = I->second.second & (1 << 5);
1333   if (UnfoldLoad && !FoldedLoad)
1334     return 0;
1335   if (UnfoldStore && !FoldedStore)
1336     return 0;
1337   return I->second.first;
1338 }
1339
1340 const unsigned *
1341 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1342   static const unsigned CalleeSavedRegs32Bit[] = {
1343     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1344   };
1345
1346   static const unsigned CalleeSavedRegs32EHRet[] = {
1347     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1348   };
1349
1350   static const unsigned CalleeSavedRegs64Bit[] = {
1351     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1352   };
1353
1354   if (Is64Bit)
1355     return CalleeSavedRegs64Bit;
1356   else {
1357     if (MF) {
1358         MachineFrameInfo *MFI = MF->getFrameInfo();
1359         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1360         if (MMI && MMI->callsEHReturn())
1361           return CalleeSavedRegs32EHRet;
1362     }
1363     return CalleeSavedRegs32Bit;
1364   }
1365 }
1366
1367 const TargetRegisterClass* const*
1368 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1369   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1370     &X86::GR32RegClass, &X86::GR32RegClass,
1371     &X86::GR32RegClass, &X86::GR32RegClass,  0
1372   };
1373   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1374     &X86::GR32RegClass, &X86::GR32RegClass,
1375     &X86::GR32RegClass, &X86::GR32RegClass,
1376     &X86::GR32RegClass, &X86::GR32RegClass,  0
1377   };
1378   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1379     &X86::GR64RegClass, &X86::GR64RegClass,
1380     &X86::GR64RegClass, &X86::GR64RegClass,
1381     &X86::GR64RegClass, &X86::GR64RegClass, 0
1382   };
1383
1384   if (Is64Bit)
1385     return CalleeSavedRegClasses64Bit;
1386   else {
1387     if (MF) {
1388         MachineFrameInfo *MFI = MF->getFrameInfo();
1389         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1390         if (MMI && MMI->callsEHReturn())
1391           return CalleeSavedRegClasses32EHRet;
1392     }
1393     return CalleeSavedRegClasses32Bit;
1394   }
1395
1396 }
1397
1398 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1399   BitVector Reserved(getNumRegs());
1400   Reserved.set(X86::RSP);
1401   Reserved.set(X86::ESP);
1402   Reserved.set(X86::SP);
1403   Reserved.set(X86::SPL);
1404   if (hasFP(MF)) {
1405     Reserved.set(X86::RBP);
1406     Reserved.set(X86::EBP);
1407     Reserved.set(X86::BP);
1408     Reserved.set(X86::BPL);
1409   }
1410   return Reserved;
1411 }
1412
1413 //===----------------------------------------------------------------------===//
1414 // Stack Frame Processing methods
1415 //===----------------------------------------------------------------------===//
1416
1417 // hasFP - Return true if the specified function should have a dedicated frame
1418 // pointer register.  This is true if the function has variable sized allocas or
1419 // if frame pointer elimination is disabled.
1420 //
1421 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1422   MachineFrameInfo *MFI = MF.getFrameInfo();
1423   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1424
1425   return (NoFramePointerElim ||
1426           MFI->hasVarSizedObjects() ||
1427           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1428           (MMI && MMI->callsUnwindInit()));
1429 }
1430
1431 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1432   return !MF.getFrameInfo()->hasVarSizedObjects();
1433 }
1434
1435 void X86RegisterInfo::
1436 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1437                               MachineBasicBlock::iterator I) const {
1438   if (!hasReservedCallFrame(MF)) {
1439     // If the stack pointer can be changed after prologue, turn the
1440     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1441     // adjcallstackdown instruction into 'add ESP, <amt>'
1442     // TODO: consider using push / pop instead of sub + store / add
1443     MachineInstr *Old = I;
1444     uint64_t Amount = Old->getOperand(0).getImm();
1445     if (Amount != 0) {
1446       // We need to keep the stack aligned properly.  To do this, we round the
1447       // amount of space needed for the outgoing arguments up to the next
1448       // alignment boundary.
1449       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1450       Amount = (Amount+Align-1)/Align*Align;
1451
1452       MachineInstr *New = 0;
1453       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1454         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1455           .addReg(StackPtr).addImm(Amount);
1456       } else {
1457         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1458         // factor out the amount the callee already popped.
1459         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1460         Amount -= CalleeAmt;
1461         if (Amount) {
1462           unsigned Opc = (Amount < 128) ?
1463             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1464             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1465           New = BuildMI(TII.get(Opc),  StackPtr)
1466                         .addReg(StackPtr).addImm(Amount);
1467         }
1468       }
1469
1470       // Replace the pseudo instruction with a new instruction...
1471       if (New) MBB.insert(I, New);
1472     }
1473   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1474     // If we are performing frame pointer elimination and if the callee pops
1475     // something off the stack pointer, add it back.  We do this until we have
1476     // more advanced stack pointer tracking ability.
1477     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1478       unsigned Opc = (CalleeAmt < 128) ?
1479         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1480         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1481       MachineInstr *New =
1482         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1483       MBB.insert(I, New);
1484     }
1485   }
1486
1487   MBB.erase(I);
1488 }
1489
1490 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1491                                           int SPAdj, RegScavenger *RS) const{
1492   assert(SPAdj == 0 && "Unexpected");
1493
1494   unsigned i = 0;
1495   MachineInstr &MI = *II;
1496   MachineFunction &MF = *MI.getParent()->getParent();
1497   while (!MI.getOperand(i).isFrameIndex()) {
1498     ++i;
1499     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1500   }
1501
1502   int FrameIndex = MI.getOperand(i).getFrameIndex();
1503   // This must be part of a four operand memory reference.  Replace the
1504   // FrameIndex with base register with EBP.  Add an offset to the offset.
1505   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1506
1507   // Now add the frame object offset to the offset from EBP.
1508   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1509                    MI.getOperand(i+3).getImm()+SlotSize;
1510
1511   if (!hasFP(MF))
1512     Offset += MF.getFrameInfo()->getStackSize();
1513   else {
1514     Offset += SlotSize;  // Skip the saved EBP
1515     // Skip the RETADDR move area
1516     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1517     int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1518     if (TailCallReturnAddrDelta < 0) Offset -= TailCallReturnAddrDelta;
1519   }
1520
1521   MI.getOperand(i+3).ChangeToImmediate(Offset);
1522 }
1523
1524 void
1525 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1526   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1527   int32_t TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1528   if (TailCallReturnAddrDelta < 0) {
1529     // create RETURNADDR area
1530     //   arg
1531     //   arg
1532     //   RETADDR
1533     //   { ...
1534     //     RETADDR area
1535     //     ...
1536     //   }
1537     //   [EBP]
1538     MF.getFrameInfo()->
1539       CreateFixedObject(-TailCallReturnAddrDelta,
1540                         (-1*SlotSize)+TailCallReturnAddrDelta);
1541   }
1542   if (hasFP(MF)) {
1543     assert((TailCallReturnAddrDelta <= 0) &&
1544            "The Delta should always be zero or negative");
1545     // Create a frame entry for the EBP register that must be saved.
1546     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1547                                                         (int)SlotSize * -2+
1548                                                        TailCallReturnAddrDelta);
1549     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1550            "Slot for EBP register must be last in order to be found!");
1551   }
1552 }
1553
1554 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1555 /// stack pointer by a constant value.
1556 static
1557 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1558                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1559                   const TargetInstrInfo &TII) {
1560   bool isSub = NumBytes < 0;
1561   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1562   unsigned Opc = isSub
1563     ? ((Offset < 128) ?
1564        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1565        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1566     : ((Offset < 128) ?
1567        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1568        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1569   uint64_t Chunk = (1LL << 31) - 1;
1570
1571   while (Offset) {
1572     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1573     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1574     Offset -= ThisVal;
1575   }
1576 }
1577
1578 // mergeSPUpdatesUp - Merge two stack-manipulating instructions upper iterator.
1579 static
1580 void mergeSPUpdatesUp(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1581                       unsigned StackPtr, uint64_t *NumBytes = NULL) {
1582   if (MBBI == MBB.begin()) return;
1583
1584   MachineBasicBlock::iterator PI = prior(MBBI);
1585   unsigned Opc = PI->getOpcode();
1586   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1587        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1588       PI->getOperand(0).getReg() == StackPtr) {
1589     if (NumBytes)
1590       *NumBytes += PI->getOperand(2).getImm();
1591     MBB.erase(PI);
1592   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1593               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1594              PI->getOperand(0).getReg() == StackPtr) {
1595     if (NumBytes)
1596       *NumBytes -= PI->getOperand(2).getImm();
1597     MBB.erase(PI);
1598   }
1599 }
1600
1601 // mergeSPUpdatesUp - Merge two stack-manipulating instructions lower iterator.
1602 static
1603 void mergeSPUpdatesDown(MachineBasicBlock &MBB,
1604                         MachineBasicBlock::iterator &MBBI,
1605                         unsigned StackPtr, uint64_t *NumBytes = NULL) {
1606   return;
1607
1608   if (MBBI == MBB.end()) return;
1609
1610   MachineBasicBlock::iterator NI = next(MBBI);
1611   if (NI == MBB.end()) return;
1612
1613   unsigned Opc = NI->getOpcode();
1614   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1615        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1616       NI->getOperand(0).getReg() == StackPtr) {
1617     if (NumBytes)
1618       *NumBytes -= NI->getOperand(2).getImm();
1619     MBB.erase(NI);
1620     MBBI = NI;
1621   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1622               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1623              NI->getOperand(0).getReg() == StackPtr) {
1624     if (NumBytes)
1625       *NumBytes += NI->getOperand(2).getImm();
1626     MBB.erase(NI);
1627     MBBI = NI;
1628   }
1629 }
1630
1631 /// mergeSPUpdates - Checks the instruction before/after the passed
1632 /// instruction. If it is an ADD/SUB instruction it is deleted
1633 /// argument and the stack adjustment is returned as a positive value for ADD
1634 /// and a negative for SUB.
1635 static int mergeSPUpdates(MachineBasicBlock &MBB,
1636                            MachineBasicBlock::iterator &MBBI,
1637                            unsigned StackPtr,
1638                            bool doMergeWithPrevious) {
1639
1640   if ((doMergeWithPrevious && MBBI == MBB.begin()) ||
1641       (!doMergeWithPrevious && MBBI == MBB.end()))
1642     return 0;
1643
1644   int Offset = 0;
1645
1646   MachineBasicBlock::iterator PI = doMergeWithPrevious ? prior(MBBI) : MBBI;
1647   MachineBasicBlock::iterator NI = doMergeWithPrevious ? 0 : next(MBBI);
1648   unsigned Opc = PI->getOpcode();
1649   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1650        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1651       PI->getOperand(0).getReg() == StackPtr){
1652     Offset += PI->getOperand(2).getImm();
1653     MBB.erase(PI);
1654     if (!doMergeWithPrevious) MBBI = NI;
1655   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1656               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1657              PI->getOperand(0).getReg() == StackPtr) {
1658     Offset -= PI->getOperand(2).getImm();
1659     MBB.erase(PI);
1660     if (!doMergeWithPrevious) MBBI = NI;
1661   }
1662
1663   return Offset;
1664 }
1665
1666 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1667   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1668   MachineFrameInfo *MFI = MF.getFrameInfo();
1669   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1670   const Function* Fn = MF.getFunction();
1671   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1672   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1673   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1674   MachineBasicBlock::iterator MBBI = MBB.begin();
1675
1676   // Prepare for frame info.
1677   unsigned FrameLabelId = 0;
1678
1679   // Get the number of bytes to allocate from the FrameInfo.
1680   uint64_t StackSize = MFI->getStackSize();
1681   // Add RETADDR move area to callee saved frame size.
1682   int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1683   if (TailCallReturnAddrDelta < 0)
1684     X86FI->setCalleeSavedFrameSize(
1685           X86FI->getCalleeSavedFrameSize() +(-TailCallReturnAddrDelta));
1686   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1687
1688   // Insert stack pointer adjustment for later moving of return addr.  Only
1689   // applies to tail call optimized functions where the callee argument stack
1690   // size is bigger than the callers.
1691   if (TailCallReturnAddrDelta < 0) {
1692     BuildMI(MBB, MBBI, TII.get(Is64Bit? X86::SUB64ri32 : X86::SUB32ri),
1693             StackPtr).addReg(StackPtr).addImm(-TailCallReturnAddrDelta);
1694   }
1695
1696   if (hasFP(MF)) {
1697     // Get the offset of the stack slot for the EBP register... which is
1698     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1699     // Update the frame offset adjustment.
1700     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1701
1702     // Save EBP into the appropriate stack slot...
1703     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1704       .addReg(FramePtr);
1705     NumBytes -= SlotSize;
1706
1707     if (MMI && MMI->needsFrameInfo()) {
1708       // Mark effective beginning of when frame pointer becomes valid.
1709       FrameLabelId = MMI->NextLabelID();
1710       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1711     }
1712
1713     // Update EBP with the new base value...
1714     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1715       .addReg(StackPtr);
1716   }
1717
1718   unsigned ReadyLabelId = 0;
1719   if (MMI && MMI->needsFrameInfo()) {
1720     // Mark effective beginning of when frame pointer is ready.
1721     ReadyLabelId = MMI->NextLabelID();
1722     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1723   }
1724
1725   // Skip the callee-saved push instructions.
1726   while (MBBI != MBB.end() &&
1727          (MBBI->getOpcode() == X86::PUSH32r ||
1728           MBBI->getOpcode() == X86::PUSH64r))
1729     ++MBBI;
1730
1731   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1732     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1733       // Check, whether EAX is livein for this function
1734       bool isEAXAlive = false;
1735       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1736              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1737         unsigned Reg = II->first;
1738         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1739                       Reg == X86::AH || Reg == X86::AL);
1740       }
1741
1742       // Function prologue calls _alloca to probe the stack when allocating
1743       // more than 4k bytes in one go. Touching the stack at 4K increments is
1744       // necessary to ensure that the guard pages used by the OS virtual memory
1745       // manager are allocated in correct sequence.
1746       if (!isEAXAlive) {
1747         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1748         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1749           .addExternalSymbol("_alloca");
1750       } else {
1751         // Save EAX
1752         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1753         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1754         // allocated bytes for EAX.
1755         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1756         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1757           .addExternalSymbol("_alloca");
1758         // Restore EAX
1759         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1760                                         StackPtr, NumBytes-4);
1761         MBB.insert(MBBI, MI);
1762       }
1763     } else {
1764       // If there is an SUB32ri of ESP immediately before this instruction,
1765       // merge the two. This can be the case when tail call elimination is
1766       // enabled and the callee has more arguments then the caller.
1767       NumBytes -= mergeSPUpdates(MBB, MBBI, StackPtr, true);
1768       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1769       // instruction, merge the two instructions.
1770       mergeSPUpdatesDown(MBB, MBBI, StackPtr, &NumBytes);
1771
1772       if (NumBytes)
1773         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1774     }
1775   }
1776
1777   if (MMI && MMI->needsFrameInfo()) {
1778     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1779     const TargetData *TD = MF.getTarget().getTargetData();
1780
1781     // Calculate amount of bytes used for return address storing
1782     int stackGrowth =
1783       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1784        TargetFrameInfo::StackGrowsUp ?
1785        TD->getPointerSize() : -TD->getPointerSize());
1786
1787     if (StackSize) {
1788       // Show update of SP.
1789       if (hasFP(MF)) {
1790         // Adjust SP
1791         MachineLocation SPDst(MachineLocation::VirtualFP);
1792         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1793         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1794       } else {
1795         MachineLocation SPDst(MachineLocation::VirtualFP);
1796         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1797         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1798       }
1799     } else {
1800       //FIXME: Verify & implement for FP
1801       MachineLocation SPDst(StackPtr);
1802       MachineLocation SPSrc(StackPtr, stackGrowth);
1803       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1804     }
1805
1806     // Add callee saved registers to move list.
1807     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1808
1809     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1810     // It should be rewritten from scratch and generalized sometimes.
1811
1812     // Determine maximum offset (minumum due to stack growth)
1813     int64_t MaxOffset = 0;
1814     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1815       MaxOffset = std::min(MaxOffset,
1816                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1817
1818     // Calculate offsets
1819     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1820       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1821       unsigned Reg = CSI[I].getReg();
1822       Offset = (MaxOffset-Offset+3*stackGrowth);
1823       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1824       MachineLocation CSSrc(Reg);
1825       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1826     }
1827
1828     if (hasFP(MF)) {
1829       // Save FP
1830       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1831       MachineLocation FPSrc(FramePtr);
1832       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1833     }
1834
1835     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1836     MachineLocation FPSrc(MachineLocation::VirtualFP);
1837     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1838   }
1839
1840   // If it's main() on Cygwin\Mingw32 we should align stack as well
1841   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1842       Subtarget->isTargetCygMing()) {
1843     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1844                 .addReg(X86::ESP).addImm(-Align);
1845
1846     // Probe the stack
1847     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(Align);
1848     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1849   }
1850 }
1851
1852 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1853                                    MachineBasicBlock &MBB) const {
1854   const MachineFrameInfo *MFI = MF.getFrameInfo();
1855   const Function* Fn = MF.getFunction();
1856   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1857   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1858   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1859   unsigned RetOpcode = MBBI->getOpcode();
1860
1861   switch (RetOpcode) {
1862   case X86::RET:
1863   case X86::RETI:
1864   case X86::TCRETURNdi:
1865   case X86::TCRETURNri:
1866   case X86::TCRETURNri64:
1867   case X86::TCRETURNdi64:
1868   case X86::EH_RETURN:
1869   case X86::TAILJMPd:
1870   case X86::TAILJMPr:
1871   case X86::TAILJMPm: break;  // These are ok
1872   default:
1873     assert(0 && "Can only insert epilog into returning blocks");
1874   }
1875
1876   // Get the number of bytes to allocate from the FrameInfo
1877   uint64_t StackSize = MFI->getStackSize();
1878   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1879   uint64_t NumBytes = StackSize - CSSize;
1880
1881   if (hasFP(MF)) {
1882     // pop EBP.
1883     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1884     NumBytes -= SlotSize;
1885   }
1886
1887   // Skip the callee-saved pop instructions.
1888   while (MBBI != MBB.begin()) {
1889     MachineBasicBlock::iterator PI = prior(MBBI);
1890     unsigned Opc = PI->getOpcode();
1891     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1892       break;
1893     --MBBI;
1894   }
1895
1896   // If there is an ADD32ri or SUB32ri of ESP immediately before this
1897   // instruction, merge the two instructions.
1898   if (NumBytes || MFI->hasVarSizedObjects())
1899     mergeSPUpdatesUp(MBB, MBBI, StackPtr, &NumBytes);
1900
1901   // If dynamic alloca is used, then reset esp to point to the last callee-saved
1902   // slot before popping them off!  Also, if it's main() on Cygwin/Mingw32 we
1903   // aligned stack in the prologue, - revert stack changes back. Note: we're
1904   // assuming, that frame pointer was forced for main()
1905   if (MFI->hasVarSizedObjects() ||
1906       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1907        Subtarget->isTargetCygMing())) {
1908     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1909     if (CSSize) {
1910       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1911                                       FramePtr, -CSSize);
1912       MBB.insert(MBBI, MI);
1913     } else
1914       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1915         addReg(FramePtr);
1916
1917     NumBytes = 0;
1918   }
1919
1920   // adjust stack pointer back: ESP += numbytes
1921   if (NumBytes)
1922     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1923
1924   // We're returning from function via eh_return.
1925   if (RetOpcode == X86::EH_RETURN) {
1926     MBBI = prior(MBB.end());
1927     MachineOperand &DestAddr  = MBBI->getOperand(0);
1928     assert(DestAddr.isRegister() && "Offset should be in register!");
1929     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1930       addReg(DestAddr.getReg());
1931   // Tail call return: adjust the stack pointer and jump to callee
1932   } else if (RetOpcode == X86::TCRETURNri || RetOpcode == X86::TCRETURNdi ||
1933              RetOpcode== X86::TCRETURNri64 || RetOpcode == X86::TCRETURNdi64) {
1934     MBBI = prior(MBB.end());
1935     MachineOperand &JumpTarget = MBBI->getOperand(0);
1936     MachineOperand &StackAdjust = MBBI->getOperand(1);
1937     assert( StackAdjust.isImmediate() && "Expecting immediate value.");
1938
1939     // Adjust stack pointer.
1940     int StackAdj = StackAdjust.getImm();
1941     int MaxTCDelta = X86FI->getTCReturnAddrDelta();
1942     int Offset = 0;
1943     assert(MaxTCDelta <= 0 && "MaxTCDelta should never be positive");
1944     // Incoporate the retaddr area.
1945     Offset = StackAdj-MaxTCDelta;
1946     assert(Offset >= 0 && "Offset should never be negative");
1947     if (Offset) {
1948       // Check for possible merge with preceeding ADD instruction.
1949       Offset += mergeSPUpdates(MBB, MBBI, StackPtr, true);
1950       emitSPUpdate(MBB, MBBI, StackPtr, Offset, Is64Bit, TII);
1951     }
1952     // Jump to label or value in register.
1953     if (RetOpcode == X86::TCRETURNdi|| RetOpcode == X86::TCRETURNdi64)
1954       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPd)).
1955         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
1956     else if (RetOpcode== X86::TCRETURNri64) {
1957       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr64), JumpTarget.getReg());
1958     } else
1959        BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr), JumpTarget.getReg());
1960     // Delete the pseudo instruction TCRETURN.
1961     MBB.erase(MBBI);
1962   } else if ((RetOpcode == X86::RET || RetOpcode == X86::RETI) &&
1963              (X86FI->getTCReturnAddrDelta() < 0)) {
1964     // Add the return addr area delta back since we are not tail calling.
1965     int delta = -1*X86FI->getTCReturnAddrDelta();
1966     MBBI = prior(MBB.end());
1967     // Check for possible merge with preceeding ADD instruction.
1968     delta += mergeSPUpdates(MBB, MBBI, StackPtr, true);
1969     emitSPUpdate(MBB, MBBI, StackPtr, delta, Is64Bit, TII);
1970   }
1971 }
1972
1973 unsigned X86RegisterInfo::getRARegister() const {
1974   if (Is64Bit)
1975     return X86::RIP;  // Should have dwarf #16
1976   else
1977     return X86::EIP;  // Should have dwarf #8
1978 }
1979
1980 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1981   return hasFP(MF) ? FramePtr : StackPtr;
1982 }
1983
1984 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1985                                                                          const {
1986   // Calculate amount of bytes used for return address storing
1987   int stackGrowth = (Is64Bit ? -8 : -4);
1988
1989   // Initial state of the frame pointer is esp+4.
1990   MachineLocation Dst(MachineLocation::VirtualFP);
1991   MachineLocation Src(StackPtr, stackGrowth);
1992   Moves.push_back(MachineMove(0, Dst, Src));
1993
1994   // Add return address to move list
1995   MachineLocation CSDst(StackPtr, stackGrowth);
1996   MachineLocation CSSrc(getRARegister());
1997   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1998 }
1999
2000 unsigned X86RegisterInfo::getEHExceptionRegister() const {
2001   assert(0 && "What is the exception register");
2002   return 0;
2003 }
2004
2005 unsigned X86RegisterInfo::getEHHandlerRegister() const {
2006   assert(0 && "What is the exception handler register");
2007   return 0;
2008 }
2009
2010 namespace llvm {
2011 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
2012   switch (VT) {
2013   default: return Reg;
2014   case MVT::i8:
2015     if (High) {
2016       switch (Reg) {
2017       default: return 0;
2018       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2019         return X86::AH;
2020       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2021         return X86::DH;
2022       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2023         return X86::CH;
2024       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2025         return X86::BH;
2026       }
2027     } else {
2028       switch (Reg) {
2029       default: return 0;
2030       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2031         return X86::AL;
2032       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2033         return X86::DL;
2034       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2035         return X86::CL;
2036       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2037         return X86::BL;
2038       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2039         return X86::SIL;
2040       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2041         return X86::DIL;
2042       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2043         return X86::BPL;
2044       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2045         return X86::SPL;
2046       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2047         return X86::R8B;
2048       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2049         return X86::R9B;
2050       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2051         return X86::R10B;
2052       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2053         return X86::R11B;
2054       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2055         return X86::R12B;
2056       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2057         return X86::R13B;
2058       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2059         return X86::R14B;
2060       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2061         return X86::R15B;
2062       }
2063     }
2064   case MVT::i16:
2065     switch (Reg) {
2066     default: return Reg;
2067     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2068       return X86::AX;
2069     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2070       return X86::DX;
2071     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2072       return X86::CX;
2073     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2074       return X86::BX;
2075     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2076       return X86::SI;
2077     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2078       return X86::DI;
2079     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2080       return X86::BP;
2081     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2082       return X86::SP;
2083     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2084       return X86::R8W;
2085     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2086       return X86::R9W;
2087     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2088       return X86::R10W;
2089     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2090       return X86::R11W;
2091     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2092       return X86::R12W;
2093     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2094       return X86::R13W;
2095     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2096       return X86::R14W;
2097     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2098       return X86::R15W;
2099     }
2100   case MVT::i32:
2101     switch (Reg) {
2102     default: return Reg;
2103     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2104       return X86::EAX;
2105     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2106       return X86::EDX;
2107     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2108       return X86::ECX;
2109     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2110       return X86::EBX;
2111     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2112       return X86::ESI;
2113     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2114       return X86::EDI;
2115     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2116       return X86::EBP;
2117     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2118       return X86::ESP;
2119     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2120       return X86::R8D;
2121     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2122       return X86::R9D;
2123     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2124       return X86::R10D;
2125     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2126       return X86::R11D;
2127     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2128       return X86::R12D;
2129     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2130       return X86::R13D;
2131     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2132       return X86::R14D;
2133     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2134       return X86::R15D;
2135     }
2136   case MVT::i64:
2137     switch (Reg) {
2138     default: return Reg;
2139     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2140       return X86::RAX;
2141     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2142       return X86::RDX;
2143     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2144       return X86::RCX;
2145     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2146       return X86::RBX;
2147     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2148       return X86::RSI;
2149     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2150       return X86::RDI;
2151     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2152       return X86::RBP;
2153     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2154       return X86::RSP;
2155     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2156       return X86::R8;
2157     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2158       return X86::R9;
2159     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2160       return X86::R10;
2161     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2162       return X86::R11;
2163     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2164       return X86::R12;
2165     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2166       return X86::R13;
2167     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2168       return X86::R14;
2169     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2170       return X86::R15;
2171     }
2172   }
2173
2174   return Reg;
2175 }
2176 }
2177
2178 #include "X86GenRegisterInfo.inc"
2179