lib/Target/X86/X86PeepholeOpt.cpp

   1 //===-- PeepholeOptimizer.cpp - X86 Peephole Optimizer --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a peephole optimizer for the X86.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86.h"
  15 #include "llvm/CodeGen/MachineFunctionPass.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/Target/MRegisterInfo.h"
  18 #include "Support/Statistic.h"
  19 using namespace llvm;
  20
  21 namespace {
  22   Statistic<> NumPHOpts("x86-peephole",
  23                         "Number of peephole optimization performed");
  24   struct PH : public MachineFunctionPass {
  25     virtual bool runOnMachineFunction(MachineFunction &MF);
  26
  27     bool PeepholeOptimize(MachineBasicBlock &MBB,
  28                           MachineBasicBlock::iterator &I);
  29
  30     virtual const char *getPassName() const { return "X86 Peephole Optimizer"; }
  31   };
  32 }
  33
  34 FunctionPass *llvm::createX86PeepholeOptimizerPass() { return new PH(); }
  35
  36 bool PH::runOnMachineFunction(MachineFunction &MF) {
  37   bool Changed = false;
  38
  39   for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
  40     for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
  41       if (PeepholeOptimize(*BI, I)) {
  42         Changed = true;
  43         ++NumPHOpts;
  44       } else
  45         ++I;
  46
  47   return Changed;
  48 }
  49
  50
  51 bool PH::PeepholeOptimize(MachineBasicBlock &MBB,
  52                           MachineBasicBlock::iterator &I) {
  53   MachineInstr *MI = *I;
  54   MachineInstr *Next = (I+1 != MBB.end()) ? *(I+1) : 0;
  55   unsigned Size = 0;
  56   switch (MI->getOpcode()) {
  57   case X86::MOVrr8:
  58   case X86::MOVrr16:
  59   case X86::MOVrr32:   // Destroy X = X copies...
  60     if (MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
  61       I = MBB.erase(I);
  62       delete MI;
  63       return true;
  64     }
  65     return false;
  66
  67     // A large number of X86 instructions have forms which take an 8-bit
  68     // immediate despite the fact that the operands are 16 or 32 bits.  Because
  69     // this can save three bytes of code size (and icache space), we want to
  70     // shrink them if possible.
  71   case X86::IMULri16: case X86::IMULri32:
  72     assert(MI->getNumOperands() == 3 && "These should all have 3 operands!");
  73     if (MI->getOperand(2).isImmediate()) {
  74       int Val = MI->getOperand(2).getImmedValue();
  75       // If the value is the same when signed extended from 8 bits...
  76       if (Val == (signed int)(signed char)Val) {
  77         unsigned Opcode;
  78         switch (MI->getOpcode()) {
  79         default: assert(0 && "Unknown opcode value!");
  80         case X86::IMULri16: Opcode = X86::IMULri16b; break;
  81         case X86::IMULri32: Opcode = X86::IMULri32b; break;
  82         }
  83         unsigned R0 = MI->getOperand(0).getReg();
  84         unsigned R1 = MI->getOperand(1).getReg();
  85         *I = BuildMI(Opcode, 2, R0).addReg(R1).addZImm((char)Val);
  86         delete MI;
  87         return true;
  88       }
  89     }
  90     return false;
  91
  92   case X86::ADDri16:  case X86::ADDri32:
  93   case X86::SUBri16:  case X86::SUBri32:
  94   case X86::ANDri16:  case X86::ANDri32:
  95   case X86::ORri16:   case X86::ORri32:
  96   case X86::XORri16:  case X86::XORri32:
  97     assert(MI->getNumOperands() == 2 && "These should all have 2 operands!");
  98     if (MI->getOperand(1).isImmediate()) {
  99       int Val = MI->getOperand(1).getImmedValue();
 100       // If the value is the same when signed extended from 8 bits...
 101       if (Val == (signed int)(signed char)Val) {
 102         unsigned Opcode;
 103         switch (MI->getOpcode()) {
 104         default: assert(0 && "Unknown opcode value!");
 105         case X86::ADDri16:  Opcode = X86::ADDri16b; break;
 106         case X86::ADDri32:  Opcode = X86::ADDri32b; break;
 107         case X86::SUBri16:  Opcode = X86::SUBri16b; break;
 108         case X86::SUBri32:  Opcode = X86::SUBri32b; break;
 109         case X86::ANDri16:  Opcode = X86::ANDri16b; break;
 110         case X86::ANDri32:  Opcode = X86::ANDri32b; break;
 111         case X86::ORri16:   Opcode = X86::ORri16b; break;
 112         case X86::ORri32:   Opcode = X86::ORri32b; break;
 113         case X86::XORri16:  Opcode = X86::XORri16b; break;
 114         case X86::XORri32:  Opcode = X86::XORri32b; break;
 115         }
 116         unsigned R0 = MI->getOperand(0).getReg();
 117         *I = BuildMI(Opcode, 1, R0, MOTy::UseAndDef).addZImm((char)Val);
 118         delete MI;
 119         return true;
 120       }
 121     }
 122     return false;
 123
 124 #if 0
 125   case X86::MOVir32: Size++;
 126   case X86::MOVir16: Size++;
 127   case X86::MOVir8:
 128     // FIXME: We can only do this transformation if we know that flags are not
 129     // used here, because XOR clobbers the flags!
 130     if (MI->getOperand(1).isImmediate()) {         // avoid mov EAX, <value>
 131       int Val = MI->getOperand(1).getImmedValue();
 132       if (Val == 0) {                              // mov EAX, 0 -> xor EAX, EAX
 133         static const unsigned Opcode[] ={X86::XORrr8,X86::XORrr16,X86::XORrr32};
 134         unsigned Reg = MI->getOperand(0).getReg();
 135         *I = BuildMI(Opcode[Size], 2, Reg).addReg(Reg).addReg(Reg);
 136         delete MI;
 137         return true;
 138       } else if (Val == -1) {                     // mov EAX, -1 -> or EAX, -1
 139         // TODO: 'or Reg, -1' has a smaller encoding than 'mov Reg, -1'
 140       }
 141     }
 142     return false;
 143 #endif
 144   case X86::BSWAPr32:        // Change bswap EAX, bswap EAX into nothing
 145     if (Next->getOpcode() == X86::BSWAPr32 &&
 146         MI->getOperand(0).getReg() == Next->getOperand(0).getReg()) {
 147       I = MBB.erase(MBB.erase(I));
 148       delete MI;
 149       delete Next;
 150       return true;
 151     }
 152     return false;
 153   default:
 154     return false;
 155   }
 156 }
 157
 158 namespace {
 159   class UseDefChains : public MachineFunctionPass {
 160     std::vector<MachineInstr*> DefiningInst;
 161   public:
 162     // getDefinition - Return the machine instruction that defines the specified
 163     // SSA virtual register.
 164     MachineInstr *getDefinition(unsigned Reg) {
 165       assert(Reg >= MRegisterInfo::FirstVirtualRegister &&
 166              "use-def chains only exist for SSA registers!");
 167       assert(Reg - MRegisterInfo::FirstVirtualRegister < DefiningInst.size() &&
 168              "Unknown register number!");
 169       assert(DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] &&
 170              "Unknown register number!");
 171       return DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister];
 172     }
 173
 174     // setDefinition - Update the use-def chains to indicate that MI defines
 175     // register Reg.
 176     void setDefinition(unsigned Reg, MachineInstr *MI) {
 177       if (Reg-MRegisterInfo::FirstVirtualRegister >= DefiningInst.size())
 178         DefiningInst.resize(Reg-MRegisterInfo::FirstVirtualRegister+1);
 179       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = MI;
 180     }
 181
 182     // removeDefinition - Update the use-def chains to forget about Reg
 183     // entirely.
 184     void removeDefinition(unsigned Reg) {
 185       assert(getDefinition(Reg));      // Check validity
 186       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = 0;
 187     }
 188
 189     virtual bool runOnMachineFunction(MachineFunction &MF) {
 190       for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI!=E; ++BI)
 191         for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); ++I) {
 192           MachineInstr *MI = *I;
 193           for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 194             MachineOperand &MO = MI->getOperand(i);
 195             if (MO.isRegister() && MO.isDef() && !MO.isUse() &&
 196                 MRegisterInfo::isVirtualRegister(MO.getReg()))
 197               setDefinition(MO.getReg(), MI);
 198           }
 199         }
 200       return false;
 201     }
 202
 203     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 204       AU.setPreservesAll();
 205       MachineFunctionPass::getAnalysisUsage(AU);
 206     }
 207
 208     virtual void releaseMemory() {
 209       std::vector<MachineInstr*>().swap(DefiningInst);
 210     }
 211   };
 212
 213   RegisterAnalysis<UseDefChains> X("use-def-chains",
 214                                 "use-def chain construction for machine code");
 215 }
 216
 217
 218 namespace {
 219   Statistic<> NumSSAPHOpts("x86-ssa-peephole",
 220                            "Number of SSA peephole optimization performed");
 221
 222   /// SSAPH - This pass is an X86-specific, SSA-based, peephole optimizer.  This
 223   /// pass is really a bad idea: a better instruction selector should completely
 224   /// supersume it.  However, that will take some time to develop, and the
 225   /// simple things this can do are important now.
 226   class SSAPH : public MachineFunctionPass {
 227     UseDefChains *UDC;
 228   public:
 229     virtual bool runOnMachineFunction(MachineFunction &MF);
 230
 231     bool PeepholeOptimize(MachineBasicBlock &MBB,
 232                           MachineBasicBlock::iterator &I);
 233
 234     virtual const char *getPassName() const {
 235       return "X86 SSA-based Peephole Optimizer";
 236     }
 237
 238     /// Propagate - Set MI[DestOpNo] = Src[SrcOpNo], optionally change the
 239     /// opcode of the instruction, then return true.
 240     bool Propagate(MachineInstr *MI, unsigned DestOpNo,
 241                    MachineInstr *Src, unsigned SrcOpNo, unsigned NewOpcode = 0){
 242       MI->getOperand(DestOpNo) = Src->getOperand(SrcOpNo);
 243       if (NewOpcode) MI->setOpcode(NewOpcode);
 244       return true;
 245     }
 246
 247     /// OptimizeAddress - If we can fold the addressing arithmetic for this
 248     /// memory instruction into the instruction itself, do so and return true.
 249     bool OptimizeAddress(MachineInstr *MI, unsigned OpNo);
 250
 251     /// getDefininingInst - If the specified operand is a read of an SSA
 252     /// register, return the machine instruction defining it, otherwise, return
 253     /// null.
 254     MachineInstr *getDefiningInst(MachineOperand &MO) {
 255       if (MO.isDef() || !MO.isRegister() ||
 256           !MRegisterInfo::isVirtualRegister(MO.getReg())) return 0;
 257       return UDC->getDefinition(MO.getReg());
 258     }
 259
 260     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 261       AU.addRequired<UseDefChains>();
 262       AU.addPreserved<UseDefChains>();
 263       MachineFunctionPass::getAnalysisUsage(AU);
 264     }
 265   };
 266 }
 267
 268 FunctionPass *llvm::createX86SSAPeepholeOptimizerPass() { return new SSAPH(); }
 269
 270 bool SSAPH::runOnMachineFunction(MachineFunction &MF) {
 271   bool Changed = false;
 272   bool LocalChanged;
 273
 274   UDC = &getAnalysis<UseDefChains>();
 275
 276   do {
 277     LocalChanged = false;
 278
 279     for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
 280       for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
 281         if (PeepholeOptimize(*BI, I)) {
 282           LocalChanged = true;
 283           ++NumSSAPHOpts;
 284         } else
 285           ++I;
 286     Changed |= LocalChanged;
 287   } while (LocalChanged);
 288
 289   return Changed;
 290 }
 291
 292 static bool isValidScaleAmount(unsigned Scale) {
 293   return Scale == 1 || Scale == 2 || Scale == 4 || Scale == 8;
 294 }
 295
 296 /// OptimizeAddress - If we can fold the addressing arithmetic for this
 297 /// memory instruction into the instruction itself, do so and return true.
 298 bool SSAPH::OptimizeAddress(MachineInstr *MI, unsigned OpNo) {
 299   MachineOperand &BaseRegOp      = MI->getOperand(OpNo+0);
 300   MachineOperand &ScaleOp        = MI->getOperand(OpNo+1);
 301   MachineOperand &IndexRegOp     = MI->getOperand(OpNo+2);
 302   MachineOperand &DisplacementOp = MI->getOperand(OpNo+3);
 303
 304   unsigned BaseReg  = BaseRegOp.hasAllocatedReg() ? BaseRegOp.getReg() : 0;
 305   unsigned Scale    = ScaleOp.getImmedValue();
 306   unsigned IndexReg = IndexRegOp.hasAllocatedReg() ? IndexRegOp.getReg() : 0;
 307
 308   bool Changed = false;
 309
 310   // If the base register is unset, and the index register is set with a scale
 311   // of 1, move it to be the base register.
 312   if (BaseRegOp.hasAllocatedReg() && BaseReg == 0 &&
 313       Scale == 1 && IndexReg != 0) {
 314     BaseRegOp.setReg(IndexReg);
 315     IndexRegOp.setReg(0);
 316     return true;
 317   }
 318
 319   // Attempt to fold instructions used by the base register into the instruction
 320   if (MachineInstr *DefInst = getDefiningInst(BaseRegOp)) {
 321     switch (DefInst->getOpcode()) {
 322     case X86::MOVir32:
 323       // If there is no displacement set for this instruction set one now.
 324       // FIXME: If we can fold two immediates together, we should do so!
 325       if (DisplacementOp.isImmediate() && !DisplacementOp.getImmedValue()) {
 326         if (DefInst->getOperand(1).isImmediate()) {
 327           BaseRegOp.setReg(0);
 328           return Propagate(MI, OpNo+3, DefInst, 1);
 329         }
 330       }
 331       break;
 332
 333     case X86::ADDrr32:
 334       // If the source is a register-register add, and we do not yet have an
 335       // index register, fold the add into the memory address.
 336       if (IndexReg == 0) {
 337         BaseRegOp = DefInst->getOperand(1);
 338         IndexRegOp = DefInst->getOperand(2);
 339         ScaleOp.setImmedValue(1);
 340         return true;
 341       }
 342       break;
 343
 344     case X86::SHLir32:
 345       // If this shift could be folded into the index portion of the address if
 346       // it were the index register, move it to the index register operand now,
 347       // so it will be folded in below.
 348       if ((Scale == 1 || (IndexReg == 0 && IndexRegOp.hasAllocatedReg())) &&
 349           DefInst->getOperand(2).getImmedValue() < 4) {
 350         std::swap(BaseRegOp, IndexRegOp);
 351         ScaleOp.setImmedValue(1); Scale = 1;
 352         std::swap(IndexReg, BaseReg);
 353         Changed = true;
 354         break;
 355       }
 356     }
 357   }
 358
 359   // Attempt to fold instructions used by the index into the instruction
 360   if (MachineInstr *DefInst = getDefiningInst(IndexRegOp)) {
 361     switch (DefInst->getOpcode()) {
 362     case X86::SHLir32: {
 363       // Figure out what the resulting scale would be if we folded this shift.
 364       unsigned ResScale = Scale * (1 << DefInst->getOperand(2).getImmedValue());
 365       if (isValidScaleAmount(ResScale)) {
 366         IndexRegOp = DefInst->getOperand(1);
 367         ScaleOp.setImmedValue(ResScale);
 368         return true;
 369       }
 370       break;
 371     }
 372     }
 373   }
 374
 375   return Changed;
 376 }
 377
 378 bool SSAPH::PeepholeOptimize(MachineBasicBlock &MBB,
 379                              MachineBasicBlock::iterator &I) {
 380   MachineInstr *MI = *I;
 381   MachineInstr *Next = (I+1 != MBB.end()) ? *(I+1) : 0;
 382
 383   bool Changed = false;
 384
 385   // Scan the operands of this instruction.  If any operands are
 386   // register-register copies, replace the operand with the source.
 387   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 388     // Is this an SSA register use?
 389     if (MachineInstr *DefInst = getDefiningInst(MI->getOperand(i)))
 390       // If the operand is a vreg-vreg copy, it is always safe to replace the
 391       // source value with the input operand.
 392       if (DefInst->getOpcode() == X86::MOVrr8  ||
 393           DefInst->getOpcode() == X86::MOVrr16 ||
 394           DefInst->getOpcode() == X86::MOVrr32) {
 395         // Don't propagate physical registers into PHI nodes...
 396         if (MI->getOpcode() != X86::PHI ||
 397             (DefInst->getOperand(1).isRegister() &&
 398              MRegisterInfo::isVirtualRegister(DefInst->getOperand(1).getReg())))
 399         Changed = Propagate(MI, i, DefInst, 1);
 400       }
 401
 402
 403   // Perform instruction specific optimizations.
 404   switch (MI->getOpcode()) {
 405
 406     // Register to memory stores.  Format: <base,scale,indexreg,immdisp>, srcreg
 407   case X86::MOVrm32: case X86::MOVrm16: case X86::MOVrm8:
 408   case X86::MOVim32: case X86::MOVim16: case X86::MOVim8:
 409     // Check to see if we can fold the source instruction into this one...
 410     if (MachineInstr *SrcInst = getDefiningInst(MI->getOperand(4))) {
 411       switch (SrcInst->getOpcode()) {
 412         // Fold the immediate value into the store, if possible.
 413       case X86::MOVir8:  return Propagate(MI, 4, SrcInst, 1, X86::MOVim8);
 414       case X86::MOVir16: return Propagate(MI, 4, SrcInst, 1, X86::MOVim16);
 415       case X86::MOVir32: return Propagate(MI, 4, SrcInst, 1, X86::MOVim32);
 416       default: break;
 417       }
 418     }
 419
 420     // If we can optimize the addressing expression, do so now.
 421     if (OptimizeAddress(MI, 0))
 422       return true;
 423     break;
 424
 425   case X86::MOVmr32:
 426   case X86::MOVmr16:
 427   case X86::MOVmr8:
 428     // If we can optimize the addressing expression, do so now.
 429     if (OptimizeAddress(MI, 1))
 430       return true;
 431     break;
 432
 433   default: break;
 434   }
 435
 436   return Changed;
 437 }