lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 4;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  50     };
  51
  52     if (Kind < FirstTargetFixupKind)
  53       return MCCodeEmitter::getFixupKindInfo(Kind);
  54
  55     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  56            "Invalid kind!");
  57     return Infos[Kind - FirstTargetFixupKind];
  58   }
  59
  60   static unsigned GetX86RegNum(const MCOperand &MO) {
  61     return X86RegisterInfo::getX86RegNum(MO.getReg());
  62   }
  63
  64   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  65     OS << (char)C;
  66     ++CurByte;
  67   }
  68
  69   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  70                     raw_ostream &OS) const {
  71     // Output the constant in little endian byte order.
  72     for (unsigned i = 0; i != Size; ++i) {
  73       EmitByte(Val & 255, CurByte, OS);
  74       Val >>= 8;
  75     }
  76   }
  77
  78   void EmitImmediate(const MCOperand &Disp,
  79                      unsigned ImmSize, MCFixupKind FixupKind,
  80                      unsigned &CurByte, raw_ostream &OS,
  81                      SmallVectorImpl<MCFixup> &Fixups,
  82                      int ImmOffset = 0) const;
  83
  84   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  85                                         unsigned RM) {
  86     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  87     return RM | (RegOpcode << 3) | (Mod << 6);
  88   }
  89
  90   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
  91                         unsigned &CurByte, raw_ostream &OS) const {
  92     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
  93   }
  94
  95   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
  96                    unsigned &CurByte, raw_ostream &OS) const {
  97     // SIB byte is in the same format as the ModRMByte.
  98     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
  99   }
 100
 101
 102   void EmitSegmentOverridePrefix(const MCOperand &Op, unsigned TSFlags,
 103                                  unsigned &CurByte, raw_ostream &OS) const;
 104
 105   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 106                         unsigned RegOpcodeField,
 107                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 108                         SmallVectorImpl<MCFixup> &Fixups) const;
 109
 110   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 111                          SmallVectorImpl<MCFixup> &Fixups) const;
 112
 113   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 114                            const MCInst &MI, const TargetInstrDesc &Desc,
 115                            raw_ostream &OS) const;
 116
 117   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 118                         const MCInst &MI, const TargetInstrDesc &Desc,
 119                         raw_ostream &OS) const;
 120 };
 121
 122 } // end anonymous namespace
 123
 124
 125 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 126                                                TargetMachine &TM,
 127                                                MCContext &Ctx) {
 128   return new X86MCCodeEmitter(TM, Ctx, false);
 129 }
 130
 131 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 132                                                TargetMachine &TM,
 133                                                MCContext &Ctx) {
 134   return new X86MCCodeEmitter(TM, Ctx, true);
 135 }
 136
 137
 138 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 139 /// sign-extended field.
 140 static bool isDisp8(int Value) {
 141   return Value == (signed char)Value;
 142 }
 143
 144 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 145 /// in an instruction with the specified TSFlags.
 146 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 147   unsigned Size = X86II::getSizeOfImm(TSFlags);
 148   bool isPCRel = X86II::isImmPCRel(TSFlags);
 149
 150   switch (Size) {
 151   default: assert(0 && "Unknown immediate size");
 152   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 153   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 154   case 2: assert(!isPCRel); return FK_Data_2;
 155   case 8: assert(!isPCRel); return FK_Data_8;
 156   }
 157 }
 158
 159
 160 void X86MCCodeEmitter::
 161 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 162               unsigned &CurByte, raw_ostream &OS,
 163               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 164   // If this is a simple integer displacement that doesn't require a relocation,
 165   // emit it now.
 166   if (DispOp.isImm()) {
 167     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 168     // a fixup if so.
 169     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 170     return;
 171   }
 172
 173   // If we have an immoffset, add it to the expression.
 174   const MCExpr *Expr = DispOp.getExpr();
 175
 176   // If the fixup is pc-relative, we need to bias the value to be relative to
 177   // the start of the field, not the end of the field.
 178   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 179       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 180       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 181     ImmOffset -= 4;
 182   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 183     ImmOffset -= 1;
 184
 185   if (ImmOffset)
 186     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 187                                    Ctx);
 188
 189   // Emit a symbolic constant as a fixup and 4 zeros.
 190   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 191   EmitConstant(0, Size, CurByte, OS);
 192 }
 193
 194 void X86MCCodeEmitter::EmitSegmentOverridePrefix(const MCOperand &Op,
 195                                                  unsigned TSFlags,
 196                                                  unsigned &CurByte,
 197                                                  raw_ostream &OS) const {
 198   // If no segment register is present, we don't need anything.
 199   if (Op.getReg() == 0)
 200     return;
 201
 202   // Check if we need an override.
 203   switch (Op.getReg()) {
 204   case X86::CS: EmitByte(0x2E, CurByte, OS); return;
 205   case X86::SS: EmitByte(0x36, CurByte, OS); return;
 206   case X86::DS: EmitByte(0x3E, CurByte, OS); return;
 207   case X86::ES: EmitByte(0x26, CurByte, OS); return;
 208   case X86::FS: EmitByte(0x64, CurByte, OS); return;
 209   case X86::GS: EmitByte(0x65, CurByte, OS); return;
 210   }
 211
 212   assert(0 && "Invalid segment register!");
 213 }
 214
 215 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 216                                         unsigned RegOpcodeField,
 217                                         uint64_t TSFlags, unsigned &CurByte,
 218                                         raw_ostream &OS,
 219                                         SmallVectorImpl<MCFixup> &Fixups) const{
 220   const MCOperand &Disp     = MI.getOperand(Op+3);
 221   const MCOperand &Base     = MI.getOperand(Op);
 222   const MCOperand &Scale    = MI.getOperand(Op+1);
 223   const MCOperand &IndexReg = MI.getOperand(Op+2);
 224   unsigned BaseReg = Base.getReg();
 225
 226   // Handle %rip relative addressing.
 227   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 228     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 229     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 230     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 231
 232     unsigned FixupKind = X86::reloc_riprel_4byte;
 233
 234     // movq loads are handled with a special relocation form which allows the
 235     // linker to eliminate some loads for GOT references which end up in the
 236     // same linkage unit.
 237     if (MI.getOpcode() == X86::MOV64rm ||
 238         MI.getOpcode() == X86::MOV64rm_TC)
 239       FixupKind = X86::reloc_riprel_4byte_movq_load;
 240
 241     // rip-relative addressing is actually relative to the *next* instruction.
 242     // Since an immediate can follow the mod/rm byte for an instruction, this
 243     // means that we need to bias the immediate field of the instruction with
 244     // the size of the immediate field.  If we have this case, add it into the
 245     // expression to emit.
 246     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 247
 248     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 249                   CurByte, OS, Fixups, -ImmSize);
 250     return;
 251   }
 252
 253   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 254
 255   // Determine whether a SIB byte is needed.
 256   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 257   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 258   // 2-7) and absolute references.
 259
 260   if (// The SIB byte must be used if there is an index register.
 261       IndexReg.getReg() == 0 &&
 262       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 263       // encode to an R/M value of 4, which indicates that a SIB byte is
 264       // present.
 265       BaseRegNo != N86::ESP &&
 266       // If there is no base register and we're in 64-bit mode, we need a SIB
 267       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 268       (!Is64BitMode || BaseReg != 0)) {
 269
 270     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 271       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 272       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 273       return;
 274     }
 275
 276     // If the base is not EBP/ESP and there is no displacement, use simple
 277     // indirect register encoding, this handles addresses like [EAX].  The
 278     // encoding for [EBP] with no displacement means [disp32] so we handle it
 279     // by emitting a displacement of 0 below.
 280     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 281       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 282       return;
 283     }
 284
 285     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 286     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 287       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 288       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 289       return;
 290     }
 291
 292     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 293     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 294     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 295     return;
 296   }
 297
 298   // We need a SIB byte, so start by outputting the ModR/M byte first
 299   assert(IndexReg.getReg() != X86::ESP &&
 300          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 301
 302   bool ForceDisp32 = false;
 303   bool ForceDisp8  = false;
 304   if (BaseReg == 0) {
 305     // If there is no base register, we emit the special case SIB byte with
 306     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 307     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 308     ForceDisp32 = true;
 309   } else if (!Disp.isImm()) {
 310     // Emit the normal disp32 encoding.
 311     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 312     ForceDisp32 = true;
 313   } else if (Disp.getImm() == 0 &&
 314              // Base reg can't be anything that ends up with '5' as the base
 315              // reg, it is the magic [*] nomenclature that indicates no base.
 316              BaseRegNo != N86::EBP) {
 317     // Emit no displacement ModR/M byte
 318     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 319   } else if (isDisp8(Disp.getImm())) {
 320     // Emit the disp8 encoding.
 321     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 322     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 323   } else {
 324     // Emit the normal disp32 encoding.
 325     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 326   }
 327
 328   // Calculate what the SS field value should be...
 329   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 330   unsigned SS = SSTable[Scale.getImm()];
 331
 332   if (BaseReg == 0) {
 333     // Handle the SIB byte for the case where there is no base, see Intel
 334     // Manual 2A, table 2-7. The displacement has already been output.
 335     unsigned IndexRegNo;
 336     if (IndexReg.getReg())
 337       IndexRegNo = GetX86RegNum(IndexReg);
 338     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 339       IndexRegNo = 4;
 340     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 341   } else {
 342     unsigned IndexRegNo;
 343     if (IndexReg.getReg())
 344       IndexRegNo = GetX86RegNum(IndexReg);
 345     else
 346       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 347     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 348   }
 349
 350   // Do we need to output a displacement?
 351   if (ForceDisp8)
 352     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 353   else if (ForceDisp32 || Disp.getImm() != 0)
 354     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 355 }
 356
 357 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 358 /// called VEX.
 359 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 360                             const MCInst &MI, const TargetInstrDesc &Desc,
 361                             raw_ostream &OS) const {
 362
 363   // Pseudo instructions never have a VEX prefix.
 364   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 365     return;
 366
 367   bool HasVEX_4V = false;
 368   if ((TSFlags >> 32) & X86II::VEX_4V)
 369     HasVEX_4V = true;
 370
 371   // VEX_R: opcode externsion equivalent to REX.R in
 372   // 1's complement (inverted) form
 373   //
 374   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 375   //  0: Same as REX_R=1 (64 bit mode only)
 376   //
 377   unsigned char VEX_R = 0x1;
 378
 379   // VEX_X: equivalent to REX.X, only used when a
 380   // register is used for index in SIB Byte.
 381   //
 382   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 383   //  0: Same as REX.X=1 (64-bit mode only)
 384   unsigned char VEX_X = 0x1;
 385
 386   // VEX_B:
 387   //
 388   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 389   //  0: Same as REX_B=1 (64 bit mode only)
 390   //
 391   unsigned char VEX_B = 0x1;
 392
 393   // VEX_W: opcode specific (use like REX.W, or used for
 394   // opcode extension, or ignored, depending on the opcode byte)
 395   unsigned char VEX_W = 0;
 396
 397   // VEX_5M (VEX m-mmmmm field):
 398   //
 399   //  0b00000: Reserved for future use
 400   //  0b00001: implied 0F leading opcode
 401   //  0b00010: implied 0F 38 leading opcode bytes
 402   //  0b00011: implied 0F 3A leading opcode bytes
 403   //  0b00100-0b11111: Reserved for future use
 404   //
 405   unsigned char VEX_5M = 0x1;
 406
 407   // VEX_4V (VEX vvvv field): a register specifier
 408   // (in 1's complement form) or 1111 if unused.
 409   unsigned char VEX_4V = 0xf;
 410
 411   // VEX_L (Vector Length):
 412   //
 413   //  0: scalar or 128-bit vector
 414   //  1: 256-bit vector
 415   //
 416   unsigned char VEX_L = 0;
 417
 418   // VEX_PP: opcode extension providing equivalent
 419   // functionality of a SIMD prefix
 420   //
 421   //  0b00: None
 422   //  0b01: 66
 423   //  0b10: F3
 424   //  0b11: F2
 425   //
 426   unsigned char VEX_PP = 0;
 427
 428   // Encode the operand size opcode prefix as needed.
 429   if (TSFlags & X86II::OpSize)
 430     VEX_PP = 0x01;
 431
 432   switch (TSFlags & X86II::Op0Mask) {
 433   default: assert(0 && "Invalid prefix!");
 434   case X86II::T8:  // 0F 38
 435     VEX_5M = 0x2;
 436     break;
 437   case X86II::TA:  // 0F 3A
 438     VEX_5M = 0x3;
 439     break;
 440   case X86II::TF:  // F2 0F 38
 441     VEX_PP = 0x3;
 442     VEX_5M = 0x2;
 443     break;
 444   case X86II::XS:  // F3 0F
 445     VEX_PP = 0x2;
 446     break;
 447   case X86II::XD:  // F2 0F
 448     VEX_PP = 0x3;
 449     break;
 450   case X86II::TB:  // Bypass: Not used by VEX
 451   case 0:
 452     break;  // No prefix!
 453   }
 454
 455   unsigned NumOps = MI.getNumOperands();
 456   unsigned CurOp = 0;
 457
 458   if ((TSFlags & X86II::FormMask) == X86II::MRMDestMem)
 459     NumOps = CurOp = X86AddrNumOperands;
 460
 461   switch (TSFlags & X86II::FormMask) {
 462   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 463   case X86II::MRMSrcMem:
 464   case X86II::MRMDestMem:
 465   case X86II::MRMSrcReg:
 466     if (MI.getOperand(CurOp).isReg() &&
 467         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 468       VEX_R = 0x0;
 469
 470     // If the memory destination has been checked first,
 471     // go back to the first operand
 472     CurOp = (CurOp == NumOps) ? 0 : CurOp+1;
 473
 474     // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the
 475     // range 0-7 and the difference between the 2 groups is given by the
 476     // REX prefix. In the VEX prefix, registers are seen sequencially
 477     // from 0-15 and encoded in 1's complement form, example:
 478     //
 479     //  ModRM field => XMM9 => 1
 480     //  VEX.VVVV    => XMM9 => ~9
 481     //
 482     // See table 4-35 of Intel AVX Programming Reference for details.
 483     if (HasVEX_4V) {
 484       unsigned SrcReg = MI.getOperand(CurOp).getReg();
 485       unsigned SrcRegNum = GetX86RegNum(MI.getOperand(1));
 486       if (SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15)
 487         SrcRegNum += 8;
 488
 489       // The registers represented through VEX_VVVV should
 490       // be encoded in 1's complement form.
 491       VEX_4V = (~SrcRegNum) & 0xf;
 492
 493       CurOp++;
 494     }
 495
 496     for (; CurOp != NumOps; ++CurOp) {
 497       const MCOperand &MO = MI.getOperand(CurOp);
 498       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 499         VEX_B = 0x0;
 500       if (!VEX_B && MO.isReg() &&
 501           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 502           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 503         VEX_X = 0x0;
 504     }
 505     break;
 506   default:
 507     assert(0 && "Not implemented!");
 508   }
 509
 510   // VEX opcode prefix can have 2 or 3 bytes
 511   //
 512   //  3 bytes:
 513   //    +-----+ +--------------+ +-------------------+
 514   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 515   //    +-----+ +--------------+ +-------------------+
 516   //  2 bytes:
 517   //    +-----+ +-------------------+
 518   //    | C5h | | R | vvvv | L | pp |
 519   //    +-----+ +-------------------+
 520   //
 521   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 522
 523   if (VEX_B && VEX_X) { // 2 byte VEX prefix
 524     EmitByte(0xC5, CurByte, OS);
 525     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 526     return;
 527   }
 528
 529   // 3 byte VEX prefix
 530   EmitByte(0xC4, CurByte, OS);
 531   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_5M, CurByte, OS);
 532   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 533 }
 534
 535 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 536 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 537 /// size, and 3) use of X86-64 extended registers.
 538 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 539                                    const TargetInstrDesc &Desc) {
 540   // Pseudo instructions never have a rex byte.
 541   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 542     return 0;
 543
 544   unsigned REX = 0;
 545   if (TSFlags & X86II::REX_W)
 546     REX |= 1 << 3; // set REX.W
 547
 548   if (MI.getNumOperands() == 0) return REX;
 549
 550   unsigned NumOps = MI.getNumOperands();
 551   // FIXME: MCInst should explicitize the two-addrness.
 552   bool isTwoAddr = NumOps > 1 &&
 553                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 554
 555   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 556   unsigned i = isTwoAddr ? 1 : 0;
 557   for (; i != NumOps; ++i) {
 558     const MCOperand &MO = MI.getOperand(i);
 559     if (!MO.isReg()) continue;
 560     unsigned Reg = MO.getReg();
 561     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 562     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 563     // that returns non-zero.
 564     REX |= 0x40; // REX fixed encoding prefix
 565     break;
 566   }
 567
 568   switch (TSFlags & X86II::FormMask) {
 569   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 570   case X86II::MRMSrcReg:
 571     if (MI.getOperand(0).isReg() &&
 572         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 573       REX |= 1 << 2; // set REX.R
 574     i = isTwoAddr ? 2 : 1;
 575     for (; i != NumOps; ++i) {
 576       const MCOperand &MO = MI.getOperand(i);
 577       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 578         REX |= 1 << 0; // set REX.B
 579     }
 580     break;
 581   case X86II::MRMSrcMem: {
 582     if (MI.getOperand(0).isReg() &&
 583         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 584       REX |= 1 << 2; // set REX.R
 585     unsigned Bit = 0;
 586     i = isTwoAddr ? 2 : 1;
 587     for (; i != NumOps; ++i) {
 588       const MCOperand &MO = MI.getOperand(i);
 589       if (MO.isReg()) {
 590         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 591           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 592         Bit++;
 593       }
 594     }
 595     break;
 596   }
 597   case X86II::MRM0m: case X86II::MRM1m:
 598   case X86II::MRM2m: case X86II::MRM3m:
 599   case X86II::MRM4m: case X86II::MRM5m:
 600   case X86II::MRM6m: case X86II::MRM7m:
 601   case X86II::MRMDestMem: {
 602     unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
 603     i = isTwoAddr ? 1 : 0;
 604     if (NumOps > e && MI.getOperand(e).isReg() &&
 605         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 606       REX |= 1 << 2; // set REX.R
 607     unsigned Bit = 0;
 608     for (; i != e; ++i) {
 609       const MCOperand &MO = MI.getOperand(i);
 610       if (MO.isReg()) {
 611         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 612           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 613         Bit++;
 614       }
 615     }
 616     break;
 617   }
 618   default:
 619     if (MI.getOperand(0).isReg() &&
 620         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 621       REX |= 1 << 0; // set REX.B
 622     i = isTwoAddr ? 2 : 1;
 623     for (unsigned e = NumOps; i != e; ++i) {
 624       const MCOperand &MO = MI.getOperand(i);
 625       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 626         REX |= 1 << 2; // set REX.R
 627     }
 628     break;
 629   }
 630   return REX;
 631 }
 632
 633 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 634 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 635                             const MCInst &MI, const TargetInstrDesc &Desc,
 636                             raw_ostream &OS) const {
 637
 638   // Emit the lock opcode prefix as needed.
 639   if (TSFlags & X86II::LOCK)
 640     EmitByte(0xF0, CurByte, OS);
 641
 642   // Emit segment override opcode prefix as needed.
 643   switch (TSFlags & X86II::SegOvrMask) {
 644   default: assert(0 && "Invalid segment!");
 645   case 0: break;  // No segment override!
 646   case X86II::FS:
 647     EmitByte(0x64, CurByte, OS);
 648     break;
 649   case X86II::GS:
 650     EmitByte(0x65, CurByte, OS);
 651     break;
 652   }
 653
 654   // Emit the repeat opcode prefix as needed.
 655   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 656     EmitByte(0xF3, CurByte, OS);
 657
 658   // Emit the operand size opcode prefix as needed.
 659   if (TSFlags & X86II::OpSize)
 660     EmitByte(0x66, CurByte, OS);
 661
 662   // Emit the address size opcode prefix as needed.
 663   if (TSFlags & X86II::AdSize)
 664     EmitByte(0x67, CurByte, OS);
 665
 666   bool Need0FPrefix = false;
 667   switch (TSFlags & X86II::Op0Mask) {
 668   default: assert(0 && "Invalid prefix!");
 669   case 0: break;  // No prefix!
 670   case X86II::REP: break; // already handled.
 671   case X86II::TB:  // Two-byte opcode prefix
 672   case X86II::T8:  // 0F 38
 673   case X86II::TA:  // 0F 3A
 674     Need0FPrefix = true;
 675     break;
 676   case X86II::TF: // F2 0F 38
 677     EmitByte(0xF2, CurByte, OS);
 678     Need0FPrefix = true;
 679     break;
 680   case X86II::XS:   // F3 0F
 681     EmitByte(0xF3, CurByte, OS);
 682     Need0FPrefix = true;
 683     break;
 684   case X86II::XD:   // F2 0F
 685     EmitByte(0xF2, CurByte, OS);
 686     Need0FPrefix = true;
 687     break;
 688   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 689   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 690   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 691   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 692   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 693   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 694   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 695   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 696   }
 697
 698   // Handle REX prefix.
 699   // FIXME: Can this come before F2 etc to simplify emission?
 700   if (Is64BitMode) {
 701     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 702       EmitByte(0x40 | REX, CurByte, OS);
 703   }
 704
 705   // 0x0F escape code must be emitted just before the opcode.
 706   if (Need0FPrefix)
 707     EmitByte(0x0F, CurByte, OS);
 708
 709   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 710   switch (TSFlags & X86II::Op0Mask) {
 711   case X86II::TF:    // F2 0F 38
 712   case X86II::T8:    // 0F 38
 713     EmitByte(0x38, CurByte, OS);
 714     break;
 715   case X86II::TA:    // 0F 3A
 716     EmitByte(0x3A, CurByte, OS);
 717     break;
 718   }
 719 }
 720
 721 void X86MCCodeEmitter::
 722 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 723                   SmallVectorImpl<MCFixup> &Fixups) const {
 724   unsigned Opcode = MI.getOpcode();
 725   const TargetInstrDesc &Desc = TII.get(Opcode);
 726   uint64_t TSFlags = Desc.TSFlags;
 727
 728   // Keep track of the current byte being emitted.
 729   unsigned CurByte = 0;
 730
 731   // Is this instruction encoded using the AVX VEX prefix?
 732   bool HasVEXPrefix = false;
 733
 734   // It uses the VEX.VVVV field?
 735   bool HasVEX_4V = false;
 736
 737   if ((TSFlags >> 32) & X86II::VEX)
 738     HasVEXPrefix = true;
 739   if ((TSFlags >> 32) & X86II::VEX_4V)
 740     HasVEX_4V = true;
 741
 742   // FIXME: We should emit the prefixes in exactly the same order as GAS does,
 743   // in order to provide diffability.
 744
 745   if (!HasVEXPrefix)
 746     EmitOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 747   else
 748     EmitVEXOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 749
 750   // If this is a two-address instruction, skip one of the register operands.
 751   unsigned NumOps = Desc.getNumOperands();
 752   unsigned CurOp = 0;
 753   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 754     ++CurOp;
 755   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 756     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 757     --NumOps;
 758
 759   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 760   unsigned SrcRegNum = 0;
 761   switch (TSFlags & X86II::FormMask) {
 762   case X86II::MRMInitReg:
 763     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 764   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 765     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 766   case X86II::Pseudo: return; // Pseudo instructions encode to nothing.
 767   case X86II::RawFrm:
 768     EmitByte(BaseOpcode, CurByte, OS);
 769     break;
 770
 771   case X86II::AddRegFrm:
 772     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 773     break;
 774
 775   case X86II::MRMDestReg:
 776     EmitByte(BaseOpcode, CurByte, OS);
 777     EmitRegModRMByte(MI.getOperand(CurOp),
 778                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 779     CurOp += 2;
 780     break;
 781
 782   case X86II::MRMDestMem:
 783     EmitSegmentOverridePrefix(MI.getOperand(CurOp + 4), TSFlags, CurByte, OS);
 784     EmitByte(BaseOpcode, CurByte, OS);
 785     EmitMemModRMByte(MI, CurOp,
 786                      GetX86RegNum(MI.getOperand(CurOp + X86AddrNumOperands)),
 787                      TSFlags, CurByte, OS, Fixups);
 788     CurOp += X86AddrNumOperands + 1;
 789     break;
 790
 791   case X86II::MRMSrcReg:
 792     EmitByte(BaseOpcode, CurByte, OS);
 793     SrcRegNum = CurOp + 1;
 794
 795     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 796       SrcRegNum++;
 797
 798     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 799                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 800     CurOp = SrcRegNum + 1;
 801     break;
 802
 803   case X86II::MRMSrcMem: {
 804     int AddrOperands = X86AddrNumOperands;
 805     unsigned FirstMemOp = CurOp+1;
 806     if (HasVEX_4V) {
 807       ++AddrOperands;
 808       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 809     }
 810
 811     // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 812     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 813         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 814       --AddrOperands; // No segment register
 815     else
 816       EmitSegmentOverridePrefix(MI.getOperand(FirstMemOp+4),
 817                                 TSFlags, CurByte, OS);
 818
 819     EmitByte(BaseOpcode, CurByte, OS);
 820
 821
 822     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 823                      TSFlags, CurByte, OS, Fixups);
 824     CurOp += AddrOperands + 1;
 825     break;
 826   }
 827
 828   case X86II::MRM0r: case X86II::MRM1r:
 829   case X86II::MRM2r: case X86II::MRM3r:
 830   case X86II::MRM4r: case X86II::MRM5r:
 831   case X86II::MRM6r: case X86II::MRM7r:
 832     EmitByte(BaseOpcode, CurByte, OS);
 833     EmitRegModRMByte(MI.getOperand(CurOp++),
 834                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 835                      CurByte, OS);
 836     break;
 837   case X86II::MRM0m: case X86II::MRM1m:
 838   case X86II::MRM2m: case X86II::MRM3m:
 839   case X86II::MRM4m: case X86II::MRM5m:
 840   case X86II::MRM6m: case X86II::MRM7m:
 841     EmitSegmentOverridePrefix(MI.getOperand(CurOp+4), TSFlags, CurByte, OS);
 842     EmitByte(BaseOpcode, CurByte, OS);
 843     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 844                      TSFlags, CurByte, OS, Fixups);
 845     CurOp += X86AddrNumOperands;
 846     break;
 847   case X86II::MRM_C1:
 848     EmitByte(BaseOpcode, CurByte, OS);
 849     EmitByte(0xC1, CurByte, OS);
 850     break;
 851   case X86II::MRM_C2:
 852     EmitByte(BaseOpcode, CurByte, OS);
 853     EmitByte(0xC2, CurByte, OS);
 854     break;
 855   case X86II::MRM_C3:
 856     EmitByte(BaseOpcode, CurByte, OS);
 857     EmitByte(0xC3, CurByte, OS);
 858     break;
 859   case X86II::MRM_C4:
 860     EmitByte(BaseOpcode, CurByte, OS);
 861     EmitByte(0xC4, CurByte, OS);
 862     break;
 863   case X86II::MRM_C8:
 864     EmitByte(BaseOpcode, CurByte, OS);
 865     EmitByte(0xC8, CurByte, OS);
 866     break;
 867   case X86II::MRM_C9:
 868     EmitByte(BaseOpcode, CurByte, OS);
 869     EmitByte(0xC9, CurByte, OS);
 870     break;
 871   case X86II::MRM_E8:
 872     EmitByte(BaseOpcode, CurByte, OS);
 873     EmitByte(0xE8, CurByte, OS);
 874     break;
 875   case X86II::MRM_F0:
 876     EmitByte(BaseOpcode, CurByte, OS);
 877     EmitByte(0xF0, CurByte, OS);
 878     break;
 879   case X86II::MRM_F8:
 880     EmitByte(BaseOpcode, CurByte, OS);
 881     EmitByte(0xF8, CurByte, OS);
 882     break;
 883   case X86II::MRM_F9:
 884     EmitByte(BaseOpcode, CurByte, OS);
 885     EmitByte(0xF9, CurByte, OS);
 886     break;
 887   }
 888
 889   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 890   // according to the right size for the instruction.
 891   if (CurOp != NumOps)
 892     EmitImmediate(MI.getOperand(CurOp++),
 893                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 894                   CurByte, OS, Fixups);
 895
 896 #ifndef NDEBUG
 897   // FIXME: Verify.
 898   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 899     errs() << "Cannot encode all operands of: ";
 900     MI.dump();
 901     errs() << '\n';
 902     abort();
 903   }
 904 #endif
 905 }